專利名稱：在上電或復位時將輸入引腳自動箝位于預定電壓的電路的制作方法
技術領域：
本發明涉及將集成電路預置或復位于一預定狀態，并且尤其涉及確保輸入端和與所述輸入端耦合的內部鎖存器處于預置或復位狀態。
背景技術：
在存儲器件及其它集成電路中，往往希望或需要預置或重置電路，其包括將內部鎖存器設置于一定態。輸入引腳可以由用戶配置成邏輯狀態“1”(與一電壓Vcc電連接)，邏輯狀態“0”(與一地電位電連接)或任其浮動。在輸入被配置成邏輯狀態“1”的情況下，可用一電路來確保在器件的上電復位功能時輸入自動與Vcc結合。在把輸入配置成邏輯狀態“0”或浮動時，可使用一電路來確保輸入在器件的上電復位功能時自動接地。
在現有技術中，具有從輸入線通過一電阻器到另一Vcc或接地的內部路徑的電路可以有效地將內部鎖存器設置于正確狀態。然而，使用這些電路在某些情況下會出現一問題，就是其中的一電流會回流到輸入引腳。這種問題會在輸入引腳要與接地連接但內部路徑與Vcc耦合時以及還有在輸入引腳與Vcc連接但內部路徑與接地耦合時發生。所以，會有一電流流動并消耗電力，就算該器件并非在工作中也然。這種電力消耗是一個問題，尤其是當集成電路是裝在一最終產品諸如一使用電池的手機內時，因為這樣會縮短電池的壽命。
現有技術中解決此問題的方法之一是使用如圖2所示的鎖存器電路以有效地消除維持電流。然而，業已發現用于自動地將輸入引腳連接至要求狀態(“0”或“1”或浮動)的典型鎖存器電路并不能在每一可能發生的情況下正確地工作。例如，在圖3a-3c中的曲線圖示出了一種情況，其中，圖2所示的鎖存器的輸入引腳31是通過一電容器與Vcc連接(這在輸入引腳浮動時是常見的情況)。在這種情況下，會要求晶體管33的自動接地功能在上電復位時及上電復位后能正常工作。為此，在節點Y處的與非門的輸出37必須是邏輯“1”以導通NMOS晶體管33并將在節點X處的輸入線32下拉到接地電位。輸入線32是NAND門35的一個輸入，而另一個輸入是上電復位信號(PORL)，其為一低態有效信號。請參閱圖3a-3c中的曲線圖，在工作的階段1時，輸入Vcc 40上升，上電復位PORL信號(曲線42)斜線上升至邏輯“1”。在節點Y處的電壓(曲線50)為邏輯“0”，在節點X處的電壓(曲線60)隨Vcc而行。當施加PORL信號時(曲線圖的階段2)，則PORL信號變低，而Vcc 40繼續上升。對節點X及Y的作用將取決于下拉晶體管83是否夠強以致于其可將輸入線32上的電壓下拉到一與NAND門35的邏輯電平“0”對應的電壓。當晶體管33是一強的下拉晶體管時，則在曲線圖中的階段2時，節點X按照曲線61下拉到邏輯“0”電壓電平。按照一NAND門的真值表，在階段2中的上電復位的PORL信號為低，其將確保NAND門的輸出(節點Y)為“1”而不管在節點X處的電壓為何。不過，在階段3時，當PORL信號關斷(變高)，在節點Y處的電壓將取決于在節點X處的電壓，在一強下拉晶體管33的情況下，節點X將被下拉到“0”(曲線61)，結果使節點Y變成“1”(曲線51)。這是一預期的結果，因為自動接地電路將會正常地工作。然而，如果晶體管33是一弱下拉晶體管，則Vcc將使節點X上拉到高(“1”)值(曲線62)，其使節點Y變為“0”(曲線52)。這不是預期的。因為這只會鎖定于“0”以及晶體管33關斷，使節點X保持在一高邏輯電平并且阻止自動接地電路起作用。
在另一個例子中，圖4a-4c中的曲線圖示出了一種情況，其中，圖2所示的鎖存器的輸入引腳通過一電阻器連接到Vcc(這是當輸入引腳連接Vcc時常見的情況)。在這種情況下，會要求通過晶體管33的自動接地功能在上電復位時及上電復位后不起作用。(在這種情況下，要求的會是一”自動VCC”)。為此，在節點Y處的NAND門35的輸出37必須是邏輯“0”，為的是關斷NMOS晶體管33以使在節點X處的輸入線可上拉到高電壓電位(Vcc)。在節點X處的電壓值為NAND門35的一輸入33，而另一輸入是上電復位信號(PORL)，其為一低態有效信號。參閱圖4a-4c中的曲線圖，在工作的階段1(在PORL信號之前)，輸入Vcc 40上升，上電復位信號42斜線上升至邏輯“1”。在節點Y 50處的電壓處于邏輯“0”。在節點“X”80處的電壓跟隨Vcc。當施加PORL信號42時(曲線圖的階段2)，則PORL信號變低，且Vcc 40繼續上升。對節點X及Y的作用將取決于下拉晶體管33是否夠強以致于其可將輸入線上的電壓下拉到一與NAND門的邏輯電平“0”對應的電壓。當晶體管33是一強的下拉晶體管時，則在曲線圖中的階段2時，節點X按照曲線81下拉到一邏輯“0”電壓電平。按照NAND門的真值表，在階段2中的上電復位信號為低，其將確保NAND門的輸出(節點Y)為“1”而不管在節點X處的電壓為何。不過，在階段3時，當PORL信號關斷(變高)，在節點Y處的電壓將取決于在節點X處的電壓。在下拉晶體管33為一強晶體管的情況下，節點X將被下拉至“0”(曲線81)，導致使節點Y轉向“1”(曲線71)。這不是要求的結果。因為當晶體管33把輸入線32下拉到地電位時，Vcc電路將不能正常工作。因此，當晶體管是一強下拉晶體管時，自動Vcc電路就不能正常地工作。
在美國專利申請公告US2003/0214337A1中，Miyagi嘗試通過設置一具有一耗盡型MIS晶體管的RS鎖存器確保其總是在一指定狀態下啟動以避免在上電時鎖存器復位不可靠的問題。
解決此問題的另一方法是要求用戶把未連接的輸入引腳接地。但是由于通常要求要給使用者提供相關的連接(或不連接)輸入引腳的靈活性，因此要求用戶動手把所有不用的輸入引腳都接地不是解決此問題的理想辦法。
在美國專利6,335,648中，Matsushita敘述了一種提高集成電路在一復位情況下的穩定性的途徑，其使用了一通過一復位信號有效地設置的RS觸發器，其輸出施加于一n溝道下拉晶體管，該下拉晶體管通過一電阻器器耦合在輸出節點和接地之間。額外的電路，包括一與反相緩沖器耦合的或門電路，被用于重置觸發器從而使其在復位情況結束后不會干擾正常的工作。然而，理想的是有一種較為簡單的電路。
為了避免上述問題，就要求輸入引腳在一復位狀態下可自動連接到一預定的電勢，而無需拿走用戶在正常工作中如何使用輸入引腳的靈活性。理想的是這一自動箱位電路的結構較簡單，能夠在各種情況下工作(輸入引腳接地、連接Vcc或浮動)而不依賴于鎖存器的下拉晶體管的強度，并且不耗用不必要的電流及功率。
發明內容
本發明提供了一種響應一復位信號自動地將輸入端及其相關輸入線路箝位于一預定電壓電勢的電路。該電路使用一諸如一柵極被耦合以接收該復位信號的晶體管的電子開關裝置，其使該輸入線與一電壓饋送線(Vcc或地線)有效地耦合以致于該輸入線不會處于一不確定的浮動電壓。結果，任何未連接的輸入端，從而換句話說為浮動的，現在將處于一有效的數字狀態。這樣就可確保任何與該輸入耦合的內部鎖存器正確地重置到一準備好接受數據的狀態。
該電路的一示例性實施例還包括一電壓電平維持裝置，其用于在該復位信號不再持續時使輸入線弱保持于一固定電壓電平，直至輸入端由一施加的信號驅動為止。
圖1是本發明的一示例性實施例的電路示意圖。
圖2是一屬于現有技術的典型輸入鎖存器電路的電路示意圖。
圖3a-3C以及圖4a-4c是圖2所示的現有技術電路在一上電復位操作時在多個位置的電壓相對于時間的曲線圖。
具體實施例方式
參照圖1，可見一根據本發明的自動箝位電路與一集成電路的一輸入引腳、墊片或其它終端連接11相連。一導電輸入線13與該輸入端11關聯并與其耦合。該輸入線13又，例如在此實施例中，通過NAND邏輯門25的輸出15與該集成電路的剩余部分耦合。
如上所述，在一復位操作時，可要求該輸入端11及其關聯的輸入線13具有一與一數字邏輯電平對應的預定電壓電位以確保該電路可處于一正確的復位狀態。例如，如果允許該輸入端11浮動，則該輸出線路15可與一狀態或許不定的輸入鎖存器連接。在圖1中，該電路可箝位于一地電位，但其也可輕易地箝位于其它一些電壓電位，諸如Vcc。圖中所示的自動接地電路確保該輸入線13在一復位操作時正確地接地。
取決于該與輸入11-15與耦合的集成電路的特征，還可要求在該輸入線13上的既定電壓電平一直維持直至由一施加于輸入端11的信號驅動為止。圖1所示的示范性實施例也在該復位信號不再維持后將該輸入弱保持于一固定電壓電位。
該自動接地電路包括一用作為電子開關的下拉晶體管17以在一復位信號PORL維持時將使該輸入線路13向接地放電。該下拉晶體管在輸入線13和接地之間耦合，并且具有一耦合成可接收該復位信號PORL的柵極端19。
在此實施例中，該下拉晶體管17為一n溝道MOS場效應晶體管(或FET)。因為該復位信號PORL通常設計成低態有效，所以可設置一反相器21，其輸出與該晶體管的柵極19連接，其輸入23則接收該復位信號PORL，以致于當該低態有效復位維持于柵極19時首先會反相成一高電壓邏輯電平。
只要維持該復位信號PORL，該晶體管17就導通，并使電流自輸入線下泄到接地。該晶體管17的導電性能最好要夠好以便可快速地把輸入線13下拉到地電位，當該復位信號PORL不再維持時(變高)，該晶體管17關斷，然后就不再為該輸入線13有效地放電。
圖1所示的示范性實施例還包括一電壓電平維持電路，其包括一NAND(與非)邏輯門25和一第二下拉晶體管27。該與非門25具有一與輸入線13耦合的第一輸入、一耦合成可接收該復位信號PORL的第二輸入以及一輸出15；如上所述，該輸出可與該集成電路的剩余部分的任何部分耦合。該第二下拉晶體管27如同該下拉晶體管17般在輸入線和接地之間耦合。該晶體管27具有一與與非門25的輸出15耦合的柵極端29。
只要維持該復位信號PORL，一在該輸出線路15上邏輯高輸出導通該第二下拉晶體管27，其與該主下拉晶體管17合作，使輸入線13向接地放電。當該復位信號PORL不再維持時，該與非門25的輸出15的邏輯與該輸入線13的相反。當該輸入線13處于一邏輯低電位時，該邏輯高輸出15使得第二下拉晶體管27導通，從而使該輸入線13維持在該低電平。當該輸入線13處于一邏輯高電位時，該邏輯低輸出15使得該第二下拉晶體管27關斷，從而使輸入線13維持其電荷于該高邏輯電平。
為了使該電壓電平維持電路25-29不會干擾該輸入端11的正常工作，該第二下拉晶體管27的導電性能應該比該自動接地電路的主下拉晶體管17的大大地差。
本技術領域的技術人員應該知道，在不背離上述本發明的基本特征的情況下還可以有其它的不同于該示范性實施例的自動接地電路的變形。例如，如果選擇該復位信號為一高態有效信號，那么就無需該反相器21。同樣，也可以使用P溝道FET來取代該下拉晶體管17。通過適當的修改，可用其它的邏輯門替代該與非門25。
權利要求
1.一種響應一復位信號將一集成電路的一輸入端箝位在一預定電壓電平的自動箝位電路，所述自動箝位電路包括一與一輸入端耦合的導電輸入線；以及一在所述輸入線和一電壓饋送線之間耦合的電子開關裝置，所述電子開關裝置用于在一復位信號維持于所述電子開關裝置時使所述輸入線與所述電壓饋送線有效地耦合。
2.如權利要求1所述的自動箝位電路，其特征在于進一步包括一電壓電平維持裝置，所述電壓電平維持裝置也響應所述復位信號以及也在所述輸入線和所述電壓饋送線之間耦合，但所述電壓電平維持裝置的導電性能比所述電子開關裝置的差，所述電壓電平維持裝置用于在所述復位信號不再維持時使所述輸入線保持于一固定電壓電位直至由一施加于所述輸入端的信號驅動為止。
3.如權利要求2所述的自動箝位電路，其特征在于，所述電壓電平維持裝置為一電路，所述電路包括一與非邏輯門，所述與非邏輯門具有一與所述輸入線耦合的第一輸入、一耦合成可接收所述復位信號的第二輸入以及一與所述集成電路的任何剩余部分耦合的輸出；以及一在所述輸入線和所述電壓饋送線之間耦合的晶體管，所述晶體管并具有一與所述與非門的所述輸出耦合的柵極端。
4.如權利要求1所述的自動箝位電路，其特征在于，所述電子開關裝置包括一在所述輸入線和所述電壓饋送線之間耦合的晶體管，所述晶體管并具有一耦合成可接收所述復位信號的柵極端。
5.如權利要求4所述的自動箝位電路，其特征在于，所述復位信號為一低態有效信號，所述晶體管為一n溝道場效應晶體管以及一用于使所述復位信號反相的反相器與所述晶體管的所述柵極端耦合。
6.如權利要求1所述的自動箝位電路，其特征在于，所述電壓饋送線處于一地電位。
7.一種響應一復位信號使一集成電路的一輸入端接地的自動箝位電路，所述自動箝位電路包括一與一輸入端耦合的導電輸入線；一在所述輸入線和一接地之間耦合的第一下拉晶體管，所述第一下拉晶體管具有一耦合成可接收一復位信號的柵極端，所述第一下拉晶體管用于在所述復位信號維持于所述柵極端時使所述輸入線向所述接地放電；一與非邏輯門，所述與非邏輯門具有一與所述輸入線耦合的第一輸入、一耦合成可接收所述復位信號的第二輸入以及一與所述集成電路的任何剩余部分耦合的輸出；以及一在所述輸入線和所述接地之間耦合的第二下拉晶體管，所述第二下拉晶體管具有一與所述與非門的所述輸出耦合的柵極端，所述第二下拉晶體管的導電性能比所述第一下拉晶體管的差但用于在所述復位信號不再維持時使所述輸入線有效地維持于一固定電壓電位直至由一施加于所述輸入端的信號驅動為止。
全文摘要
一種響應一復位信號(PORL)使一集成電路的輸入端(11)及其關聯的輸入線(13)向接地放電的自動接地電路，其使用一與所述輸入線耦合的下拉晶體管(17)，所述下拉晶體管具有一耦合成可接收所述復位信號的柵極。一示例性電路還包括一與非門(25)和一第二下拉晶體管(27)，以在所述復位信號不再維持后保持所述輸入線的一既定電壓電平直至所述輸入端由一施加的輸入信號驅動為此。所述電壓維持電路比所述主下拉晶體管弱，以避免干擾所述輸入端的正常工作。
文檔編號H03K17/22GK1906854SQ200480040491
公開日2007年1月31日 申請日期2004年12月9日 優先權日2003年12月31日
發明者P·S·吳, J·M-H·蔡, J·陳 申請人:愛特梅爾股份有限公司