專利名稱：喚醒復位電路的制作方法
技術領域：
本發明基本上涉及數字電子電路。更特定地說，本發明涉及在發生喚醒事件后產生集成電路(“芯片”)復位的喚醒復位電路。
背景技術：
電子電路已用來監控電子元件的電源電壓，以便檢測所需的電壓臨界值來為電子元件產生上電復位(“POR”)。已使用相同或其他電路來檢測電力不足或斷電狀態。通常POR和電力不足檢測電路始終需要靜態電流以發揮作用。對于依靠電池的電子元件來說，尤其對于期望可長期操作的元件來說，此靜態電流是造成電池使用期縮短的一個重要因素。POR和/或電力不足電路固有的其他問題是，當電源處于臨界電壓以下，使得數字邏輯電路處于不可預測的“次穩定”狀態時以及在應用于電噪音環境中時的適當操作。已使用時間延遲和延展濾波電路成功地解決了這些問題。
因此，此項技術中需要一種不需要連續靜態電流的復位電路，即使在從低電壓或噪音狀態恢復過來時也可復位數字元件，例如數字處理器、微控制器、微處理器、特殊應用集成電路(ASIC)、可編程邏輯陣列(PLA)、數字信號處理器(DSP)等。
發明內容
本發明通過提供一種喚醒復位(“WUR”)電路，所述喚醒復位電路在與其相關的數字元件處于休眠模式時基本上不汲取靜態電流，從而克服上文確定的問題以及現有技術的其他缺點和不足。因此，本發明汲取最少量的電力，從而不對依靠有限能量儲存電源(例如，電池、電容器、電感器、太陽能電池、燃料電池等)操作的系統的有效操作時間造成損害。另外，即使當電源(PS)處于低電壓而可能導致數字元件出現次穩態時，本發明也可操作來達成其預期目的。PS可能是放電電池和/或由用戶更換的電池、能量儲存元件(例如，放電的電容器或電感器)、處于陰暗區中的太陽能電池等。另外，本發明也可在電噪音環境中可靠地發揮作用。
本發明的喚醒復位電路在例如數字處理器(例如，微控制器、微處理器、專用集成電路(ASIC)、可編程邏輯陣列(PLA)、數字信號處理器(DSP)等)的數字元件發生喚醒事件時產生復位信號。因此，即使發生電力不足或功率損耗情形，所述電路也會在喚醒時總是將數字元件置于一已知復位狀態中。這是尤其有利的，因為電力不足狀態可能潛在地破壞某些順序電路元件(例如，數字元件中的觸發器或鎖存器)。所述數字元件和喚醒復位電路優選制造在集成電路芯片中，且所述集成電路芯片可封裝在一集成電路封裝中。
所述WUR電路可通過控制信號供電，控制信號通常用來控制數字處理器是否處于休眠模式或“休眠”。當休眠控制信號活動時，WUR電路關閉且當處于休眠模式中時基本上不汲取靜態電流。當數字處理器喚醒時，向WUR電路供電，且WUR電路產生復位信號到數字處理器。在一定延遲之后，所述復位信號變得不活動，且WUR電路自行關閉(產生持續一特定持續時間的復位信號)直到發生下一喚醒事件。
如果當激活WUR時電源電壓低于數字電路的最小操作臨界值，那么WUR電路將不斷產生復位輸出直到電源電壓升高到超過最小操作臨界值VWUR。此時，在一定的額外的延遲時間中不斷地維持復位信號，接著復位被解除維持且WUR電路自行關閉并基本上不汲取靜態電流。
用戶可(視情況)使用數字元件的非易失性存儲器中的位來啟用或停用WUR電路。在一實施例中，使用數字元件的配置字中的熔絲來實施非易失性位。控制啟用信號的其他方法可為快閃技術、電子可擦可編程只讀存儲器(EEPROM)，其使用含有數字元件的集成電路封裝的外部插腳，用戶可將所述外部插腳連接到板層接地電壓或電源電壓等的方法。還可以執行與上述實例機能相同的其他控制機制。
除了喚醒狀態外，可通過專用WUR輸入上的信號轉換來激活WUR電路。為了可靠的WUR操作，此WUR輸入的電路經設計以使得順序電路元件(例如，觸發器、鎖存器等)不能停用信號路徑來啟用WUR電路。
下文出于揭示的目的而結合附圖對實施例進行描述，由此將了解本發明的特征和優點。
結合附圖參看以下描述，可更完整地理解本揭示內容及其優點的，在附圖中圖1是本發明的一特定實施例的示意邏輯方框圖；圖2是說明喚醒復位時序圖，其說明在停用電源，接著啟用所述電源且元件立即喚醒時的特定實施例的操作；
圖3是說明喚醒復位時序圖，其說明一在停用電源之后，且當啟用電源時元件保持休眠模式的特定實施例的操作；圖4是說明喚醒復位時序圖一其說明，數字元件的主上電復位未重新準備好且元件在次穩態期間喚醒的電力不足狀態期間的特定實施例的操作；和圖5是圖1的喚醒復位電路的更詳細的示范性示意電路圖。
盡管本發明容許各種修改和替代形式，但圖式中以實例的方式展示其特定示范性實施例，并在本文中對所述特定示范性實施例進行詳細描述。然而應了解，本文中對特定實施例的描述并不希望將本發明限于所揭示的特定形式，相反，本發明將涵蓋由附加權利要求書所界定的本發明的精神和范疇內的所有修改、等效物和替代形式。
具體實施例方式
任何時候只要具有休眠操作模式和喚醒操作模式的數字元件(例如，數字處理器、微控制器、微處理器、專用集成電路(ASIC)、可編程邏輯陣列(PLA)、數字信號處理器(DSP)等)接收到喚醒信號，本發明就執行所述數字元件的喚醒復位。
現參看圖式，示意性說明本發明的特定實施例的細節。圖式中相同的元件將由相同數字表示，且類似元件將由帶有不同小寫字母后綴的相同數字來表示。
現參看圖1，其描繪本發明的特定示范性實施例的示意邏輯方框圖。喚醒復位(“WUR”)模塊(一般用100表示)包括喚醒復位(“WUR”)電路102、主上電復位(POR)104和或門108。視情況可使用反相器110將SLEEP輸入118反轉成一/SLEEP輸出120，邏輯電平指示數字元件的休眠狀態和運行狀態。
所述喚醒復位(“WUR”)模塊100在發生數字元件的喚醒事件時從或門108的輸出116產生復位。因此，即使發生電力不足狀態，WUR模塊100也會在發生喚醒事件時將數字元件置于已知的復位狀態中。這尤其有利，因為電力不足狀態可能潛在地破壞某些順序電路元件，例如，包含數字元件的觸發器或鎖存器)。
可通過控制信號118(例如，SLEEP)來激活WUR模塊100，所述控制信號118通常用來控制數字元件是處于休眠模式還是操作(運行)模式。當處于休眠模式時，控制信號118處于邏輯高且反相器110的輸出處于邏輯低(信號120)。當不存在邏輯高控制信號120時，WUR電路102關閉且在其休眠模式時基本上不汲取靜態電流。當告訴數字元件喚醒時，向WUR電路102供電，且WUR電路102產生WUR信號122，所述WUR信號122使或門108產生復位信號116到數字元件。在特定延遲之后，復位信號116變得不起作用，且WUR電路102自行關閉直到發生下一喚醒事件。WUR信號122也可用作對于WUR電路102的作用的狀態位指示。
如果當激活WUR模塊100時，數字元件電源電壓低于最小操作臨界值，那么WUR模塊100將不斷產生復位輸出116直到電源電壓升高到超過正確的操作臨界值(例如，VWUR)。此時，在一定的額外的所需延遲時間中不斷地維持復位信號116，接著復位116被解除維持且WUR模塊100自行關閉。
用戶可(視情況)使用數字元件的非易失性存儲器中的位來啟用WUR模塊100，例如，可使用配置字中的熔絲、快閃存儲器技術、使用可連接到板層接地電壓或電源電壓的輸入輸出(I/O)插腳來實施非易失性位。且數字電路技術領域并從本揭示內容獲益的技術人員將容易明白，還可利用執行與上述實例的機能相同的機能的其他控制機制。
除了喚醒狀態外，可通過(例如)專用的遇變喚醒(WOC)輸入114上的信號轉變來激活WUR模塊100。為了可靠的WUR操作，WOC插腳114的電路經設計成使得順序電路(例如，觸發器或鎖存器)不能停用信號路徑來啟用WUR電路102。在另一特定實施例中，熔絲選擇可僅啟用WUR特征而非喚醒和重啟。可使用輸入118處的SLEEP信號來激活WUR電路102。
現參看圖2，其描繪喚醒復位(WUR)時序圖，其說明當在數字元件中停用電源(PS)(例如，電池)(例如，斷開連接)，且接著啟用所述電源時(例如，重新連接)的特定實施例的操作。數字元件處于休眠模式，且例如，從數字元件移除舊電池。一旦安裝了新電池，SLEEP信號118就變成邏輯低且所述/SLEEP 120變成邏輯高，從而促使WUR信號輸出122在“復位”時間周期變成邏輯高，使復位信號輸出116變成邏輯高，從而將復位發送到數字元件。次穩態不影響WUR模塊100，因為不存在與其相關的順序電路元件(例如，觸發器或鎖存器)。
現參看圖3，其描繪喚醒復位時序圖，其說明，在停用電源之后，且當啟用電源時數字元件保持休眠模式的特定實施例的操作。數字元件處于休眠模式且電源被停用，例如，從數字元件移除舊電池。安裝了新電池之后，當SLEEP信號118由于正常的喚醒事件而變成邏輯低時，而邏輯高控制信號120變成邏輯高，使得WUR信號122在“復位”時間周期變成邏輯高，使復位信號輸出116變成邏輯高，從而將復位發送到數字元件。次穩態并不影響WUR模塊100，因為不存在與其相關的順序電路元件(例如，觸發器或鎖存器電路)。
現參看圖4，其描繪喚醒復位時序圖，其說明，在數字元件的主上電復位未重新準備好的電力不足狀態期間的特定實施例的操作。在圖3的實例中，有可能會破壞中斷啟用位。在此情況下，元件輸入-輸出控制器(IOC)(未圖示)不能喚醒數字元件。此問題的解決辦法是，使用邏輯來解碼來自IOC的信號，且不能通過例如觸發器、鎖存器、寄存器輸出(即，啟用位)的任何順序電路元件來選通這些信號。其次，可使用邏輯輸出來重新準備WUR電路102。對WUR信號122的維持發生在喚醒事件期間，并在電力不足情況結束后的短時間內保持維持(邏輯高)。
圖5說明圖1的WUR模塊100的更詳細的示范性示意電路圖。WUR電路502的POWER輸入514用于向WUR電路502供電。當WUR電路502處于休眠模式時(SLEEP信號516為高)，POWER輸入514是關閉的。在此休眠模式期間，不向WUR電路502供電，且因此WUR電路502不汲取電流。當WUR電路502喚醒時，POWER輸入514變為高，且WUR電路502開始運行。WUR電路502首先產生喚醒復位(WUR)輸出518，并監控POWER輸入514處的信號的電壓電平。如果此電壓電平低于電壓臨界值VWUR，那么WUR電路502繼續使WUR輸出518保持活動。當POWER輸入514的電壓電平升到超過VWUR臨界值時，WUR電路502將停用WUR輸出518。當啟用WUR模塊100(通過將ENABLE信號520設置為高)時，WUR輸出518被傳遞到復位電路(輸出116，圖1)，所述復位電路可用來管理集成電路元件復位信號。
遇變喚醒(WOC)信號522是針對WUR模塊100的另一輸入。當啟用信號520為高且WUR電路502處于休眠模式時，WOC信號522上的高電平將使POWER輸入514變高，且因此開啟WUR電路502。此時發生相同操作(WUR輸出518變得活動，并將被監控直到電源輸入514處的電壓大于VWUR)。
此跳變點VWUR可經校準(或調節)以補償集成電路制造過程中的過程變化和設計公差。在對含有WUR模塊100的集成電路進行測試期間，可測量并接著校準(例如，使用校準輸入總線512)跳變點VWUR直到已確定所需的WUR電壓跳變點。接著可將校準值存儲在非易失性存儲器中。
因此，本發明非常適合于實現所述目標并獲得所提到的結果和優點，以及其中固有的其他方面。雖然通過參考本發明的示范性實施例對本發明進行了描繪、描述和界定，但這并不意味著對本發明的限制，且不應推斷出任何此類限制。如所屬領域的技術人員將想到的，本發明可以在形式和功能上作大量修改、變化和等效，且能夠具有本揭示內容的益處。所描繪和描述的本發明的實施例僅為示范性的，且并沒有詳細列出本發明的范疇。因此，本發明希望僅受到隨附的權利要求書精神和范疇的限制，其在所有方面提供對等效物的全面理解。
權利要求
1.一種數字設備，其包括一數字元件，其具有一復位輸入；和一喚醒復位電路，其具有耦合到所述數字元件的所述復位輸入的一輸出和耦合到一休眠—運行控制信號的一輸入，其中當所述休眠—運行控制信號指示所述數字元件的一休眠模式時，所述喚醒復位電路基本上不汲取電流，且當所述休眠—運行控制信號使所述數字元件從所述休眠模式轉變成一運行模式時，所述喚醒復位電路將一復位脈沖輸出到所述數字元件的所述復位輸入。
2.根據權利要求1所述的數字設備，其中當處于所述操作模式時，所述休眠—運行控制信號啟動所述喚醒復位電路。
3.根據權利要求1所述的數字設備，其進一步包括一上電復位電路，所述上電復位電路具有耦合到一電源電壓的一輸入和耦合到所述數字元件的所述復位輸入的一輸出，其中當將所述電源電壓施加到所述上電復位電路時，在進入所述操作模式之前復位所述數字元件。
4.根據權利要求3所述的數字設備，其中一或門將所述喚醒復位電路輸出和所述上電復位電路輸出耦合到所述數字元件的所述復位輸入。
5.根據權利要求1所述的數字設備，其中在到所述喚醒復位電路的所述輸入的所述休眠—運行控制信號中不存在順序電路元件。
6.根據權利要求1所述的數字設備，其中所述喚醒復位電路進一步包括一遇變喚醒輸入，一旦所述遇變喚醒輸入處發生一信號轉變，所述遇變喚醒輸入就激活所述喚醒復位電路，借此所述喚醒復位電路輸出所述復位脈沖。
7.根據權利要求6所述的數字設備，其中在到所述遇變喚醒輸入的所述信號轉變中不存在順序電路元件。
8.根據權利要求1所述的數字設備，其中所述喚醒復位電路進一步包括用于啟用和停用所述喚醒復位電路的一啟用—停用輸入。
9.根據權利要求8所述的數字設備，其中所述啟用—停用輸入經調試以用于分別耦合到一第一邏輯電平或第二邏輯電平以啟用或停用所述喚醒復位電路。
10.根據權利要求8所述的數字設備，其中所述啟用—停用輸入耦合到一非易失性存儲器，所述非易失性存儲器具有一表示當處于一第一邏輯電平或第二邏輯電平時分別啟用或停用所述喚醒復位電路的位。
11.根據權利要求10所述的數字設備，其中所述非易失性存儲器是一快閃存儲器。
12.根據權利要求10所述的數字設備，其中所述非易失性存儲器是一EEPROM。
13.根據權利要求1所述的數字設備，其中所述喚醒復位電路在輸出所述復位脈沖之后進入一休眠模式。
14.根據權利要求1所述的數字設備，其中所述喚醒復位電路當處于所述休眠模式時基本上不汲取電流。
15.根據權利要求1所述的數字設備，其中所述數字元件是從由數字處理器、微控制器、微處理器、特殊應用集成電路(ASIC)、可編程邏輯陣列(PLA)和數字信號處理器(DSP)組成的群組中選擇的。
16.根據權利要求1所述的數字設備，其中所述數字元件和喚醒電路被制造在一集成電路芯片中。
17.根據權利要求16所述的數字設備，其中所述集成電路芯片被封裝在一集成電路封裝中。
18.一種用于進行一數字設備的一喚醒復位的方法，所述方法包括以下步驟利用一復位脈沖來復位一數字元件；當一喚醒復位電路接收一操作模式信號時，利用所述喚醒復位電路來產生所述復位脈沖；和在產生所述復位脈沖之后將所述喚醒復位電路置于一基本上不汲取電流的休眠模式中。
19.根據權利要求18所述的方法，其進一步包括根據所述操作模式信號而啟動所述喚醒復位電路的步驟。
20.根據權利要求18所述的方法，其進一步包括當將一上電復位施加到所述數字元件時復位所述數字元件的步驟。
21.根據權利要求20所述的方法，其中在喚醒之后執行復位所述數字元件的步驟。
22.根據權利要求18所述的方法，其進一步包括一旦發生一遇變喚醒輸入就激活所述喚醒復位電路以產生所述復位脈沖的步驟。
23.根據權利要求18所述的方法，其進一步包括啟用和停用所述喚醒復位電路的步驟。
24.根據權利要求23所述的方法，其中啟用和停用的所述步驟對應于分別將第一和第二邏輯電平施加到所述喚醒復位電路的步驟。
25.根據權利要求24所述的方法，其中由一非易失性存儲器提供所述第一和第二邏輯電平，所述非易失性存儲器具有表示當處于所述第一或第二邏輯電平時分別啟用或停用所述喚醒復位電路的一位。
26.根據權利要求18所述的方法，其進一步包括以下步驟為所述操作模式信號確定一高于數字元件電壓跳變點的所需電壓電平以用于其穩定操作；和存儲所述確定的所需電壓電平。
27.根據權利要求26所述的方法，其進一步包括當所述操作模式信號高于所述所需電壓電平時設置一狀態位的步驟。
28.根據權利要求26所述的方法，其中所述數字元件將保持復位直到所述數字元件的所述操作電壓處于所述所需電壓電平。
29.根據權利要求8所述的數字設備，其中所述啟用—停用輸入是硬連線的，以用于啟用或停用所述喚醒復位電路。
30.根據權利要求18所述的方法，其進一步包括以下步驟測量所述數字元件的一跳變點喚醒復位電壓；和利用一表示所述跳變點喚醒復位電壓的校準值來校準所述喚醒復位電路。
31.根據權利要求31所述的方法，其進一步包括將所述校準值存儲在一非易失性存儲器中的步驟。
32.根據權利要求30所述的方法，其進一步包括調節所述數字元件的所述跳變點喚醒復位電壓的步驟。
全文摘要
本發明提供一種喚醒復位電路，一旦發生一喚醒事件，所述電路便產生一復位信號到一數字電路。即使在發生可使例如易失性存儲器、觸發器和/或鎖存電路的順序電路元件中出現不穩定和未知的邏輯狀態的電力不足情況，所述喚醒復位電路也會在喚醒后使所述數字電路置于一已知復位狀態中。所述喚醒復位電路當不產生所述復位信號時基本上不汲取電流。
文檔編號H03K17/22GK1898867SQ200480038165
公開日2007年1月17日 申請日期2004年12月15日 優先權日2003年12月23日
發明者哈托諾·達爾馬瓦斯克伊塔, 萊頓·W·伊格, 斯科特·瑞安·埃利森, 維維安·德爾波特 申請人:密克羅奇普技術公司