專利名稱：用于保存邏輯狀態的方法和電路的制作方法
技術領域：
本發明一般涉及信息處理系統，尤其涉及用于保存邏輯狀態的方法和電路。
背景技術：
在用于有選擇地鎖存邏輯狀態(例如，二進制0或1)的電路中，希望降低尤其在不活動(inactive)期間(例如，在邏輯狀態為靜態時)的能量消耗。一種用于降低能量消耗的現有技術存在的缺點是，在活動(active)操作期間內電路的性能(例如速度)降低。在另一種現有技術中，電路的性能在活動操作期間保持，但是邏輯狀態或者(a)在不活動期間沒有被保存；或者(b)在不活動期間以需要用于在隨后的活動操作期間恢復邏輯狀態的低效率的復位處理的方式被保存。
從而需要一種用于保存邏輯狀態的方法和電路，可以克服現有技術的各種缺點。例如，需要一種可以在保存邏輯狀態的同時降低能量消耗的用于保存邏輯狀態的方法和電路。
發明內容
根據一個實施方式，響應時鐘信號的第一過渡，接收具有邏輯狀態的信息信號。響應時鐘信號的第二過渡，第一電路鎖存表示信息信號的邏輯狀態的第一信號的邏輯狀態。響應時鐘信號的第三過渡，第二電路鎖存表示第一信號的邏輯狀態的第二信號的邏輯狀態。在第一操作模式期間，向第一和第二電路供電。在第二操作模式期間，降低供給第一電路的電能，而向第二電路供電，從而使第一信號的邏輯狀態丟失，而保存第二信號的邏輯狀態。
該實施方式的主要優點在于，克服了現有技術的各種缺點，并且在保存邏輯狀態的同時降低了能量消耗。
圖1為例舉實施方式的用于保存邏輯狀態的電路的示意性電路圖。
圖2為例舉實施方式的包括圖1的電路的示例性系統的方框圖。
具體實施例方式
圖1為例舉實施方式的用于鎖存邏輯狀態的電路(概括地100表示)的示意性電路圖。該電路100包括D觸發器，用于接收二進制信息輸入信號D并輸出二進制信息輸出信號Q和Q。
在圖1中，轉移門(transfer gate)102的輸入節點與D連接，并且轉移門102的輸出節點與反相器104的輸入節點連接。反相器104的輸出節點與反相器106的輸入節點連接。反相器106的輸出節點與轉移門108的輸入節點連接。轉移門108的輸出節點與反相器104的輸入節點連接。
轉移門110的輸入節點與反相器104的輸出節點連接，并且轉移門110的輸出節點與反相器112的輸入節點連接。反相器112的輸出節點與反相器114的輸入節點連接。反相器114的輸出節點與轉移門116的輸入節點連接。轉移門116的輸出節點與反相器112的輸入節點連接。
而且，反相器112的輸出節點與反相器118的輸入節點連接。反相器114的輸出節點與反相器120的輸入節點連接。反相器118的輸出節點與Q連接，并且反相器120的輸出節點與Q連接。
轉移門122的輸入節點被連接成接收時鐘信號CLK，并且轉移門122的輸出節點與反相器124的輸入節點連接。反相器124的輸出節點被連接成輸出反相時鐘信號CL，并且與反相器126的輸入節點連接。反相器126的輸出節點被連接成輸出時鐘信號CL并且與轉移門128的輸入節點連接。轉移門128的輸出節點與反相器124的輸入節點連接。
轉移門122和128中的每一個都為互補金屬氧化物半導體(“CMOS”)轉移門，連接成接收啟動信號EN并且接收反相啟動信號EN。轉移門102、108、110和116中的每一個都是CMOS轉移門，與CL和CL連接。反相器104、106、112、114、118、120、124和126中的每一個都是CMOS反相器。轉移門102、108和110以及反相器104、106、118和120與電壓源節點VDD和電壓參考節點VSS連接，從而如下面所述在第一和第二操作模式期間內供電給(接收該電力的)這些轉移門和反相器。轉移門116、122和128以及反相器112、114、124和126與電壓源節點VDD KEEP和電壓參考節點VSS連接，從而如下面所述在第一操作模式期間內供電給(接收該電力的)這些轉移門和反相器。
直流(“DC”)電源130的第一節點與VDD_KEEP連接。而且，電源130的第一節點通過開關132與VDD耦合。電源130的第二節點與VSS連接。而且，電源130的第二節點通過電阻器134與VDD耦合。
在第一操作模式中，EN為高(例如，具有1的“高”二進制邏輯狀態，相對于VSS大約為3.5伏)，并且EN為低(例如，具有0的“低”二進制邏輯狀態，相對于VSS大約為0伏)，從而(a)轉移門122閉合，并且轉移門128打開；(b)反相器124從轉移門122的輸出節點接收具有CLK的邏輯狀態的時鐘信號；(c)反相器124輸出具有與CLK的邏輯狀態相反的邏輯狀態的CL，并且(d)反相器126輸出具有與CLK的邏輯狀態相等的邏輯狀態的CL(即，與CL的邏輯狀態相反)。
優選的是，CLK具有大約為50％的占空度，從而CLK為高的時間大致等于CLK為低的時間。而且，在第一操作模式中，開關132閉合，從而VDD與VDD_KEEP連接(或耦合)，因此具有與VDD_KEEP的電壓相等的電壓，從而向轉移門102、108和110提供(例如，連接、耦合或有效啟動)電力，并且向反相器104、106、118和120供電。
在第二操作模式中，在CL為高并且CL為低時，將EN轉換為低，并且將EN轉換為高，從而(a)轉移門122打開，并且轉移門128閉合；(b)由背對背反相器124和126鎖存CL(高)和CL(低)的邏輯狀態，從而轉移門116被鎖存并閉合。而且，在第二操作模式中，開關132延遲響應EN為低(和/或響應EN為高)而被轉換為打開，從而VDD從VDD_KEEP斷開(或去耦)并且因此具有高阻抗，這明顯降低(例如，斷開、去耦或有效禁止)了供給轉移門102、108和110以及給反相器104、106、118和120的電力。
除非另外指出，下面的說明是指在第一模式下的電路100的操作。響應于CLK的活動邊沿過渡(transition)，Q呈現出與D的前面邏輯狀態相等的邏輯狀態，并且Q迅速呈現出與Q相反的邏輯狀態。如果D的邏輯狀態隨后改變，則Q呈現出與D的變化后的邏輯狀態相等的邏輯狀態，但是僅僅響應于CLK的隨后活動邊沿，并且Q迅速呈現與Q相反的邏輯狀態。
響應于在CLK的特定周期的開始處出現的CL的正邊沿過渡(以及相應的CL的負邊沿過渡)(a)轉移門102和116閉合，并且轉移門108和110打開；(b)反相器104從轉移門102的輸出節點接收具有D的邏輯狀態的信息信號；(c)反相器104輸出具有與D的邏輯狀態相反的邏輯狀態的信號；并且(d)由背對背反相器112和114鎖存Q和Q的邏輯狀態。
響應于在CLK的上述特定周期的開始和結束之間出現的CL的隨后的負邊沿過渡(以及相應的CL的正邊沿過渡)(a)轉移門102和116打開，并且轉移門108和110閉合；(b)反相器104輸出的信號的邏輯狀態由背對背反相器104和106鎖存；(c)反相器112從轉移門110的輸出節點接收(由反相器104輸出的)信息；并且(d)反相器112輸出具有與鎖存邏輯狀態相反的邏輯狀態的信號。這些邏輯狀態表示緊接著在CL的這種負邊沿過渡(以及相應的CL的正邊沿過渡)之前存在時D的邏輯狀態。
響應于在CLK的上述特定周期的結束處出現的CL的隨后的正邊沿過渡(以及相應的CL的負邊沿過渡)(a)轉移門102和116閉合，并且轉移門108和110打開；并且(b)反相器112輸出的信號的邏輯狀態由背對背反相器112和114鎖存。Q的邏輯狀態與鎖存后的邏輯狀態相同。Q的邏輯狀態與Q的邏輯狀態相反。因此，這些邏輯狀態表示緊接著在CL的這種正邊沿過渡(以及相應的CL的負邊沿過渡)之前存在時由反相器104輸出的信號的邏輯狀態。而且，響應于CL的這種正邊沿過渡(以及相應的CL的負邊沿過渡)(a)反相器104從轉移門102的輸出節點接收具有D的邏輯狀態的信息信號；并且(b)反相器104輸出具有與D的邏輯狀態相反的邏輯狀態的信號。
有利的是，電路100在第二模式的操作期間內，降低了能量消耗，同時保存了由反相器112和114輸出的相應信號的當前(then-current)鎖存邏輯狀態。具體地說，在第二模式期間(a)降低了能量消耗，因為VDD具有高阻抗，相應地轉移門102、108和110以及反相器104、106、118和120(它們在第一模式期間接收來自VDD和VSS的電能)具有高阻抗；并且(b)使這些轉移門和反相器輸出的相應信號的邏輯狀態丟失。
通過比較，在第二模式期間，由反相器112和114輸出的相應信號的當前鎖存邏輯狀態由電路100保存，因為轉移門116、122和128以及反相器112、114、124和126(它們在第一模式期間接收來自VDD_KEEP和VSS的電能)繼續接收這種電能(這種電能繼續被提供給這些轉移門和反相器)。通過在第二模式期間保存這些邏輯狀態，電路100準備好更高效地返回到第一操作模式，而不需要在這種返回之后進行用于恢復Q和Q的邏輯狀態的低效率的復位處理。一旦進行了這種返回，Q就迅速呈現出與由反相器112輸出的信號的當前邏輯狀態相反的邏輯狀態，并且Q迅速呈現出與由反相器114輸出的信號的當前邏輯狀態相反的邏輯狀態。
圖2為例舉實施方式的用于處理信息(例如，指令、數據、信號)的示例性系統(概括地用10表示)的方框圖。在該例舉實施方式中，系統10由各種電子電路部件形成。因此，該系統10包括各種單元、寄存器、緩沖器、存儲器和其它部件，它們(a)通過總線相互耦合；(b)由一個或多個半導體芯片中的集成電路形成；并且(c)封裝在一個或多個插件中。
同時參照圖1，電路100的D觸發器(用虛線框140表示)包括轉移門102、108、110和116再加上反相器104、106、112、114、118和120。D觸發器140為系統10中的許多基本上相同的D觸發器中的代表性的一個。這些觸發器根據包括一組觸發器的(系統10的)相應部件或子部件被劃分為各種組。因此，在該例舉實施方式中，如果系統10的某個部件顯示在圖2中(或在下面結合圖2進行描述)，則該部件包括這些觸發器中的至少一個相應組。
在某組的部件(或子部件)的活動操作期間內，該組的觸發器在第一模式中操作。相反，如果該組的部件(或子部件)在一段期間內不活動(例如，如果其邏輯狀態為當前靜態)，則系統10在該期間內將該組的觸發器轉換為在第二模式中操作，以便降低(或保存)電能。因此，對于圖2中所示的系統10的所有部件，系統10包括進行如下操作的電路(例如，在這些部件自身中)(a)確定這些部件(和/或其子部件)當前活動還是不活動，并且響應于此輸出相應的活動性信號(在部件接部件的基礎上，或者在子部件接子部件的基礎上)；并且(b)響應于該活動性信號，根據某組的部件(和/或子部件)是否為當前活動，在組接組的基礎上在該第一和第二模式之間進行選擇(例如有選擇地轉換)。例如，美國專利No.5,420,808(其全文通過引用結合在本申請中)描述了集成電路用以確定其各個部件(和子部件)為當前活動還是不活動的技術。
如圖2所示，系統10包括用虛線框12表示的核心單元，用于執行如下面結合圖1所述的各種操作。核心單元12包括(a)程序定序器單元14；(b)資源停頓單元16；(c)地址生成單元(“AGU”)，用虛線框18表示；以及(d)數據算術邏輯單元(“DALU”)，用虛線框20表示。AGU包括多個算術地址單元(“AAU”)22、位屏蔽單元(“BMU”)24和地址發生器寄存器文件26。DALU包括多個算術邏輯單元(“ALU”)28和DALU寄存器文件30。程序定序器單元14、資源停頓單元16、AGU18(包括其各種單元和文件)以及DALU20(包括其各種單元和文件)如圖2所示互連。
另外，如圖2所示，核心單元12與程序高速緩沖存儲器32、數據高速緩沖存儲器34和統一指令/數據存儲器36相連接。程序高速緩沖存儲器32和數據高速緩沖存儲器34與二級存儲器38連接。存儲器36和38與系統10的其它部件40連接。
而且，調試&仿真單元42被耦合在程序定序器單元14和聯合測試行動組(“JTAG”Joint Test Action Group)端口之間，用于按照傳統的JTAG技術來調試和仿真該系統10的各種操作。而且，如圖2所示，一個或多個附加執行單元44可選擇地與核心單元12、數據高速緩沖存儲器34和存儲器36連接。
為了執行其各種操作，系統10包括為了清楚起見沒有在圖2中清楚示出的各種其它互連、部件(例如，存儲器管理電路)和其它細節。例如，各種地址總線除了傳輸地址信號之外，還傳輸適當的控制信號。同樣，各種數據總線除了傳輸數據信號之外，還傳輸適當的控制信號。
資源停頓單元16負責控制系統10的互鎖流水線(pipeline)。響應來自指令執行總線的信息，資源停頓單元16存儲有關核心單元12的各種部件的狀況(或狀態)的信息。響應這種狀況(或狀態)信息，該資源停頓單元16通過向系統10的程序定序器單元14、AGU18、DALU20和各種其它部件輸出適當的信息來解決流水線中的沖突和危險。
例如，響應來自資源停頓單元16的信息，程序定序器單元14按照指令的編程順序讀取并調度指令。為了讀取指令，程序定序器單元14通過32位指令地址總線向程序高速緩沖存儲器32和存儲器36輸出適當的指令地址。同樣，響應來自資源停頓單元16和多個AAU22的信息，地址發生器寄存器文件26通過指令地址總線向程序高速緩沖存儲器32和存儲器36輸出適當的指令地址，例如響應來自程序定序器單元14的循環、中斷或者分支或跳離的各種類型的流變化(“COF”)指令，輸出指令地址序列。(通過指令地址總線從程序定序器單元14或地址發生器寄存器文件26接收到的)這些地址指示用于存儲由系統10執行的指令的順序(“尋址指令”)的適當的存儲器單元。
因此，響應于這些地址(a)如果這些地址在程序高速緩沖存儲器32中被當前索引，則程序高速緩沖存儲器32通過128位指令讀取總線向程序定序器單元14輸出尋址指令；或者(b)否則，存儲器36通過指令讀取總線向程序定序器單元14輸出尋址指令。程序定序器單元14接收并存儲這些指令。響應于這些所讀取的指令，并且響應于從資源停頓單元16接收到的信息，程序定序器單元14通過指令執行總線在適當的時刻向資源停頓單元16、多個AAU22、BMU22、多個ALU28和一個或多個執行單元44輸出(或調度)這些指令。程序定序器單元14還包括用于執行支持異常處理的操作的電路。
系統10包括多個用于執行指令的單元，即多個AAU22、BMU24、多個ALU28和一個或多個執行單元44。響應于來自資源停頓單元16的狀況(或狀態)信息，這些單元根據各種指令類型(例如根據指令的特定操作類型)執行一個或多個指令。例如，采用整數運算，多個AAU22執行各種指令、例如COF指令的地址計算操作。BMU24執行用于對操作數中的位進行移位和屏蔽的各種指令。多個ALU28執行用于對操作數執行算術和邏輯操作(例如，數值加法、減法、乘法和除法)的各種指令。一個或多個執行單元44執行用于以加速方式對操作數執行專用操作的各種指令。
在適當的時候，多個AAU22通過從地址發生器寄存器文件26接收源操作數信息(并且輸出作為結果的目標操作數信息以便存儲到地址發生器寄存器文件26)來與地址發生器寄存器文件26進行通信(反之亦然)。同樣，在適當的時候，多個ALU28通過從DALU寄存器文件30接收源操作數信息(并且輸出作為結果的目標操作數信息以便存儲到DALU寄存器文件30)來與DALU寄存器文件30進行通信(反之亦然)。
同樣，在適當的時候，BMU24、地址發生器寄存器文件26、DALU寄存器文件30和一個或多個執行單元44通過經由64位操作數1和操作數2數據總線從數據高速緩沖存儲器34和/或存儲器36接收源操作數信息(并且輸出作為結果的目標操作數信息以便存儲到數據高速緩沖存儲器34和/或存儲器36)來與數據高速緩沖存儲器34和/或存儲器36進行通信(反之亦然)。響應于來自多個AAU22的信息，經由相應的32位操作數1和操作數2地址總線從地址發生器寄存器文件26輸出這種操作數信息的地址。
程序高速緩沖存儲器32和數據高速緩沖存儲器34從二級存儲器38接收并存儲所選信息的拷貝。與二級存儲器38相比，程序高速緩沖存儲器32和數據高速緩沖存儲器34是速度更高、相對較小的存儲器。程序高速緩沖存儲器32和數據高速緩沖存儲器34中的信息是可修改的。因此，在適當的時候，系統10從程序高速緩沖存儲器32和數據高速緩沖存儲器34將這種修改信息復制回二級存儲器38中的相關聯入口以便存儲，從而保持了這種修改信息的一致性。
同樣，經由系統10的其它部件40，二級存儲器38接收并存儲來自存儲器36的所選信息的拷貝。與存儲器36相比，二級存儲器38為速度更高、相對較小的存儲器。例如當系統10從程序高速緩沖存儲器32和數據高速緩沖存儲器34將修改信息復制回二級存儲器38的相關聯部分時，二級存儲器38中的信息是可修改的。因此，在適當的時候，系統10從二級存儲器38將這種修改信息復制回存儲器36中的相關聯入口以便存儲，從而保持了這種修改信息的一致性。
系統10通過在多個AAU22、BMU24、多個ALU28和一個或多個執行單元44的各種單元處同時處理多個指令來實現高性能。例如，系統10按照互鎖流水線階段的順序來處理每個指令。因此，系統10與其它指令的各個階段平行地處理特定指令的每個階段。
一般來說，系統10以每個階段一個機器周期(“周期”)的方式進行操作(例如，任意階段的持續時間是單個機器周期)。但是，一些指令(例如，ACS、MAC、MPY和SAD，如表1中所述)會需要多個機器周期來執行(即，這些指令僅在系統10的多個機器周期中是可執行的)。而且，存儲器存取(例如，指令讀取或操作數加載)會需要系統10的幾個機器周期。響應于指令之間的沖突(例如，讀取/寫入沖突)，資源停頓單元16在完成特定指令的執行階段的過程中有選擇地引入一個或多個延遲(或停頓(stall))。
表1具有兩個機器周期來執行的指令
在例舉實施方式中，系統10如表2中所述按10個互鎖流水線階段的順序處理指令，從而按相同的階段順序處理每個指令。在每個流水線階段期間，系統10為其下一個階段準備指令。在系統10啟動指令的處理之后，該系統10在隨后的時間(例如，一個機器周期之后)啟動緊隨其后的指令的處理。以這種方式，系統10同時處理多個指令的各種階段。
系統10的多階段流水線包括多個執行階段。例如，在如表2所述的例舉實施方式中，該流水線包括第一執行階段(E階段)和第二執行階段(M階段)。在可選實施方式中，該流水線包括第一和第二執行階段再加上至少一個附加執行階段。在這樣的可選實施方式中，根據系統10的各種目的適當地建立多個執行階段的相應操作，從而通過多個執行階段中的適當的一個或多個來代替地(或另外地)執行(在表2中描述的)E階段或M階段操作中的一個或多個。
例如，在第一可選實施方式中，附加執行階段在該例舉實施方式的第一執行階段之前，從而該附加執行階段將緊接著在表2中的C階段之后，并且相應地執行操作。在第二可選實施方式中，附加執行階段在例舉實施方式的第二執行階段之后，從而該附加執行階段將緊接著在表2中的W階段之前，并且相應地執行操作。在第三可選實施方式中，附加執行階段中的一個或多個在該例舉實施方式的第一執行階段之前，并且該附加執行階段中的一個或多個在該例舉實施方式的第二執行階段之后，從而(a)附加執行階段中的至少一個將緊接著在表2中的C階段之后并且將相應地執行操作；并且(b)附加執行階段中的至少一個將緊接著在表2中的W階段之前并且將相應地執行操作。這樣，與該例舉實施方式類似，這些可選實施方式同樣受益于這里所述的技術，并且這些技術同樣適用于這些可選實施方式。
表2流水線階段概述
雖然已經示出并描述了例舉實施方式，但是可以在前面公開內容中想到許多修改、變化和替換，并且在某些情形中，可以在沒有相應地使用其它特征的情況下采用這些實施方式的一些特征。例如，雖然上面的說明不同地涉及信號的正邊沿過渡(具有第一方向)和信號的負邊沿過渡(具有與第一方向相反的第二方向)，但是(a)正邊沿過渡具有與具有1的“高”二進制邏輯狀態的信號相同的有效意義；并且(b)負邊沿過渡具有與具有0的“低”二進制邏輯狀態的信號相同的有效意義。這樣，上面的說明適用于以下情況中的一種(a)電路100的部件通過對信號邊沿敏感而響應該信號的情況(例如，響應信號的預定邊沿而被觸發)；或(b)電路100的部件通過對信號的電平敏感而響應該信號的情況(例如，響應信號的預定電平而被觸發)。因此，按照與這里所公開的實施方式的范圍一致的方式并且廣義地解釋所附權利要求是適當的。
權利要求
1.一種用于保存邏輯狀態的電路，包括第一電路，用于響應時鐘信號的第一過渡，接收具有邏輯狀態的信息信號；并且響應時鐘信號的第二過渡，鎖存表示所接收到的信息信號的邏輯狀態的第一信號的邏輯狀態；與第一電路連接的第二電路，用于響應時鐘信號的第二過渡，從第一電路接收第一信號；并且響應時鐘信號的第三過渡，鎖存表示所接收到的第一信號的邏輯狀態的第二信號的邏輯狀態；以及與第一和第二電路連接的第三電路，用于在第一操作模式期間，向第一和第二電路供電；并且在第二操作模式期間，降低供給第一電路的電能，而向第二電路供電，從而使第一信號的邏輯狀態丟失，而保存第二信號的邏輯狀態。
2.如權利要求1所述的電路，其中所述第一電路在第一模式期間與電源連接，在第二模式期間從電源斷開。
3.如權利要求2所述的電路，其中所述第二電路在第一和第二模式期間與電源連接。
4.如權利要求1所述的電路，其中所述第一過渡具有第一方向，第二過渡具有與第一方向相反的第二方向，并且第三過渡具有第一方向。
5.如權利要求1所述的電路，其中第一過渡在時鐘信號的特定周期的開始處出現，并且其中第三過渡在所述特定周期的結束處出現。
6.如權利要求5所述的電路，其中所述第二過渡在第一和第三過渡之間。
7.如權利要求1所述的電路，其中第四電路包括第一和第二電路，并且所述電路包括與第三電路連接的第五電路，用于確定第四電路是否活動，并且響應于此而輸出活動性信號，其中所述第三電路用于響應活動性信號而在第一和第二模式之間進行選擇。
8.如權利要求7所述的電路，其中所述第三電路用于響應表示第四電路在一段期間內活動的活動性信號而在該期間內選擇第一模式；且響應表示第四電路在該期間內不活動的活動性信號而在該期間內選擇第二模式。
9.如權利要求7所述的電路，其中所述第四電路包括第五電路。
10.如權利要求1所述的電路，其中所述第一電路通過對邊沿敏感而可響應第一和第二過渡。
11.如權利要求10所述的電路，其中所述第二電路通過對邊沿敏感而可響應第二和第三過渡。
12.如權利要求1所述的電路，其中所述第一電路通過對電平敏感而可響應第一和第二過渡。
13.如權利要求12所述的電路，其中所述第二電路通過對電平敏感而可響應第二和第三過渡。
14.一種用于保存邏輯狀態的方法，包括響應時鐘信號的第一過渡，接收具有邏輯狀態的信息信號；響應時鐘信號的第二過渡，用第一電路鎖存表示所述信息信號的邏輯狀態的第一信號的邏輯狀態；響應時鐘信號的第三過渡，用第二電路鎖存表示所述第一信號的邏輯狀態的第二信號的邏輯狀態；并且在第一操作模式期間，向第一和第二電路供電；且在第二操作模式期間，降低供給第一電路的電能，而向第二電路供電，從而第一信號的邏輯狀態丟失，而保存第二信號的邏輯狀態。
15.如權利要求14所述的方法，其中向第一電路供電的步驟包括使所述第一電路在第一模式期間與電源連接，并且其中降低供給第一電路的電能的步驟包括使第一電路在第二模式期間從電源斷開。
16.如權利要求15所述的方法，其中向所述第二電路供電的步驟包括使所述第二電路在第一和第二模式期間與電源連接。
17.如權利要求14所述的方法，其中所述第一過渡具有第一方向，第二過渡具有與第一方向相反的第二方向，并且第三過渡具有第一方向。
18.如權利要求14所述的方法，其中第一過渡在時鐘信號的特定周期的開始處出現，并且其中第三過渡在所述特定周期的結束處出現。
19.如權利要求18所述的方法，其中所述第二過渡在第一和第三過渡之間。
20.如權利要求14所述的方法，其中第四電路包括第一和第二電路，并且所述方法包括確定第四電路是否活動，并且響應于此輸出活動性信號；響應于活動性信號而在第一和第二模式之間進行選擇。
21.如權利要求20所述的方法，其中所述進行選擇的步驟包括響應表示第四電路在一段期間內活動的活動性信號而在該期間內選擇第一模式；并且響應表示第四電路在該期間內不活動的活動性信號而在該期間內選擇第二模式。
22.如權利要求14所述的方法，其中用第一電路鎖存的步驟包括通過對邊沿敏感而響應第二過渡用第一電路進行鎖存。
23.如權利要求22所述的方法，其中用第二電路鎖存的步驟包括通過對邊沿敏感而響應第三過渡用第二電路進行鎖存。
24.如權利要求14所述的方法，其中用第一電路鎖存的步驟包括通過對電平敏感而響應第二過渡用第一電路進行鎖存。
25.如權利要求24所述的方法，其中用第二電路鎖存的步驟包括通過對電平敏感而響應第三過渡用第二電路進行鎖存。
全文摘要
響應于時鐘信號的第一過渡，接收具有邏輯狀態的信息信號。響應于時鐘信號的第二過渡，第一電路鎖存表示該信息信號的邏輯狀態的第一信號的邏輯狀態。響應于時鐘信號的第三過渡，第二電路鎖存表示第一信號的邏輯狀態的第二信號的邏輯狀態。在第一操作模式期間，向第一和第二電路供電。在第二操作模式期間，降低供給第一電路的電能，而向第二電路供電，從而使第一信號的邏輯狀態丟失，而保存第二信號的邏輯狀態。
文檔編號H03K3/12GK1860683SQ200480028490
公開日2006年11月8日 申請日期2004年9月28日 優先權日2003年9月30日
發明者德爾·里舍恩 申請人:斯塔克里有限公司