專利名稱：容許斷電和過電壓的總線保持電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及總線驅(qū)動電路，更確切地說，涉及當輸入信號源表現(xiàn)為高阻抗狀態(tài)時，保持輸出邏輯狀態(tài)的總線保持電路；更確切地說，涉及容許過電壓的CMOS總線保持電路，斷電時它不會產(chǎn)生泄漏通路，并且節(jié)省DC功率和組件。
背景技術(shù)：
傳統(tǒng)的總線保持電路鎖存來自輸入電路的數(shù)據(jù)，同時提供輸入電路上的高阻抗負載。更老的總線保持電路既不容許斷電也不容許過電壓，在這種情況下會出現(xiàn)故障或不可接受的狀況。例如當+5伏邏輯系統(tǒng)連接+3.3伏系統(tǒng)時，或瞬間切斷時，將出現(xiàn)過電壓現(xiàn)象出現(xiàn)輸入信號過沖。當系統(tǒng)的某部分斷電時，比如為了維護或保存電池壽命，會發(fā)生斷電現(xiàn)象。發(fā)生這種情況時，泄漏電流會對輸入信號產(chǎn)生不可接受的負載。本發(fā)明解決了這些局限性。
圖1A展示了現(xiàn)有技術(shù)電路的一種局限性。電路反相器的輸出經(jīng)由反相器連接回PMOS和NMOS，以鎖存從而保存輸入數(shù)據(jù)。不過檢驗發(fā)現(xiàn)，當輸入信號是+5V邏輯電平驅(qū)動，而Vcc卻是+3.3V(或+1.8V)時，存在著漏極到N阱二極管的泄漏通路，如D1所示。如果輸入電壓超過了Vcc，將會從輸入信號連接點抽取有害的電流，鎖存電路可能出現(xiàn)故障。圖1B以PMOS器件剖面圖顯示了N阱到源的泄漏通路，D1表示泄漏二極管。
其他人已經(jīng)論及了現(xiàn)有技術(shù)總線保持電路的某些缺點。授予Nguyen等人的5,828,233號美國專利(Nguyen)介紹的電路既容許斷電也容許過電壓。Nguyen采用無源組件和兩個陽極至陰極并聯(lián)排列的與二極管連接的NMOS晶體管N3和N4。這些與二極管連接的NMOS晶體管，每個都顯示約0.6V的壓降，必須克服它電路才會響應(yīng)。由于這些二極管是并聯(lián)的，因此約有1.2V的區(qū)域(從一個二極管導通到另一個二極管導通)，此間電路運行不確定、二義且非對稱。這1.2V的區(qū)域不可接受。此處定義了非對稱，以表明在不同的輸入驅(qū)動信號下，總線保持電路的運行顯示明顯不同的延遲/驅(qū)動/噪聲級別參數(shù)。
授予Hintcrscher的6,097,229號美國專利(Hinterscher)介紹的電路容許斷電，但是不容許加電，也不容許過電壓。
授予Morrill并與本申請人共同擁有的6,150,845號美國專利(Morrill)介紹的總線保持電路既容許斷電、過電壓，又防止了從輸入/輸出管腳泄漏。但是為了感知過電壓發(fā)生，所述電路卻令人遺憾地包含許多器件并消耗DC電源。
在此引用Nguyen、Hinterscher和Morrill的每項專利作為參考。
本發(fā)明的目的是提供總線保持電路，用于計算機、通信、接口以及一般地說任何實際的數(shù)字系統(tǒng)，其中需要對稱的運行，并且這種數(shù)字系統(tǒng)展示了容許斷電和過電壓；節(jié)省器件以及實際上沒有DC功耗。
發(fā)明內(nèi)容
考慮到前述的背景技術(shù)討論，本發(fā)明提供了從Vcc供電的總線保持電路，它解決了現(xiàn)有技術(shù)的限限性。
本發(fā)明提供了一種CMOS反相器，具有鎖存反饋反相器，包括第一PMOS器件，選擇性地對第二反相器供電。這個第一PMOS器件的N阱連接到偽電源干線或記為prail。仲裁電路將更高的正輸入電壓即Vcc連接到prail。這種布局防止了在Vin超過Vcc時這個第一PMOS器件的漏極到N阱結(jié)變?yōu)檎蚱谩?br>
當Vin的電位高于Vcc時，比較器電路提供Vin的控制信號。當Vcc更高時，比較器電路斷開控制信號，允許其浮動。當Vin低時，第二PMOS開關(guān)把控制信號拉低。
總線保持電路中PMOS器件的N阱連接到由仲裁電路提供的prail，以使得當Vin超過Vcc時，所有的PMOS器件都不會形成泄漏通路。
比較器電路、第一PMOS器件以及第二PMOS開關(guān)與整個總線保持電路共同作用，將Vcc和Vin之間的不確定窗口縮小至大約100毫伏。
本領(lǐng)域的技術(shù)人員將認同，雖然以下詳細介紹的過程中參考了實施例、附圖以及使用方法，但是不表示本發(fā)明僅限于這些實施例和使用方法。相反，本發(fā)明具有廣泛的范圍，僅由附帶的權(quán)利要求書中闡述所定義。
附圖簡要說明本發(fā)明的以下介紹參考了若干附圖，其中圖1A是現(xiàn)有技術(shù)總線保持電路的電路框圖；圖1B是PMOS的簡化剖面，顯示了泄漏二極管；圖2是本發(fā)明實施例的框圖；圖3是圖2的更詳細原理圖；圖4和5是輸入電流與電壓的關(guān)系曲線，對比了現(xiàn)有技術(shù)和本發(fā)明；圖6是輸入電流與電壓的關(guān)系曲線，對比了現(xiàn)有技術(shù)的Nguyen電路和本發(fā)明。
具體實施例方式
圖2以框圖形式展示了本發(fā)明的方法。在這個電路中，向總線保持電路的電源部分布置了單獨的電源連接線路，稱為prail，根據(jù)以下討論的prail仲裁電路20的判斷，提供Vin和Vcc中較高者。在這幅框圖中，P3把Vcc連接到由N2和P2組成的鎖存反相器。當Vin超過Vcc時，P3關(guān)斷，防止泄漏電流從Vin向Vcc流動，正如對圖1A的描述。注意，所述prail僅僅向PMOS晶體管的N阱供電，當Vin高于Vcc時，它消除了從Vin到Vcc的泄漏通路。
對圖2，檢驗三種條件
第一，當Vin處于邏輯低時的“正?！睜顩r。在這種狀況下Vcc通過仲裁電路20出現(xiàn)在prail上；P4導通，驅(qū)動P3的柵極低，使其導通。Vcc通過P2的源極向包括P2和N2的反饋反相器供電。在這種狀況下，比較器24關(guān)斷，OUT信號“浮動”或者說關(guān)于比較器電路未驅(qū)動(如以下討論)。反相器28的輸出——Vout 26為高，N2導通，通過R1將Vin鎖存為低。在電路源Vin表現(xiàn)為高阻抗條件的情況下，這種鎖存把數(shù)據(jù)保留在總線保持電路中。如果Vin走高，但是仍然低于Vcc和PMOS閾值，反相器輸出26走低，使P2導通，N2關(guān)斷。Vcc通過P3顯現(xiàn)在P2的漏極上，并通過R0和R1把電路鎖存為高。如果輸入進入是高阻態(tài)，再次保留了鎖存信息。
第二，考慮Vin現(xiàn)在上升，直到Vin約等于但是不超過Vcc。Prail保持在Vcc，比較器保持關(guān)斷，P4關(guān)斷，但是P3保持導通。P3保持導通是因為其柵極由P4保持為低，OUT信號22保持高阻抗，所以不向P3的柵極電容提供電荷。P3的柵極保持為低，維持P3導通，Vcc仍然向反饋反相器供電。
第三，考慮Vin升高至超過了Vcc。在這種條件下，Vin通過prail仲裁電路20顯現(xiàn)在prail上。比較器現(xiàn)在導通，驅(qū)動OUT信號至Vin。Vin顯現(xiàn)在P3的柵極，使P3關(guān)斷，斷開P2的源極與Vcc的連接。但是，與圖1中展示的泄漏通路相比，重要的是PMOS晶體管的N阱維持在Vin電平，使得N阱到源極的結(jié)沒有正向偏置。在這種條件下，將不存在泄漏通路。如果Vcc變?yōu)?伏，當Vin信號(大于0伏)出現(xiàn)時，將不存在泄漏通路。
圖3是比圖2更詳細的電路原理圖。P8和P9組成的仲裁電路20驅(qū)動prail。N1和P1形成反相器28，P2和N2形成反饋即鎖存反相器，通過R0和R1驅(qū)動Vin。注意，正常運行不需要R0和R1，但是已經(jīng)發(fā)現(xiàn)R0和R1的作用使得總線保持緩沖區(qū)的運行更對稱。更詳細地顯示了比較器電路。在以上剛剛提及的第一個條件下，當Vin是邏輯低(低于Vcc)時，比較器電路24關(guān)斷，OUT信號未被比較器驅(qū)動(高阻抗)。在這種條件下，Vout為高并通過反相器P2/N2使Vin保持為低。
在上述第二個條件下，當Vin升高至約等于但是不超過Vcc時，比較器保持關(guān)斷，OUT未被驅(qū)動。Vout信號為低，使P2導通。P3的柵極保持為低，并且通過R1、R0、P2和P3將Vin拉高至Vcc。
仍然參考圖3，在上述第三個條件下，Vin高于Vcc，比較器描述為導通，P6的漏極和P3的柵極處于Vin。這里P6和P7都導通，并將通過Vin吸引一些小電流，以將P6的漏極電容充電至Vin。P4關(guān)斷，因為其柵極和源極都為Vin，P3關(guān)斷，因為其柵極為Vin且其源極為更低的電壓Vcc。Vout通過N1走低，使P2導通。因為Vin高于Vcc，prail為Vin且P3的N阱為Vin，所以P2的N阱二極管不導通。在這種情況下，P3的漏極將通過R1和R0驅(qū)動至Vin。
在prail仲裁電路20中，P8和P9以交叉耦合的方式，在一個的柵極和另一個的源極上具有公共信號。注意，每個PMOS的N阱都連接至漏極。這將通過任一PMOS的源極至N阱二極管，使漏極電壓保持在比更高的源極電壓至多降低了二極管的壓降。但是如果Vcc和Vin都低于有關(guān)PMOS、P8或P9的閾值，更高的Vcc或Vin將呈現(xiàn)在prail處而沒有二極管的壓降。值得注意的是不存在從prail吸引DC電流的組件。因此，如果通過P9，prail為Vcc，再通過升高Vin關(guān)斷P9，prail保持為Vcc。同樣，如果通過P8，prail為Vin，它也將保留在此。
仍然參考圖3，比較器電路24包括PMOS P5、P6、P7以及NMOSN3和N4。如果在以上的第一個和第二個條件下，比較器描述為關(guān)斷。在第一個條件下，P4為導通，使P6的漏極保持為低，并且在P4關(guān)斷后，P6的漏極也保持如此。在第二個條件下，考慮Vcc和Vin約相等。這里P5、P6和P7的漏極到源極都是有效開路，如同N4和N5。這與Morrill的電路不同，該發(fā)明的比較器總是吸引DC電流。Morrill的M14總是導通，如同M12，并提供了獨立的電源V1。在Vin和Vcc彼此接近的條件下，仲裁電路和比較電路起作用，將不確定性窗口縮小至約100毫伏。在與Nguyen的發(fā)明同等條件下，存在的不確定性顯著小于1.2伏。注意，此100毫伏范圍不妨礙總線保持電路自身的正常運行，并且一旦Vin/Vcc差別超過了此100毫伏，較高的一個將主宰電路中的電壓電平。
在Vin超過Vcc的任何條件下，例如假若失去了Vcc的供電，Vin將通過P8呈現(xiàn)在prail處，比較器導通，Vin將通過P7和P6呈現(xiàn)在OUT終端。在這種條件下，Vin通過prail連接所有PMOS晶體管(反相器P1PMOS除外，該處不需要它)的N阱，從而防止了這些PMOS晶體管的N阱至源極提供從Vin到Vcc的泄漏通路。
圖4分別對比了圖1中電路的Iin/Vin軌跡42和圖3中電路的軌跡44，Vcc設(shè)定為+3.0V。注意，如果Vin超過Vcc 40，由于以上討論的泄漏通路，圖1中電路的Iin 42繼續(xù)上升，而圖3中本發(fā)明電路的Iin 44卻基本保持在0.00A。
圖5對比了Vcc為0.0V時相同電路的Iin和Vin。注意，當Vin超過約0.5伏的MOS閾值時，圖1中電路(再次通過以上討論的泄漏通路)吸引電流52，而圖3的電路卻根本不吸引54。
圖6對比了Vcc為+1.8V時Nguyen電路的Iin和Vin 60和本發(fā)明電路的Iin和Vin 62。Nguyen電路沒有表現(xiàn)出圖1中電路的泄漏通路。不過，當Vin接近Vcc在相差約0.5V之內(nèi)時，Iin 60接近零64。這就是由于以上討論的二極管，Nguyen電路失去了其驅(qū)動，并表現(xiàn)出不可接受的非對稱輸入/輸出行為的區(qū)域。本發(fā)明的電路根本沒有顯示出這種特征，在Vin超過了Vcc處66都運行正常。同時注意，與Nguyen電路的非對稱性相比，本發(fā)明電路在跨越Vin從0伏至1.8伏的曲線62具有的對稱性。
應(yīng)當理解，以上介紹的實施例只是本文展示的實例，其許多變化和替代都是可能的。所以，本發(fā)明應(yīng)當以廣義看待，僅如后文附帶的權(quán)利要求書中定義。
權(quán)利要求
1.一種定義輸入和輸出的CMOS總線保持電路，所述總線保持電路從正電源干線Vcc供電，所述總線保持電路包括第一反相器，在輸入端接收輸入信號Vin并在輸出端提供其反相信號；仲裁電路，布置為選擇性地將Vin和Vcc中正電位更高者連接到偽電源干線即prail；第二反相器，接收所述輸出并將其反相信號返回提供到所述輸入端，從而鎖存或保持Vin的邏輯狀態(tài)，所述第二反相器定義電源連接；PMOS晶體管，布置為當導通時，把所述電源連接線路連接到Vcc，當關(guān)斷時，把所述第二反相器從Vcc斷開，從而允許所述電源連接線路浮動，并將所述PMOS的N阱連接到所述prail，從而防止了所述PMOS漏極至N阱正向偏置；比較器電路，布置為接收和對比Vin與Vcc，當所述Vin高于Vcc時，提供等于Vin的控制信號，而當Vcc高于Vin時，斷開所述控制信號，允許其浮動；以及開關(guān)，當Vin為邏輯低時，導通并把所述控制信號拉低，當Vin不是邏輯低時，所述開關(guān)關(guān)斷；其中，所述總線保持電路不吸引DC電流，并且當Vin比Vcc高時，不從Vin吸引泄漏電流。
2.根據(jù)權(quán)利要求1的總線保持電路，其中，所述仲裁電路包括兩個PMOS晶體管，它們的漏極和N阱連接在一起。
3.根據(jù)權(quán)利要求1的總線保持電路，其中，所述開關(guān)是PMOS晶體管，其柵極連接到Vin并且其源極連接到所述控制信號。
4.根據(jù)權(quán)利要求1的總線保持電路，其中，所述比較器包括第一PMOS，其源極連接到Vin并且其柵極連接到Vcc；第二PMOS，其源極連接到所述第一PMOS的漏極，其柵極連接到Vcc，并且其漏極連接到所述控制信號；第三PMOS，其源極連接到所述第二PMOS的源極，并且其柵極連接到Vin；其中，所述第一、第二和第三PMOS晶體管的N阱都連接到所述prail；第一NMOS，其漏極連接到所述第二PMOS的漏極，并且其源極連接到電源返回；第二NMOS，其漏極連接到所述第三PMOS的漏極，其柵極連接到其漏極和所述第一NMOS的柵極，并且其源極連接到所述電源返回，其中，所述第一、第二和第三PMOS晶體管與所述第一、第二NMOS晶體管形成比較器電路，當Vin高于所述Vcc時，所述控制信號連接Vin，當Vcc高于Vin時，所述控制信號被斷開并浮動，另外當Vin和Vcc彼此接近時，所述比較器的不確定性限于約100毫伏的差別。
5.一種定義輸入和輸出的總線保持電路，所述總線保持電路從正電源干線Vcc供電，所述總線保持電路包括在輸入端接收輸入信號Vin并在輸出端提供其反相信號的裝置；選擇性地將Vin和Vcc中正電位更高者連接到偽電源干線即prail的裝置；反相器裝置，用于接收所述輸出并將其反相信號返回提供到所述輸入端，從而鎖存或保持Vin的邏輯狀態(tài)；連接和斷開所述反相器裝置與Vcc的裝置，當斷開時所述反相器裝置浮動；裝置，用于對比Vin與Vcc，當所述Vin高于Vcc時，提供等于Vin的控制信號，而當Vcc高于Vin時，斷開所述控制信號，允許其浮動；以及當Vin為邏輯低時，拉低所述控制信號的裝置；其中，所述總線保持電路不吸引DC電流，并且當Vin比Vcc高時，不從Vin吸引泄漏電流。
6.用于保持輸入的總線信號并輸出所述信號或其反相信號的方法，所述方法包括以下步驟在輸入端接收輸入信號Vin并提供其反相信號；選擇性地將Vin和Vcc中正電位更高者連接到偽電源干線即prail；接收所述輸出并將其反相信號返回提供到所述輸入端，從而定義鎖存或保持Vin的邏輯狀態(tài)的反相器；連接和斷開所述反相器與Vcc，當斷開時所述反相器裝置浮動；對比Vin與Vcc，當所述Vin高于Vcc時，提供等于Vin的控制信號，而當Vcc高于Vin時，斷開所述控制信號，允許其浮動；以及當Vin為邏輯低時，拉低所述控制信號；配置所述方法，當Vin高于Vcc時，不吸引DC電流并且不吸引泄漏電流。
7.一種計算機系統(tǒng)，包括在權(quán)利要求1中定義的一個或多個總線保持電路。
全文摘要
介紹了一種CMOS組件的總線保持電路，它不吸引DC電流并容許過電壓。當輸入電壓高于總線保持電路供應(yīng)電壓時，不從輸入端吸引泄漏電流。在總線保持電路中使用反饋反相器鎖存Vin邏輯電平。當Vin為低時，它使第一開關(guān)導通，驅(qū)動PMOS開關(guān)的柵極為低，使其導通。所述PMOS開關(guān)將反饋反相器的電源連接線路連接到Vcc。當Vin升高時所述柵極保持為低，使得保持所述PMOS開關(guān)導通。所述第一開關(guān)關(guān)斷，但是所述PMOS開關(guān)的柵極保持為低直至Vin超過Vcc。這時，比較器驅(qū)動PMOS的柵極至Vin，使得所述PMOS開關(guān)關(guān)斷。仲裁電路選擇Vcc和Vin中較高者，以偏置PMOS開關(guān)的N阱以及比較器和仲裁電路中的其它PMOS組件。這種偏置確保N阱絕不會正向偏置，從而防止從所述Vin的泄漏。
文檔編號H03K3/037GK1833362SQ200480022777
公開日2006年9月13日 申請日期2004年6月22日 優(yōu)先權(quán)日2003年6月24日
發(fā)明者邁倫·J.·米斯克, 斯蒂芬·B.·羅姆巴德 申請人:快捷半導體有限公司