使用了具有自旋相關轉移特性的晶體管的可再構成的邏輯電路的制作方法

專利名稱：使用了具有自旋相關轉移特性的晶體管的可再構成的邏輯電路的制作方法
技術領域：
本發明涉及一種可對功能進行再構成的邏輯電路，更詳細地說，涉及一種使用了在內部包含強磁性體并具有與強磁性體的磁化狀態相關的轉移特性的晶體管(以下，稱為“自旋晶體管”)的可再構成的邏輯電路。
背景技術：
近年來，可由用戶的程序進行功能的再構成(可再構或可再編程)的邏輯電路引人注目。例如，多使用以LSI技術實現了這種功能的現場可編程邏輯陣列(Field Programmable Logic Array(FPGA))(例如，參照S.Trimberger，Proc.IEEE 81(1993)1030.，S.Hauck，Proc.IEEE 86(1998)625.，和末吉敏則可編程邏輯器件，電子信息通信學會技術研究報告，Vol.101，No.633，(2002)17)。以往，FPGA一直被用于產品的試制或一部分有限的產品，但在最近，可改寫交貨期的速度和產品發貨后的功能正引人注目，也可作為產品開發周期短的移動電話等便攜式設備中的最終部件進行組裝。另外，作為在每種運算中再構成硬件的新的結構的信息設備也正在進行研究。
FPGA的結構雖然有若干種，但其中多采用可較大規模化且柔性也高的SRAM真值表參照型(Look Up Table(LUT)(搜索表)方式)。該結構系將由可實現任意的函數的LUT構成的小規模的邏輯塊配置成矩陣狀，用可通過開關(例如通路晶體管)變更該塊彼此之間的布線連接(參照圖56(A))。
通過寫入到LUT的寄存器的值和改寫布線的開關來實現所希望的邏輯電路。邏輯塊由用于采取與LUT同步的觸發器(FF)構成(圖56(B))。在LUT中包含用于使所給予的輸入模式與地址對應的譯碼電路和用于將值存儲到該地址的寄存器中的存儲器(SRAM單元)。在圖56(C)中示出了可實現2輸入對稱函數的LUT電路的例子。
SRAM是易失性存儲器，一旦切斷電源就失去存儲信息。因此，為了保持數據，預先在外部準備非易失性存儲器(例如閃速存儲器)，在每次再接通電源時裝載并使用該信息。
最近，作為根據與LUT方式的FPGA完全不同原理的可再構成的邏輯電路，正在進行將神經元MOS(以下，稱為“νMOS”)結構應用于邏輯電路塊的電路的研究(例如，參照T.Shibata和T.OhmiIEEE Trans.Electron Dev.ED-39(1992)1444，和IEEE Trans.Electron Dev.ED-40(1993)750.，以及澤田宏、青山一生、名古屋彰、中島和夫對于將神經元MOS用于可變邏輯部的可再構成的器件的研討，電子信息通信學會技術研究報告，Vol.99，No.481，(1999)79)。一旦使用νMOS，即可高效地實現對稱函數。與LUT方式相比，雖然功能受到限定，但在邏輯設計中卻多出現對稱函數，由此引人注目。
圖56是可實現2輸入對稱函數的邏輯電路的結構例的圖。該邏輯電路具有采用了νMOS結構的3個前置倒相器201、203和205，以及采用了νMOS結構的1個主倒相器207。在成為輸入部的前置倒相器中，通過多個相等的電容，輸入多個數字值。另外，對各倒相器201、203、205和207而言，邏輯閾值不同，圖中，示出了在記作Vk/n的情況下，向該倒相器的輸入數為n，對于“1”邏輯電平，邏輯閾值為Vk/n。
A、B為輸入，Ck(k＝0、1、2)為控制信號的輸入。利用該Ck，對向主倒相器207的輸入進行操作，從而實現了任意的對稱函數。該電路的工作是，如假定Ck＝“1”，則僅僅在輸入中“1”的數目為k個時，輸出才為“0”，在除此以外的情況下，輸出為“1”。例如，如假定C0＝C2＝“1”、C1＝“0”，則在“1”的數目為0個(A＝B＝“0”)和“1”的數目為2個(A＝B＝“1”)時，輸出為“0”，在“1”的數目為1個(A或B＝“1”)時，輸出為“1”的“異”邏輯電路。
以上說明過的FPGA的邏輯塊有以下所述的問題。即，采用了LUT方式、νMOS的邏輯塊具有特別涉及邏輯功能的易失性的課題。另外，即使涉及元件數目(占有面積)，也往往產生以下的課題。
首先，說明LUT方式的邏輯塊的課題。對于LUT方式，電路的功能本身沒有用于再構成邏輯的改寫能力，寄存器的值僅供參照。由于將SRAM用于LUT，故存在來源于SRAM的易失性的問題。一旦切斷電源，就喪失了LUT的內容即邏輯功能。在組裝進產品的情況下，為了保持數據，需要在外部有增大的存儲容量的非易失性存儲器，不僅增大整個芯片的面積，而且加長電源再接通時的上升時間，也會影響到功耗。
另外，在邏輯塊內部，例如，由于由多個晶體管構成SRAM單元，再由譯碼器和SRAM單元構成邏輯塊，故需要多個元件(在2輸入對稱函數的情況下，例如如果是圖56(C)的電路，就需要40個左右的晶體管)，從而也有邏輯塊的占有面積變大的問題。
接著，說明采用了νMOS的邏輯塊的課題。該邏輯塊與LUT方式不同，可由控制信號改寫電路的工作。在2輸入的情況下，該邏輯塊由元件數為8個的MOSFET和14個的電容器構成，與LUT方式相比，可以以一半左右的元件數構成同樣的電路。但是，用于νMOS的電容器的占有面積并不小。另外，為了維持電路的功能，在使用中必須總是持續給予控制信號。還需要超出電源電壓大小的控制信號和用于控制邏輯塊的控制電路(控制器)。另外，由于不能非易失地存儲功能，與LUT方式同樣地在邏輯功能的非易失性保持方面存在問題。

發明內容
本發明的目的在于，以少的元件數實現非易失性地可再構成的電路，從而實現了電路的小型化和低功耗化。
在本發明的電路中，使用了具有與傳導載流子的自旋方向或在晶體管內部所包含的強磁性體的磁化狀態相關的轉移特性的晶體管(以下，稱為“自旋晶體管”)，在其輸入部采用νMOS。通過控制自旋晶體管的磁化狀態以改變晶體管的驅動力，對電路的工作點進行操作，并改寫其功能。在改變元件的特性方面，這是基于完全靠硬件改寫功能的新概念的電路。在可非易失性地保持邏輯功能和轉換邏輯功能無需控制信號方面，與采用了僅僅是νMOS的邏輯塊不同。并且，可由自旋晶體管中的強磁性體非易失性地存儲電路的功能。通過采用本發明的邏輯電路，可解決FPGA中的上述課題。
現說明非易失性。電路的功能取決于自旋晶體管中所包含的強磁性體的磁化狀態。從而，由于即使切斷電源也不改變磁化狀態，故可非易失性地保持邏輯功能。因此，在現有的FPGA中，在必要的外部的非易失性存儲器之中，無需與邏輯塊部有關部門的部分。由于這對于縮小芯片的尺寸是有利的，還無需用于裝載邏輯功能的時間，故也可縮短上升所需的時間。
邏輯塊中所包含的元件數在本發明的電路中由9～11個MOSFET和2個電容器構成，元件數減少到LUT方式的三分之一以下。即使與僅僅采用了νMOS的邏輯塊相比，元件數也只有一半左右。由于外部的非易失性存儲器可以僅涉及布線部，故在整體上與現有的電路相比，元件數變得非常少。
另外，作為用于選擇連接邏輯塊之間的布線的開關，也可使用自旋晶體管。特別是，通過采用下述的自旋MOSFET作為該開關，也可非易失性地存儲邏輯塊之間的相互布線。在此時，即使對于布線部，也不用非易失性存儲器。作為用于開關的自旋MOSFET，除了增強型以外，也可使用耗盡型。還可使用由p溝道型和n溝道型自旋MOSFET構成的傳輸門。
按照本發明的一個觀點，這是一種包含具有與傳導載流子的自旋方向或在晶體管內部所包含的強磁性體的磁化狀態相關的轉移特性的自旋晶體管的電路，通過隨著改變上述傳導載流子的自旋方向或上述強磁性體的磁化狀態而改變上述晶體管的轉移特性，可提供能使工作點改變而再構成功能的電路。
在上述電路的輸出端子上，連接A/D變換器，將輸出端子中的模擬工作點變換為數字邏輯電平。另外，通過在上述A/D變換器中包含自旋晶體管，來設定可由自旋晶體管的磁化狀態控制的閾值，從而也可再構成功能。
再有，也可用其它的轉移特性可變的晶體管構成電路，以代替上述自旋晶體管。在此時，通過改變上述晶體管的轉移特性，也可使工作點移動而再構成功能。再有，此處所謂的轉移特性可變，是指可通過改變例如Vds或Vgs等偏壓以外的物性量來非易失性地改變晶體管的轉移特性。由此，在相同條件下，即使施加偏壓，輸出特性也不相同。這樣的晶體管例如通過使用強磁性體或強電介質，或應用浮置柵技術(向浮置柵中注入載流子以改變閾值等)來實現。上述的自旋晶體管是這樣的轉移特性可變的晶體管之一。


圖1(A)、(B)是分別表示本發明的電路的基本結構的方框圖。
圖2(A)是表示MOSFET型自旋晶體管(以下，成為“自旋MOSFET”)的結構例的圖，圖2(B)是表示νMOS(B)的結構例的圖。
圖3(A)是表示自旋MOSFET的理想化了的靜態特性的圖，圖3(B)是漏電流與柵電壓的依賴關系的圖。
圖4是表示圖2(B)所示的νMOS晶體管的靜態特性的圖，是表示輸入A、B數為字值的情況下的靜態特性的圖。
圖5(a)、(b)、(c)是分別采用了E/E結構、E/D結構、CMOS結構的倒相器結構的“與”/“或”可再構成邏輯電路。
圖6是表示將CMOS倒相器用于輸入的“與非”/“或非”可再構成邏輯電路的結構例的圖。
圖7是表示采用了耗盡型的n溝道型自旋MOSFET的“與”/“或”電路的圖。
圖8是表示采用了耗盡型的n溝道型自旋MOSFET的“與”/“或”電路的工作曲線的圖。
圖9是表示采用了耗盡型的n溝道型自旋MOSFET的“與”/“或”電路的真值表。
圖10是表示在圖7所示的電路中加了“同”功能的電路的圖。
圖11是表示圖10所示的電路的第1工作的圖。
圖12是說明“與”/“或”功能的圖，圖12(A)是表示工作曲線的圖，圖12(B)是表示“或”電路的圖，圖12(C)是表示“與”電路的真值表的圖。
圖13是表示“同”功能的工作曲線(A)和真值表(B)的圖。
圖14(A)是表示圖10所示的電路的第3工作的圖，圖14(B)是其真值表。
圖15是表示可再構成全部的2輸入對稱函數的電路的電路結構的圖。
圖16(A)是表示閾值可變倒相器的電路結構的圖，圖16(B)是表示其工作例的圖。
圖17是將通常的CMOS倒相器的閾值作為pMOS的β與nMOS的β之比的函數而繪制的圖。
圖18是表示“與”/“或”電路的電路結構例的圖。
圖19是圖18所示的電路的第1工作(A)和真值表(B)。
圖20是圖18所示的電路的第2工作(A)和真值表(B)。
圖21是表示“與”/“或”電路的電路結構例的圖。
圖22(A)是表示圖21中的可變閾值倒相器的特性的圖，圖22(B)是真值表。
圖23是與圖22(A)、(B)對應的圖，是表示使閾值改變時的工作和真值表的圖。
圖24是表示“與”/“或”/“同”電路的電路結構例的圖。
圖25是表示圖24所示的電路的Vin_n的工作曲線的圖。
圖26(A)是表示圖24所示的電路的第1工作的圖，圖26(B)是真值表。
圖27(A)是表示圖24所示的電路的第2工作的圖，圖27(B)是真值表。
圖28(A)是表示圖24所示的電路的第3工作的圖，圖28(B)是真值表。
圖29(A)是表示圖24所示的電路的第4工作的圖，圖29(B)是真值表。
圖30是表示“與”/“或”/“異”/“同”電路的結構例的圖。
圖31是表示圖30所示的電路的Vin_p的工作點的工作的圖。
圖32(A)是表示圖30所示的電路的第1工作的圖，圖32(B)是其真值表。
圖33(A)是表示圖30所示的電路的第2工作的圖，圖33(B)是其真值表。
圖34(A)是表示圖30所示的電路的第3工作的圖，圖34(B)是其真值表。
圖35(A)是表示圖30所示的電路的第4工作的圖，圖35(B)是其真值表。
圖36是表示采用了自旋MOSFET的可再構成邏輯電路的結構例的圖。
圖37是表示“與非”/“或非”電路的電路結構例的圖。
圖38是表示圖37所示的電路工作點和倒相器的特性的圖。
圖39是圖37所示的電路的真值表。
圖40是表示“與非”/“或非”/“同”電路的電路圖。
圖41是表示圖40所示的電路的Vin_n的工作點的圖。
圖42(A)是表示圖40所示的電路的第1工作的圖，圖42(B)是其真值表。
圖43(A)是表示圖40所示的電路的第2工作的圖，圖43(B)是其真值表。
圖44是表示“與非”/“或非”/“同”/“異”電路的電路圖。
圖45是表示圖44所示的電路的Vin_p的工作點的圖。
圖46(A)是表示圖44所示的電路的第1工作的圖，圖46(B)是其真值表。
圖47(A)是表示圖44所示的電路的第2工作的圖，圖47(B)是其真值表。
圖48是表示“與非”/“或非”電路的結構例的圖(E/E結構)。
圖49是表示圖48所示的電路的工作的圖。
圖50是表示圖48所示的“或非”電路和“與非”電路的真值表。
圖51(A)是表示“與非”/“或非”/“同”電路的結構例的圖，圖51(B)是表示Vin_n的工作點的圖。
圖52(A)是表示圖51(A)所示的電路的第1工作的圖，圖52(B)是圖52(A)的真值表。
圖53(A)是表示圖51(A)所示的電路的第2工作的圖，圖53(B)是圖53(A)的真值表。
圖54(A)是表示圖51(A)所示的電路的第3工作的圖，圖54(B)是圖51(A)的真值表。
圖55是表示可再構成全部的2輸入對稱函數的電路的電路結構的圖。
圖56是表示可實現2輸入對稱函數的邏輯電路的結構例的圖。
圖57(A)是將由可實現任意的函數的LUT和存儲元件構成的小規模的邏輯塊配置成矩陣狀，并通過開關(例如通路晶體管)用可變更的布線連接該塊彼此之間的電路，圖57(B)是由用于采取與LUT同步的觸發器(FF)構成的電路，圖57(C)是可實現2輸入對稱函數的LUT電路的例子。
具體實施例方式
首先，參照圖1(A)、(B)對本發明的電路的基本結構進行說明。如圖1(A)、(B)所示，本發明的電路以下述各構件作為主要結構因素端子Vm(以下，也用“Vm”作為端子名，但有時也用作其電位)；用于對該端子Vm中的寄生電容和下一級的輸入電容充電的電路組P；用于放電的電路組Q；以及將模擬電壓Vm放大為數字邏輯電平的A/D變換器。Vm由輸入信號A、B的值決定，并且與下一級的電路無關地進行決定。
如圖1(A)所示，電路組P和電路組Q之中的至少一方包含自旋晶體管，可由自旋晶體管的磁化狀態控制電流驅動能力。因此，即使輸入A、B為相同值，也取隨自旋晶體管的磁化狀態而異的Vm。通過用具有某恒定的邏輯閾值的A/D變換器將由自旋晶體管的磁化狀態產生的Vm的變化放大成數字邏輯電平，成為可再構成的邏輯電路。或者，利用使采用了自旋晶體管的邏輯閾值可變的A/D變換器，也能夠構成可再構成邏輯電路。
圖1(B)所示的電路采用對輸入相等加權的2輸入的νMOS結構。在對稱函數中，由于輸入信號A、B沒有必要被各自區別開來，故通過采用相等加權的2輸入的νMOS結構，可高效地將這些輸入信號輸入到電路組中。在有必要區別A與B的情況下，可通過在A和B中改變輸入電容的加權來實現。
本發明的電路是在其內部包含強磁性金屬等強磁性體，并使用了可由傳導載流子的自旋方向或強磁性體的磁化狀態來控制轉移特性的自旋晶體管的非易失性的可再構成的電路，主要是邏輯電路。使用自旋晶體管以很少的元件數可實現2輸入的對稱函數。
首先，說明自旋晶體管。自旋晶體管是具有可由磁場等獨立控制磁化方向的強磁性體(自由層)和固定了磁化方向的強磁性體(固定層)至少各一個，通過改變自由層的磁化方向可使自由層與固定層的相對的磁化狀態成為平行磁化或逆平行磁化的晶體管。
在自旋晶體管中，可利用與自旋相關散射、自旋相關隧道效應、自旋過濾效應等的載流子的自旋方向和強磁性體的磁化方向相關的傳導現象來實現與晶體管內的磁化狀態對應的輸出特性。從而，在自旋晶體管中，即使在同一偏壓下，可利用在自旋晶體管內所包含的自由層與固定層的相對的磁化方向來控制晶體管的轉移特性。
以下，以MOSFET型自旋晶體管(以下，稱為“自旋MOSFET”)為例，說明自旋晶體管。雖然包含與自旋相關的傳導現象，但晶體管工作卻基于與通常的MOSFET相同的工作原理，特別是可用緩變溝道近似來表現其輸出特性。
圖2(A)是表示自旋MOSFET的結構例的圖。如圖2(A)所示，自旋MOSFET(A)在半導體(襯底)1上形成，除了源電極3和漏電極5用強磁性體形成以外，包括在柵絕緣膜11上形成柵電極7在內，均具有與通常的MOSFET相同的結構。以下，將強磁性體的源電極和強磁性體的漏電極分別簡稱為強磁性源3和強磁性漏5。再有，在圖中，FM表示強磁性金屬，而用其它導電性強磁性體，也能構成源或漏。
強磁性源3起著向在半導體1中的柵下所形成的溝道內注入自旋極化載流子的自旋注入劑的作用。另外，強磁性漏5起著將向溝道內所注入的自旋方向作為電信號檢測的自旋解析劑的作用。在將強磁性金屬(FM)用作強磁性體的情況下，采用與半導體(襯底)1的肖特基結形成強磁性源3和強磁性漏5。通過對柵電極7施加柵電壓，經肖特基勢壘從強磁性源3向溝道注入自旋極化載流子。
所注入的自旋極化載流子通過溝道抵達強磁性漏5(為了簡單起見，忽略了注入到溝道內的自旋極化載流子與柵電場相關的Rashba效應)。在源與漏之間具有平行磁化的情況下，注入到強磁性漏5中的自旋極化載流子不受自旋相關散射的影響，成為漏電流，而在具有逆平行磁化的情況下，在強磁性漏5中卻受到自旋相關散射的阻力。從而，在該自旋MOSFET中，電流驅動力隨源與漏之間的相對的磁化方向而異。
在圖3(A)和圖3(B)中，示出了自旋MOSFET的理想化了的靜態特性。在閾值以下的柵電壓(Vgs＜Vth)的作用下，與通常的MOS晶體管的情況同樣地，自旋MOSFET為截止狀態。這與自旋MOSFET的磁化狀態無關。如施加閾值以上的柵電壓(Vgs＝Vgs1＞Vth)，則自旋MOSFET為導通狀態，而即使是施加了相同的柵電壓的情況，所流過的漏電流Id也隨自旋MOSFET內所包含的強磁性體的磁化狀態而異。在平行磁化的情況下，有大的漏電流Idt↑↑流過，在逆平行磁化的情況下，只流過小的漏電流Id↑↓。如假定自旋MOSFET的漏電流可用與通常的MOSFET同樣的增益系數來表現，則此事意味著，在平行磁化的情況下，增益系數大，在逆平行磁化的情況下，增益系數小。以下，引入表示自旋MOSFET和MOSFET的增益系數的相對的參數β。即，如假設電路中所包含的自旋MOSFET和MOSFET的增益系數為βG1、βG2、…、βGN(分別定義在自旋MOSFET中平行磁化和逆平行磁化的增益系數)，用1個增益系數βG1，將各自旋MOSFET和MOSFET的增益系數寫作βG1＝β1βG1、βG2＝β2βG1、βG3＝β3βG1、…、βGN＝βNβG1。應用該系數β1(＝1)、β2、…、βN表現各晶體管之間的增益系數的大小關系。另外，雖然用適當的數字表現出各β1、β2、…、βN的大小關系，但該數值只是用于表現β的大小關系的示例，這些數值本身并不能限定本發明。此外，這些β1、β2、…、βN的大小關系也包含自旋MOSFET的輸出特性不能用通常的MOSFET的輸出特性表現的情況，假定例示出對MOSFET和自旋MOSFET施加相同的偏壓時的輸出電流的大小關系。
接著，參照圖2(B)和圖4說明νMOS結構。如圖2(B)所示，采用了νMOS結構的MOSFET(B)具有對半導體11形成的源13和漏15；隔著柵絕緣膜20的浮置柵電極21；以及被分割了的2個柵電極17a和17b。如上所述，輸入到νMOS的柵17a和17b，例如，通過柵電極和浮置柵的輸入電容輸入到圖的A和B。可通過改變該柵電極與浮置柵之間的大小，對輸入加權。此處，以全部輸入電容均相等的情況為例進行說明。
在圖2(B)所示的2輸入的νMOS結構中，浮置柵21的電位Vfg在可忽略柵電容的情況下通過電容的耦合作用成為Vfg＝(A+B)/2，用輸入的平均值表示。同樣，在2輸入以上的多輸入(在n輸入(n＞2))的情況下，對于νMOS而言，可認為n輸入的平均與輸入到浮置柵的情況等效。在圖4中示出了輸入A、B為數字值的情況的靜態特性。輸入為模擬值亦可。如圖4所示，在A＝B＝“0”的情況下，幾乎不流過漏電流Id。在A＝B＝“1”的情況下，有漏電流Id流過。僅在A或B之中的一方為“1”的情況下，流過施加了上述情況的大約一半的柵電壓時的漏電流。在對稱函數中，由于無需分別區別輸入信號A、B，故通過采用相等加權的2輸入νMOS，可高效地輸入到電路組中。
作為采用了νMOS結構的輸入、電路組P和電路組Q的電路結構，如果采用由自旋MOSFET和MOSFET構成的E/E結構、E/D結構、CMOS結構的倒相器結構，則可實現“與”/“或”可再構成邏輯電路。圖5(a)、(b)、(c)是分別采用了E/E結構、E/D結構、CMOS結構的倒相器結構的“與”/“或”可再構成邏輯電路。以下，使用標以箭頭的晶體管標記來表示自旋MOSFET(下同)。在圖中，自旋MOSFET被用于E/E結構、E/D結構、CMOS結構的倒相器的有源負載(Q2)中，但驅動器(Q1)為自旋MOSFET亦可。另外，有源負載(Q2)和驅動器(Q1)雙方均為自旋MOSFET亦可。輸入的νMOS結構在E/E結構、E/D結構中用于驅動器(Q1)側。在CMOS結構中，采用為Q2和Q1所共有的浮置柵來實現輸入的νMOS結構。另外，輸出級的倒相器用于將Vm中的輸出劃分為“1”和“0”的邏輯電平。即，該倒相器起AD變換器的作用。圖5的有源負載Q2構成電路組P，驅動器Q1構成電路組Q。通過將作用在圖5的電路的Vm上以控制Vm的電位的其它電路附加到電路組P和電路組Q中，可實現復雜的可再構成的邏輯電路。
另外，如圖6所示，不用電容器的電容耦合而將多個CMOS倒相器用于輸入，也可實現與νMOS結構相同的工作。但是，在此時，卻輸出將圖5的邏輯函數反轉的邏輯函數。
接著，參照附圖對本發明的第1實施方式的可再構成的邏輯電路進行說明。在本實施方式的邏輯電路中，用自旋MOSFET置換采用了增強型MOSFET和耗盡型MOSFET的所謂E/D結構倒相器的電路的驅動器或有源負載。在置換驅動器的情況下，采用增強型的自旋MOSFET；在置換有源負載的情況下，采用耗盡型的自旋MOSFET。輸入的νMOS結構被用于倒相器。輸出級的倒相器以通常的CMOS倒相器性能最佳，但也可使用其它的E/D結構等其它結構的倒相器。
在E/E結構中，負載曲線可用驅動器中所產生的電壓來改變，但如果用E/D結構，則由于有源負載的負載曲線達到飽和，故可增大邏輯容限。
1)“與”/“或”電路參照圖7至圖9，說明采用了耗盡型的n溝道型自旋MOSFET的“與”/“或”電路。在圖7中，Tr1是耗盡型的n溝道型自旋MOSFET，在逆平行磁化和平行磁化的情況下，假定可分別取βn1＝1或10。由于將Tr1的源與柵短路，故如圖8的實線所示，可得到對Vm飽和的負載曲線。Tr2的輸入用νMOS結構，其工作如圖8的虛線所示。圖9(A)和圖9(B)是該電路的真值表。另外，其工作的細節匯總于表1。
表1

在作為“或”電路工作的情況下，預先使自旋MOSFET逆平行磁化以處于電流驅動能力小的βn1＝1的狀態。此處，在A＝B＝“0”時，工作點Vm從圖8可知成為V0，故輸出Vout被反相并放大，成為“0”。在A或B＝“1”(以下，將(A、B)＝(“1”、“0”)或(A、B)＝(“0”、“1”)簡稱為“A或B＝“1””)時，工作點Vm成為VP，故輸出Vout成為“1”。在A＝B＝“1”時，工作點Vm成為VQ，故輸出Vout成為“1”。
在作為“與”電路工作的情況下，使自旋MOSFET平行磁化以處于電流驅動能力大的βn1＝10的狀態。此處，在A＝B＝“0”時，工作點Vm成為V0，故輸出Vout成為“0”。在A或B＝“1”時，工作點Vm成為VR，故輸出Vout成為“0”。在A＝B＝“1”時，工作點Vm成為VS，故輸出Vout成為“1”。
2)“與”/“或”/“同”電路圖10示出了在圖7所示的電路中添加了“同”功能的電路。“同”在A或B＝“0”和A＝B＝“1”時其輸入輸出關系與“與”相等，在A＝B＝“0”時成為Vout＝“1”(Vm＝“0”)的電路作為Q組被追加進去。Tr3～Tr5是其追加部分。構成倒相器的Tr3和Tr4起電平移位器的作用。如圖11所示，只在A＝B＝“0”時Tr5才導通(成為導通狀態)。Tr5是自旋MOSFET，但βn5隨磁化狀態的變化被設定為比Tr1的βn1的變化大，例如在逆平行磁化和平行磁化的每一種中，βn5＝0.5或50。在平行磁化的情況下，βn5＝50，有足夠大的電流(Id_high)流過，而在逆平行磁化的情況下，βn5＝0.5，電流值(Id_low)非常小。圖12(A)至圖14(B)表示各β中的工作點Vm。實線為流過Tr2與Tr5的電流之和，假定Id_low可忽略。在表2中匯總了βn1、βn5與電路功能的關系。
表2

首先，參照圖12說明“與”/“或”功能。如果使Tr5逆平行磁化以處于電流驅動能力極小的狀態(βn5＝0.5)，則可忽略流過的電流Id_low，從而這部分視作開路。因此，可成為與圖7所示的電路同樣的電路，保持“與”(圖12(C))/“或”(圖12(B))功能。
其次，參照圖13(A)、(B)說明“同”功能。預先使Tr5平行磁化以處于電流驅動能力高的狀態(βn5＝50)，使Tr2與“與”相同地進行平行磁化(βn1＝10)。在A＝B＝“1”、A或B＝“1”時，如上所述，Tr5等效于開路，從而進行與“與”相同的工作。在A＝B＝“0”時，借助于Tr5的電流Id_high使Vm放電，得到Vm＝V↑＜Vinv、Vout＝“1”。此外，如果預先使Tr1逆平行磁化(βn1＝1)、使Tr5平行磁化(βn5＝50)，則對全部輸入，Vout＝“1”(圖14(A)、(B))。本電路的特征在于，工作點Vm均接近于0V或Vdd，邏輯容限變大。
3)“與”/“或”/“同”/“與非”/“或非”/“異”功能在圖15所示的電路中，在輸出端再追加一級倒相電路。該電路的工作的細節如表3所示。基本上與圖10所示的電路相同，但借助于Vout及其反相輸出，可實現全部2輸入對稱函數。
表3 其次，參照附圖對本發明的第2實施方式的可再構建的邏輯電路進行說明。本實施方式的邏輯電路可通過使CMOS結構倒相器的n溝道型MOSFET和p溝道型MOSFET中的某一方為自旋MOSFET，或者使雙方均為自旋MOSFET而構成。將用于輸入的νMOS結構構成為n溝道器件和p溝道器件共用的浮置柵。輸出級的倒相器可以是CMOS結構的通常的倒相器。
按照本發明的實施方式，與E/D結構同樣地，工作曲線達到飽和，從而可增大邏輯容限。另外，對低功耗化是有效的。
1)閾值可變倒相器圖16(A)是邏輯閾值可變的倒相器的電路圖。是將通常的CMOS倒相器的n溝道型MOSFET和p溝道型MOSFET置換為p溝道型自旋MOSFET的電路。此處，將p溝道型自旋MOSFET的電流驅動能力在逆平行磁化和平行磁化的情況的每一種中定為βpinv＝1或10，n溝道型自旋MOSFET的電流驅動能力為1與10之間的值。圖16(A)所示的倒相電路中的邏輯閾值隨β的組合而變化。例如，在圖16(B)是表示將βninv固定而βpinv＝1或10的情況下的兩自旋MOSFET的特性的圖。雖然輸入是恒定的，但輸出Vout在βpinv＝1時為VL，即低電平，在βpinv＝10時為VH，即高電平。這樣，輸出Vout因p溝道型自旋MOSFET的電流驅動能力而異。較為定量地可以如以下那樣說明。
可與通常的CMOS倒相器同樣地考慮圖16(A)所示的倒相電路。此時，在邏輯閾值附近，p溝道型自旋MOSFET、n溝道型自旋MOSFET均在飽和區工作。在流過n溝道與p溝道的自旋MOSFET的漏電流Id相等的條件下，解方程，得到下式。
式1Vinv=Vdd-|Vthp|+Vthnβinv1+βinv,]]>其中βinv=βninvβpinv]]>此處，Vdd＝3.3V、Vthn＝|Vthp|＝0.5V，以邏輯閾值Vinv作為驅動力之比βinv＝βninv/βpinv的函數，在圖17上作圖。如圖17所示，可取與βinv＝0.1、1、10對應的邏輯閾值。
2)“與”/“或”圖18示出圖16所示的使用了閾值可變倒相器的“與”/“或電路。如圖18所示，“與”/“或”電路由2級倒相器構成，輸入側是閾值可變倒相器，輸出側是通常的倒相器(閾值Vinv2＝Vdd/2)。圖19(A)和圖19(B)示出圖18所示的電路的工作特性。實線是Tr1的特性，虛線是Tr2的特性。表4將本電路的工作的詳情匯總在一起。
表4

2-1)“或”參照圖19(A)和圖19(B)說明“或”電路。在作為“或”電路發揮功能的情況下，在圖18所示的電路中，將Tr1設定為逆平行磁化(βp1＝1)，將Tr2設定為平行磁化(βn2＝10)。根據圖19(A)，在A＝B＝“0”時，工作點Vm成為V0，從而輸出Vout反相并放大，成為“0”。在A或B＝“1”時，工作點Vm成為Vp，輸出Vout成為“1”。在A＝B＝“1”時，工作點Vm成為VQ，輸出成為“1”。
2-2)“與”參照圖20(A)和圖20(B)說明“與”電路。將Tr1設定為平行磁化(βp1＝10)，將Tr2設定為逆平行磁化(βn2＝1)。在A＝B＝“0”時，工作點Vm成為V0，從而輸出Vout反相并放大，成為“0”。在A或B＝“1”時，工作點Vm成為VR，輸出Vout成為“0”。在A＝B＝“1”時，工作點Vm成為VQ，輸出成為“1”。
再有，如圖21至圖23所示，也可考慮以輸入側的閾值可變倒相器(由Tr1和Tr2構成的倒相器)的閾值Vinv1為基準。以下說明該情況下的工作。
2-3)“或”在圖21所示的電路中，如果將Tr1設定為逆平行磁化(βp1＝1)，將Tr2設定為平行磁化(βn2＝10)，則如圖22(A)所示，邏輯閾值為Vinv1＝Vinv1_low＜Vdd/2。如圖22(A)、(B)所示，在A＝B＝“0”時，Vfg＝0，從而Vm＝V0＝“1”，Vout＝“0”。在A或B＝“1”時，Vfg＝Vdd/2＞Vinvl_low，從而Vm＝VP＝“0”，Vout＝“1”。在A＝B＝“1”時，由于Vfg＝Vdd，故Vm＝VQ＝“0”，Vout＝“1”。
2-4)“與”在圖21所示的電路中，如果將Tr1設定為平行磁化(βp1＝10)，將Tr2設定為逆平行磁化(βn2＝1)，則如圖23(A)所示，邏輯閾值為Vinvl＝Vinv1_high＞Vdd/2。在A＝B＝“0”時，Vfg＝0，從而Vm＝V0＝“1”，Vout＝“0”。在A或B＝“1”時，Vfg＝Vdd/2＜Vinv1_low，從而Vm＝VR＝“1”，Vout＝“0”。在A＝B＝“1”時，由于Vfg＝Vdd，故Vm＝VQ＝“0”，Vout＝“1”。
3)“與”/“或”/“同”在圖24中示出了“與”/“或”/“同”電路。其工作原理與圖10的情形一樣。“同”在A＝B＝“1”以及A或B＝“1”時的輸入輸出關系與“與”相同，只有在A＝B＝“0”時與“與”不同，只要Vout＝“1”(Vm＝“0”)即可。該功能可通過將由Tr3、Tr4、Tr5(n溝道型自旋MOSFET)構成的電路加入到電路組Q中來實現。在由Tr3、Tr4構成的倒相器(電平移位器)中，設計成閾值Vinv3低于Vdd/2。因此，只有在A＝B＝“0”時，Vin_n＝“1”，Tr5導通。該Tr5的平行磁化和逆平行磁化中的電流驅動能力βn5的變化比Tr1、Tr2的情形要大，得到βn5＝0.5(逆平行磁化)或50(平行磁化)。如果是平行磁化(βn5＝50)，則有足夠大的電流(Id_high)流過，如果是逆平行磁化(βn5＝0.5)，則電流值(Id_low)非常小(參照圖25的上下的圖)。
其詳細的工作匯總于表5中。
表5

3-1)“與”/“或”(參照圖26(A)、(B)、圖27(A)、(B))如果將Tr5設定為逆平行磁化(βn5＝0.5)，則由于可忽略其電流(Id_low)，將Tr5視作開路，故與圖18的“與”/“或”電路等效。
3-2)“同”(參照圖29(A)、(B))將Tr5設定為平行磁化(βn5＝50)，倒相器部分與“與”相同，將Tr1設定為平行磁化(βp1＝10)，將Tr2設定為逆平行磁化(βn2＝1)。在A＝B＝“1”、A或B＝“1”時，由于Tr5等效于開路，故進行與“與”相同的工作。在A＝B＝“0”時，Vm因Tr5的Id_high而放電，Vm＝VS＜Vinv2，從而Vout＝“1”。再有，如果使Tr1為逆平行磁化(βp1＝1)，使Tr2為平行磁化(βn2＝10)，使Tr5為平行磁化(βn5＝50)，則對全部的輸入模式，Vout＝“1”(參照圖28(A)、(B))。
通過將倒相器加到圖24所示的電路的輸出端，可實現全2輸入對稱函數，而通過將電路新加入到電路組P中，示出了實現全2輸入對稱函數的方法。
4)“與”/“或”/“同”/“異”在圖30中示出了“與”/“或”/“同”/“異”電路。“異”在A＝B＝“1”以及A或B＝“1”時的輸入輸出關系與“或”相同，只有在A＝B＝“1”時不同，Vout＝“0”。因此，只要在A＝B＝“1”時添加使Vout＝“0”(Vm＝“1”)這樣的電路即可。通過互補地采用Tr6、Tr7、Tr8(p溝道型自旋MOSFET)與Tr3、Tr4、Tr5(n溝道型自旋MOSFET)，可加入“異”功能。由Tr6、Tr7構成的倒相器被設計成閾值Vinv4高于Vdd/2。因此，只有在A＝B＝“1”時，Vin_p＝“0”，Tr8導通(圖31)。
該Tr8的平行磁化和逆平行磁化中的電流驅動能力βp8的變化比Tr1、Tr2的情形要大，在逆平行磁化的情況下，βp8＝0.5，在平行磁化的情況下為50。如果是平行磁化(βp8＝50)，則有足夠大的電流(Id_high)流過，而如果是逆平行磁化(βp8＝0.5)，則電流值(Id_low)非常小。在圖32(A)、(B)和圖33(A)、(B)中，示出了Tr8為平行磁化(βp8＝50)、Tr5為逆平行磁化(βn5＝0.5)時的工作點Vm。實線是流過Tr1和Tr8的電流之和，虛線是流過Tr2和Tr5的電流之和。再有，Id_low予以忽略。
其詳細的工作如表6所示。
表6


4-1)“與”/“或”/“同”在圖30的電路中，如果預先使Tr8逆平行磁化(βp8＝0.5)，則可忽略流過Tr8的電流，將Tr8的部分視作開路。因此，與圖24的電路等效地，通過改變Tr1、Tr2、Tr5的磁化狀態(電流驅動能力βp1、βn2、βn5)，可使之具有“與”/“或”/“同”功能。
4-2)“異”(圖32(A)、(B))預先使Tr8平行磁化(βp8＝50)，除此以外與“或”的情形相同，將Tr1設定為逆平行磁化(βp1＝1)，將Tr2設定為平行磁化(βn2＝10)，將Tr5設定為逆平行磁化(βn5＝0.5)。在A＝B＝“0”、A或B＝“1”時，Tr8為開路，進行與“或”相同的工作。在A＝B＝“1”時，Vm被Tr8的Id_high充電，Vm＝Vt＞Vinv_2，從而Vout＝“0”。此外，如果預先使為平行磁化(βp1＝10)，使Tr2為逆平行磁化(βn2＝1)，使Tr5為逆平行磁化(βn5＝0.5)，使Tr8為平行磁化(βp8＝50)，則對全部的輸入模式，Vout＝“0”(圖33(A)、(B))。
5)“與”/“或”/“同”/“異”/“與非”/“或非”可以與圖15的情形同樣地將倒相器加入到圖24的電路的輸出端而構成，但也可用圖30的電路來實現。圖30中的Tr5只有在A＝B＝“0”時才有功能，Vm＝“0”。另外，Tr8只有在A＝B＝“1”時才有功能，Vm＝“1”。考慮到這一點后，“與非”/“或非”即可用圖30的電路實現。
在圖30所示的電路中，將Tr5和Tr8均為平行磁化(βn5＝βp8＝50)的情形的工作點如圖33和圖34所示。將其工作匯總于表7中。
表7

5-1)“與”/“或”如果使Tr5逆平行磁化(βn5＝0.5)，使Tr8逆平行磁化(βp8＝0.5)，則由于Tr5、Tr8均開路，故與圖28的電路等效。
5-2)“同”如果使Tr5平行磁化(βn5＝50)，使Tr8逆平行磁化(βp8＝0.5)，則由于Tr8開路，故與圖24的電路等效。
5-3)“異”如果使Tr5逆平行磁化(βn5＝0.5)，使Tr8平行磁化(βp8＝50)，則與圖32(A)、(B)等效，得到“異”。
5-4)“與非”(參照圖34(A)、(B))將Tr1設定為逆平行磁化(βp1＝1)，將Tr2設定為平行磁化(βn2＝10)，將Tr5設定為平行磁化(βn5＝50)，將Tr8設定為平行磁化(βp8＝50)。在A＝B＝“0”時，由Tr5放電，Vm＝Vt＜Vinv2，Vout＝“1”。在A或B＝“1”時，由于Vm＝VP＜Vinv2，故Vout＝“1”。在A＝B＝“1”時，由Tr8充電，Vm＝VU＞Vinv2，從而Vout＝“0”。
5-5)“或非”(參照圖35(A)、(B))
使Tr5平行磁化(βp1＝10)，使Tr2逆平行磁化(βn2＝1)，使Tr5平行磁化(βn5＝50)，使Tr8平行磁化(βp8＝50)。在A＝B＝“0”時，由Tr5放電，Vm＝VS＜Vinv2，故Vout＝“1”。在A或B＝“1”時，由于Vm＝VR＞Vinv2，故Vout＝“0”。在A＝B＝“1”時，由Tr8充電，Vm＝VV＞Vinv2，故Vout＝“0”。
在圖30的電路中，元件數如下MOSFET為10，電容器為2。本電路可用CMOS結構實現，故電路的布局也可做到非常緊湊。
圖36是將采用了自旋MOSFET的CMOS結構倒相器進行2級連結的電路。第1級和第2級倒相器分別具有νMOS結構的輸入。對輸入A和B設定相等的加權。第2級倒相器也以A和B為輸入，第1級的輸出Vm1也輸入到第2級倒相器。但是，在第2級倒相器中，雖然對輸入A和B的電容(CA和CB)的加權相等，但A(及B)和Vm1的電容的加權卻不同。例如，如果以Vm1的輸入的電容為Cm1，則必須有3Cm1＝CA(＝CB)的關系。在本邏輯電路中，通過改變Q1、Q2、Q4的磁化狀態，可改寫邏輯功能。用Vm1可實現“或非”和“與非”的邏輯功能，用Vm2可實現“同”、“異”、“與”、“或”、全“1”、全“0”的邏輯功能。但是，由于用Vm1Vm2后根據邏輯功能的不同，邏輯振幅往往達不到“0”電平或“1”電平，故最好在各自的輸出端在進入CMOS倒相器等之前將信號放大。但是，此時邏輯功能要反轉。另外，Q2也可用自旋MOSFET。
接著，作為參考例，參照附圖對第2CMOS結構的邏輯電路進行說明。在本邏輯電路中，將閾值可變倒相器用作輸出級的倒相器，構成可改寫的邏輯電路。邏輯閾值Vinv用2值(將其定為Vinv_high、Vinv_low)是足夠的，例如，采用包含通常的nMOS和p溝道型自旋MOSFET的倒相器。本倒相器具有作為將模擬電壓(以下敘述的“1/2”)放大至數字邏輯電平(“0”或“1”)的A-D變換器的功能，但也可控制閾值。將以圖6所示的νMOS為輸入的E/E、E/D、CMOS倒相器的自旋MOSFET作為通常的MOSFET，可通過將輸出的AD變換器作為該邏輯閾值可變倒相器來實現。此處，作為參考例示出了另外的電路。
1)“與非”/“或非”
圖37是表示“與非”/“或非”電路的結構例的圖。與圖48所示的電路的不同點并非由自旋MOSFET改變Vm的值，而是改變倒相器中放大至邏輯電平時的閾值。即，如圖38所示，圖37所示的邏輯電路的負載曲線(νMOS的特性)為1條，工作點僅為V0、VP、VQ，通過使邏輯閾值Vinv在A或B＝“1”時的工作點VP之上(Vinv_high)，或在VP之下(Vinv_low)，改變工作點，以變更功能。假定該Vinv_low與Vinv_high之間的區域為“1/2”。圖39示出真值表，表8示出上述電路的詳細工作。
表8

在A＝B＝“0”時，Vm＝V0＜Vinv_low、Vinv_high，通過倒相器，得到Vout＝“1”。在A＝B＝“1”時，Vm＝VQ＜Vinv_low、Vinv_high，通過倒相器，得到Vout＝“0”。再有，以上的輸出與倒相器的邏輯閾值Vinv無關。在A或B＝“1”時，如果Vinv_low＜VP＜Vinv_high，Vinv＝Vinv_low，則Vout＝“0”，從而在“異”電路中，如果Vinv＝Vinv_high，則Vout＝“1”，從而得到“與非”電路。
2)“與非”/“或非”/“異”圖40示出“與非”/“或非”+“同”電路。圖41示出其工作點。其工作原理與圖50～圖54相同，對“或非”而言，在A＝B＝“1”時，Vout＝“1”(由此，Vm＝“0”)的電路是Tr3、Tr4、Tr5(n溝道自旋MOSFET)。該Tr5處于驅動力高的狀態(βn5＝10)和低的狀態(βn5＝1)。其工作的詳情如表9所示。
表9

2-1)“與非”/“或非”(參照圖42(A)、(B))在圖40中，如果使Tr5處于βn5＝1的狀態，則由于可忽略其漏電流Id_low，故可視作開路，與圖37的“與非”/“或非”電路等效。
2-2)“同”(參照圖43(A)、(B))在圖45中，預先使Tr5為βn5＝10，使倒相器的閾值與“或非”相同，為Vinv_low。在A＝B＝“0”、A或B＝“1”時，如上所述，由于Tr5等效于開路，故進行與“或非”相同的工作。在A＝B＝“1”時，Vm被Tr5的Id_high放電，得到Vm＝VR＜Vinv_low、Vout＝“1”。
此外，如果預先使βn5＝10，且有Vinv_high，則對全部的輸入，得到Vout＝“1”。
3)“與非”/“或非”/“同”/“異”在圖44中示出了“與非”/“或非”/“同”/“異”電路。“異”在A＝B＝“1”以及A或B＝“1”時的輸入輸出關系與“與非”相同，只有在A＝B＝“0”時不同，Vout＝“0”。只要在A＝B＝“0”時添加使Vout＝“0”(因此，Vm＝“1”)這樣的電路即可。通過互補地采用p溝道型的Tr6、Tr7、Tr8(p溝道型自旋MOSFET)與n溝道型的Tr3、Tr4、Tr5(n溝道型自旋MOSFET)，可加入“異”功能。該Tr8處于驅動力高的狀態(βp8＝10)和低的狀態(βp8＝1)。Tr6、Tr7的源跟隨器是正的電平移位器，只有在A＝B＝“0”時，Tr8才導通。
圖45表示Tr6和Tr7的工作特性，Vin_p由其決定。由于A＝B＝“1”的工作點VD、A或B＝“1”的工作點VE均大于Tr8的閾值，故沒有電流流過，等效于開路。只有在A＝B＝“0”的VF時，Tr8才導通(如果其閾值大于Vdd/2的p溝道型自旋MOSFET可集成，則無需Tr6、Tr7，只要將Vfg節點直接與Tr8的柵連接即可)。如果βp8＝10，則有足夠大的電流Id_high流過，而如果βp8＝1，則電流值(Id_low)非常小。在圖46中，示出了βp8＝10、βn5＝1時的工作點Vm。實線是流過Tr1和Tr8的電流之和，在圖46中Id_low可以忽略。
其工作的詳情如表10所示。
表10

3-1)“與非”/“或非”/“同”如果預先使Tr8處于無驅動力的狀態(βp8＝1)，則可忽略流過Tr8的電流，將該部分視作開路。因此，與圖40的電路等效，只有通過改變βn5和Vinv，才能保持“與非”/“或非”/“異”功能。
3-2)“異”預先使Tr8為βp8＝10，使倒相器的閾值與“與非”相同，為Vinv_high，使Tr5為βn5＝1，成為開路。在A＝B＝“1”、A或B＝“1”時，如上所述，由于Tr8為開路，故進行與“與非”相同的工作。在A＝B＝“0”時，Vm由p溝道型自旋MOSFET充電，Vm＝V0＞Vinv_high，Vout＝“0”。此外，如果預先使βp8＝10，且有Vinv_low，則對全部的輸入，Vout＝“0”。
4)“與非”/“或非”/“同”/“異”/“或”/“與”在圖44的電路中，Tr5只有在A＝B＝“1”時才有功能，Vm＝“0”。另外，Tr8只有在A＝B＝“0”時才有功能，Vm＝“1”。
考慮到這一點，“或”/“與”即可直接用圖44的電路實現。電路中的器件數如下MOSFET為10，電容器為2。圖40(A)示出了圖44的βn5＝βp8＝10的負載曲線。圖30的電路有必要將驅動力的變化率不同的2種自旋MOSFET(在Tr1和Tr2中例如為10倍，在Tr5和Tr8中例如為100倍左右的變化率)進行集成，在圖44的電路中，只要1種自旋MOSFET即可。
將其工作匯總于表11中。
表11

4-1)“與非”/“或非”(圖46(A)、(B))如果使βn5＝1、βp8＝1，則由于Tr5、Tr8均開路，故與圖37的電路等效，用Vinv_low為“或非”，用Vinv_high為“與非”。
4-2)“同”如果使βn5＝10、βp8＝1，且有Vinv_low，則由于Tr8開路，故與圖43的狀態等效，得到“同”。
4-3)“異”如果使βn5＝1、βp8＝10，且有Vinv_high，則與圖9(B)的狀態等效，得到“同”。
4-4)“與”/“或”在圖44的電路中，使βn5＝10、βp8＝10(參照圖47(A)、(B))。在A＝B＝“0”時，由Tr8充電，由于V＝V0＞Vinv_low、Vinv_high，故Vout＝“0”。在A＝B＝“1”時，由Tr5放電，由于Vm＝VQ＜Vinv_low、Vinv_high，故Vout＝“1”。在A或B＝“1”時，由于Tr5、Tr8均開路，故與圖37的電路等效。由于Vinv_low＜VP＜Vinv_high，故如果Vinv＝Vinv_low，則Vout＝“0”，在“與”電路中，如果Vinv＝Vinv_high，則Vout＝“1”，得到“或”電路。
再有，在上述電路的情形中，如果各電路圖中的Tr1和Tr2為相同的導電類型，則無論是n溝道型還是p溝道型均可。
以下，關于采用了上述自旋MOSFET的可再構成的電路的參考例，以邏輯電路為例參照附圖進行說明。本邏輯電路使用采用了增強型MOSFET和n溝道型自旋MOSFET的電路組。
1)“與非”/“或非”圖48是表示可改寫的“與非”/“或非”電路的結構例的圖。如圖48所示，可改寫的“與非”/“或非”電路具有邏輯門級和倒相器級。邏輯門級具有νMOS(Tr1)和自旋MOSFET(Tr2)的串聯連接結構。νMOS(Tr1)具有2輸入A和B，由這些輸入值施加于浮置柵的電壓Vfg例如由(A+B)/2的公式求出。用βn1表示該νMOS(Tr1)的電流放大率。A、B是輸入，Vout是輸出，為“0”(低電平，0V)或“1”(高電平，電源電壓Vdd)。上述νMOS(Tr1)具有作為將“0”或“1”的數字輸入變換為(0、Vdd/2、Vdd)中的任何一個電壓的D-A變換器的功能。
Tr2是自旋MOSFET(通過將箭頭加到MOSFET上，識別為一般的MOSFET)，被施加恒定偏壓Vb。其驅動力根據被存儲在自旋MOSFET(Tr2)內的磁化狀態，假定可取βn2＝1或10這兩種。
自旋MOSFET(Tr2)的靜態特性在圖6中用實線表示。用νMOS(Tr1)和自旋MOSFET(Tr2)構成源跟隨器電路，νMOS(Tr1)用與Vfg對應的驅動力對作為νMOS(Tr1)與自旋MOSFET(Tr2)的連接點的Vm節點充電，自旋MOSFET(Tr2)用與其磁化狀態對應的驅動力對Vm節點放電。用該νMOS(Tr1)和自旋MOSFET(Tr2)構成邏輯門。在圖49上示出νMOS(Tr1)的負載曲線(用虛線表示)和該邏輯門的工作點(V0～VS)。
給予這些工作點(V0～VS)的模擬電壓Vm通過具有圖49的下方的圖中所示的特性的倒相器，以Vinv為閾值，被反相放大為數字邏輯電平“0”或“1”，輸出到輸出端子Vout。
表12表示βn2與工作點、電路功能的關系。
表12

假定平行磁化狀態下的自旋MOSFET(Tr2)的βn2＝10。此時，在A＝B＝“0”時，漏電流Id＝0。Vm＝V0＜Vinv，如果考慮A-D變換器的反相放大，則Vout＝1。在A＝B＝“1”時，漏電流Id用Id＝βn1(Vdd-Vm-Vth)2/2表示。Vm＝Vp＞Vinv，Vout＝0。以上的輸出與自旋MOSFET(Tr2)的驅動力βn2無關(與平行磁化或逆平行磁化無關)。在A或B＝“1”時，漏電流Id用Id＝βn1(Vdd/2-Vm-Vth)2表示。輸入的任何一方為“1”，由于Vm被Tr2放電，Vm＝VR＜Vinv，Vout＝“1”，得到“與非”電路。
假定逆平行磁化狀態下的自旋MOSFET(Tr2)的βn2＝1。在A＝B＝“0”時，Vm＝V0＜Vinv，如果考慮A-D變換器的反相放大，則Vout＝“1”。在A＝B＝“1”時，Vm＝VQ＞Vinv，得到Vout＝0。以上的輸出與自旋MOSFET(Tr2)的驅動力βn2無關(與平行磁化或逆平行磁化無關)。在A或B＝“1”時，由于Vm被Tr1充電，故Vm＝VS＞Vinv，Vout＝“0”，具有作為“或非”電路的功能。圖50是圖48的電路的真值表。
以上，如表12所示，可取隨自旋MOSFET內的磁化狀態而異的值。根據βn2是1還是10，作為對輸入A、B的輸出，可任意地選擇“或非”邏輯或“與非”邏輯中的任何一種。由于自旋MOSFET的磁化狀態被非易失地存儲，所以在1個電路中，選擇“或非”邏輯或“與非”邏輯中的任何一種并使之具有這些功能是可能的。如果由通常的CMOS數字電路構成具有同樣功能的電路，則需MOSFET 10個，在本參考例的電路中，具有僅由4個MOSFET可實現同樣功能的優點。
2)“與非”/“或非”+“同”參照圖51(A)，說明“與非”/“或非”+“同”的可改寫的電路。“同”在A＝B＝“0”以及A或B＝“1”時的輸入輸出關系與“或非”相同，只有在A＝B＝“1”時不同，Vout＝“1”。因此，只要在A＝B＝“1”時使Vout＝“1”(因此，Vm＝“0”)即可。追加由2個通常的n MOSFET(Tr3、Tr4)和1個n溝道型自旋MOSFET(Tr5)構成的電路。n溝道型自旋MOSFET(Tr5)是由磁化狀態轉換驅動力高的狀態(βn5＝10)和低的狀態(βn5＝1)的MOSFET。
Tr3、Tr4的源跟隨器是負的電平移位器，只有在A＝B＝“1”時，Tr5才導通。在表示其工作的圖51(B)中，上圖表示圖8中的Tr3和Tr4的工作特性，Vin_n由其決定。實線是Tr4的靜態特性，虛線是Tr3的負載曲線。由于A＝B＝“0”的工作點VC、A或B＝“1”的工作點VD均小于Tr5的閾值，故沒有電流流到Tr5，等效于開路。由于只有在A＝B＝“1”的工作點VE處，Tr5的柵電壓超過其閾值，故Tr5導通。再有，如果其閾值大于Vdd/2的n溝道型自旋MOSFET可集成，則不必設置Tr3、Tr4，只要將Vfg節點直接與Tr5的柵連接即可。此時，如圖8(B)的下圖所示，如果βn5＝10，則有足夠大的電流(Id_high)流過，而如果βn5＝1，則電流值(Id_low)非常小。
在圖52～54中，示出了各β時的工作點Vm。實線是流過Tr2和Tr5的電流之和，假定Id_low可以忽略。在表13中匯總示出了βn2、βn5與電路的功能的關系。
表13

圖52(A)、(B)是表現出“與非”/“或非”功能的圖。如果預先使Tr5處于無驅動力的狀態(βn5＝1)，則可忽略流過的電流Id_low，將Tr5(圖51)的部分視作開路。因此，可保持“與非”/“或非”功能。
圖53(A)、(B)是表現出“同”功能的圖。預先使Tr5的驅動力為高的狀態(βn5＝10)，使Tr2與“或非”相同，為βn2＝1。
在A＝B＝“0”、A或B＝“1”時，如上所述，由于Tr5等效于開路，故進行與“或非”相同的工作。在A＝B＝“1”時，Vm由Tr5的電流Id_high放電，Vm＝VU＜Vinv，Vout＝“1”。此外，如圖11(A)、(B)所示，如果預先使βn5＝10、βn2＝10，則對全部的輸入模式，Vout＝“1”(全“1”)。
3)“與非”/“或非”/“同”+“與”/“或”/“異”功能如果在圖51的輸出端Vout再追加1級倒相器，則得到Vout的反相值。即，如圖55所示，對“與非”/“或非”/“同”，得到“與”/“或”/“異”。通過輸出Vout和Vout的反相值這2個值，可構成能夠實現“與非”/“或非”/“同”+“與”/“或”/“異”和全“0”、全“1”的全部2輸入對稱函數的電路。在整個該電路中，必要的元件為9個MOSFET和2個電容。如有必要，當添加在輸出端從Vout和Vout的反相值選擇必要的一方的電路(通路晶體管)時，得到1個輸出。表14匯總了圖55所示的電路的功能。
表14 以上，本發明的各實施方式的邏輯電路能夠實現包含非易失性地使電流驅動力可變的自旋晶體管或自旋MOSFET和νMOS結構、元件數少、且非易失地可再構成的2輸入對稱函數。在本電路中，還能期待芯片面積可縮小、且高速低功耗工作。從而，可應用于以短期間進行開發的便攜式設備等的集成電路中。
以上，說明了本發明的實施方式或參考例的邏輯電路，但本發明不限于此。此外，可進行各種變更、改進和組合，這對本專業的人員是不言自明的。
產業上的可利用性如果應用本發明的邏輯電路，則能夠用由少數元件構成的電路來實現非易失的可再構成的2輸入對稱函數。由于本電路可非易失地保持邏輯功能，故無需用于存儲邏輯功能的非易失性存儲器，從而可縮小芯片尺寸。另外，可期待用由少數元件構成的電路來實現高速低功耗工作。從而，可應用于以短期間進行開發的便攜式設備等的集成電路中。
權利要求
1.一種電路，包含具有與傳導載流子的自旋方向相關的轉移特性的自旋晶體管，其特征在于，基于隨著改變上述傳導載流子的自旋方向而改變的上述自旋晶體管的轉移特性，可改變工作點并且再構成功能。
2.一種電路，包含至少2層以上強磁性體層，包含具有與上述強磁性體層的磁化狀態相關的轉移特性的自旋晶體管，其特征在于，通過改變上述自旋晶體管的磁化狀態，可改變工作點并且再構成功能。
3.如權利要求2所述的電路，其特征在于，上述自旋晶體管具有可獨立控制磁化方向的強磁性體(以下稱為“自由層”)和不改變磁化方向的強磁性體(以下稱為“固定層”)至少各1個，上述自由層和上述固定層基于具有相同方向的磁化的第1狀態(以下稱為“平行磁化”)和具有互為相反方向的磁化的第2狀態(以下稱為“逆平行磁化”)的2種磁化狀態，改變工作點并且再構成功能。
4.如權利要求1至3中的任意一項所述的電路，其特征在于，具有以產生上述工作點的第1端子為輸出，用于對上述第1端子充電的第1電路組和用于對上述第1端子放電的第2電路組，上述第1電路組和上述第2電路組中的任何一方或雙方包含上述自旋晶體管。
5.如權利要求4所述的電路，其特征在于，通過控制與上述自旋晶體管的傳導載流子的自旋方向或磁化狀態相關的轉移特性，決定上述第1端子的電位。
6.如權利要求1至5中的任意一項所述的電路，其特征在于，基于包含用電容器的靜電電容加權的多個輸入端和共同連接該輸入端的浮置柵而構成的經神經元MOS(以下稱為“vMOS”)結構所輸入的信號來輸出信號。
7.如權利要求6所述的電路，其特征在于，上述多個輸入信號中的每一個在被加權后變得大致相等。
8.如權利要求4至7中的任意一項所述的電路，其特征在于，對反映上述自旋晶體管的轉移特性的變化而變化的上述工作點，設定將上述第1端子處所產生的電位劃分為“0”邏輯電平和“1”邏輯電平的輸出的邏輯閾值。
9.一種電路，其特征在于，將具有某確定的邏輯閾值的A/D變換器與權利要求1至8中的任意一項所述的電路的輸出端子連接。
10.如權利要求1至9中的任意一項所述的電路，其特征在于，上述自旋晶體管是由包含MOS結構和強磁性體而成的源和漏所構成的MOSFET型自旋晶體管(以下稱為“自旋MOSFET”)。
11.如權利要求3至9中的任意一項所述的電路，其特征在于，第1導電類型的MOSFET或第1導電類型的自旋MOSFET以及與該第1導電類型相同的導電類型的MOSFET或與該第1導電類型相同的導電類型的自旋MOSFET分別被包含在上述第1電路組以及上述第2電路組中。
12.如權利要求3至11中的任意一項所述的電路，其特征在于，包含以具有連接了包含在上述第1電路組中的增強型MOSFET或增強型自旋MOSFET的源與包含在上述第2電路組中的增強型MOSFET或增強型自旋MOSFET的漏的結構和在該連接部所形成的第1端子為特征的E/E結構電路。
13.如權利要求12所述的電路，其特征在于，包含在構成上述E/E結構電路的上述第1電路組中的增強型MOSFET或增強型自旋MOSFET的漏與該增強型MOSFET或該增強型自旋MOSFET的柵連接。
14.如權利要求12或13所述的電路，其特征在于，包含在構成上述E/E結構電路的上述第2電路組中的增強型MOSFET或增強型自旋MOSFET具有v MOS結構。
15.如權利要求3至11中的任意一項所述的電路，其特征在于，包含具有連接了包含在上述第1電路組中的耗盡型MOSFET或耗盡型自旋MOSFET的源與包含在上述第2電路組中的增強型MOSFET或增強型自旋MOSFET的漏的結構和在該連接部所形成的第1端子的E/D結構電路。
16.如權利要求15所述的電路，其特征在于，將包含在構成上述E/D結構電路的上述第1電路組中的耗盡型MOSFET或耗盡型自旋MOSFET的源與該耗盡型MOSFET或該耗盡型自旋MOSFET的柵連接。
17.如權利要求15或16所述的電路，其特征在于，包含在構成上述E/D結構電路的上述第2電路組中的增強型MOSFET或增強型自旋MOSFET具有vMOS結構。
18.如權利要求11至17中的任意一項所述的電路，其特征在于，將用電容器的靜電電容加權的2個輸入端(以下，設各自的輸入端為A和B)定為上述vMOS結構的輸入端。
19.一種“與非”/“或非”可再構成邏輯電路或“與”/“或”可再構成邏輯電路，其特征在于，包含以權利要求4至18中的任意一項所述的電路中的上述第1端子為輸入端的上述A/D變換器。
20.如權利要求11至19中的任意一項所述的電路，其特征在于，上述第1和上述第2電路組或者上述第1或上述第2電路組包含通過將與上述自旋MOSFET不同的另一自旋MOSFET的源或漏與上述第1端子連接，連接只有在以該另一自旋MOSFET的柵為特定的輸入的情況下使該另一自旋MOSFET導通的電平移位電路，以控制上述第1端子的電位的電路。
21.如權利要求11至20中的任意一項所述的電路，其特征在于，上述第2電路組包含通過將與源接地的n溝道型的上述另一自旋MOSFET的漏與上述第1端子連接，連接只有在以n溝道型的該另一自旋MOSFET的柵為輸入A＝B＝“0”的情況下使n溝道型的該另一自旋MOSFET導通的電平移位電路，以控制上述第1端子的電位的電路。
22.如權利要求11至21中的任意一項所述的電路，其特征在于，上述第1電路組包含通過將源與電源電壓連接的p溝道型的上述另一自旋MOSFET的漏與上述第1端子連接，連接只有在以p溝道型的該另一自旋MOSFET的柵為輸入A＝B＝“1”的情況下使p溝道型的該另一自旋MOSFET導通的電平移位電路，以控制上述第1端子的電位的電路。
23.如權利要求20至22中的任意一項所述的電路，其特征在于，上述電平移位電路由E/E或E/D或CMOS結構的倒相器構成。
24.一種可再構成邏輯電路，其特征在于，具有以權利要求20至23中的任意一項所述的電路中的上述第1端子為輸入端的上述A/D變換器。
25.一種可再構成邏輯電路，其特征在于，還可實現具有以上述A/D變換器的輸出為輸入的倒相器的權利要求20或24所述的全2輸入對稱函數。
26.如權利要求3至9中的任意一項所述的電路，其特征在于，第1導電類型的MOSFET或第1導電類型的自旋MOSFET以及與上述第1導電類型不同的第2導電類型的MOSFET或第2導電類型的自旋MOSFET分別被包含在上述第1電路組以及上述第2電路組中。
27.如權利要求26所述的電路，其特征在于，包含具有共同地連接了包含在上述第1電路組中的p溝道型MOSFET或p溝道型自旋MOSFET與包含在上述第2電路組中的n溝道型MOSFET或n溝道型自旋MOSFET的相互的漏端子的結構和在共同的上述漏端子處所形成的第1端子的CMOS結構電路。
28.如權利要求26所述的電路，其特征在于，包含由包含在上述第1電路組中的p溝道型自旋MOSFET和包含在上述第2電路組中的n溝道型自旋MOSFET構成的CMOS結構電路。
29.如權利要求26至28中的任意一項所述的電路，其特征在于，構成上述CMOS電路的上述p溝道型MOSFET或上述p溝道型自旋MOSFET和上述n溝道型MOSFET或上述n溝道型自旋MOSFET具有構成v MOS結構的共同的浮置柵。
30.如權利要求29所述的電路，其特征在于，將用電容器的靜電電容加權的2個輸入端(以下，設各自的輸入端為A和B)定為上述v MOS結構的輸入端。
31.一種“與”/“或”可再構成邏輯電路或“與非”/“或非”可再構成邏輯電路，其特征在于，包含以權利要求26至30中的任意一項所述的電路中的上述第1端子為輸入端的A/D變換器。
32.如權利要求26至31中的任意一項所述的電路，其特征在于，上述第1和上述第2電路組或者上述第1或上述第2電路組包含通過將與上述自旋MOSFET不同的另一自旋MOSFET的源或漏與上述第1端子連接，連接只有在以該另一自旋MOSFET的柵為特定的輸入的情況下使該另一自旋MOSFET導通的電平移位電路，以控制上述第1端子的電位的電路。
33.如權利要求26至32中的任意一項所述的電路，其特征在于，上述第2電路組包含通過將與源接地的n溝道型的上述另一自旋MOSFET的漏與上述第1端子連接，連接只有在以n溝道型的該另一自旋晶體管的柵為輸入A＝B＝“0”的情況下使n溝道型的該另一自旋晶體管導通的電平移位電路，以控制上述第1端子的電位的電路。
34.一種“與”/“或”/“同”可再構成邏輯電路或“與非”/“或非”/“異”可再構成邏輯電路，其特征在于，包含以權利要求26至33中的任意一項所述的電路中的上述第1端子為輸入端的A/D變換器。
35.如權利要求26至34中的任意一項所述的電路，其特征在于，上述第1電路組包含通過將源與電源電壓連接的p溝道型的上述另一自旋MOSFET的漏與上述第1端子連接，連接只有在以p溝道型的該另一自旋MOSFET的柵為輸入A＝B＝“1”的情況下使p溝道型的該另一自旋MOSFET導通的電平移位電路，以控制上述第1端子的電位的電路。
36.一種“與”/“或”/“異”可再構成邏輯電路或“與非”/“或非”/“同”可再構成邏輯電路，其特征在于，包含以權利要求26至35中的任意一項所述的電路中的上述第1端子為輸入端的A/D變換器。
37.一種邏輯電路，其特征在于，還實現了具有以上述A/D變換器的輸出為其輸入的倒相器的權利要求26至36中的任意一項所述的全2輸入對稱函數。
38.如權利要求26或32所述的電路，其特征在于，這是通過將與源接地的n溝道型的上述另一自旋MOSFET的漏與上述第1端子連接，連接只有在以n溝道型的該另一自旋MOSFET的柵為輸入A＝B＝1的情況下使n溝道型的該另一自旋MOSFET導通的電平移位電路，以控制上述第1端子的電位，并以此作為特征，通過將源與電源電壓連接的p溝道型的與上述自旋MOSFET不同的另一自旋MOSFET的漏與上述第1端子連接，連接只有在以p溝道型的該另一自旋MOSFET的柵為輸入A＝B＝0的情況下使p溝道型的該另一自旋MOSFET導通的電平移位電路，以控制上述第1端子的電位，并以此作為特征的電路組。
39.一種全2輸入對稱函數邏輯電路，其特征在于，包含以權利要求38所述的電路中的上述第1端子為輸入端的A/D變換器。
40.如權利要求32至39中的任意一項所述的電路，其特征在于，上述電平移位電路由E/E或E/D或CMOS倒相器構成。
41.一種A/D變換器，其特征在于，由CMOS倒相器構成，上述CMOS倒相器的p溝道型MOSFET或n溝道型MOSFET中的任何一方，或者p溝道型MOSFET和n溝道型MOSFET雙方為自旋MOSFET。
42.如權利要求41所述的A/D變換器，其特征在于，邏輯閾值可隨上述自旋MOSFET的磁化狀態變化。
43.一種邏輯電路，其特征在于，可將使上述邏輯閾值可變的A/D變換器與具有模擬輸出的電路的輸出級連接，再構成邏輯功能。
44.一種電路，它是包含轉移特性可變的晶體管的電路，其特征在于，通過使上述晶體管的轉移特性變化，使工作點移動，再構成功能。
45.一種集成電路，其特征在于，包含權利要求1至44中的任意一項所述的電路。
全文摘要
本發明的課題是構成非易失地可再構成的邏輯電路。這是采用了自旋NOSFET的CMOS結構的可再構成的邏輯電路。通過由作為自旋NOSFET的Tr1、Tr2、Tr5、Tr8的磁化狀態改變各個晶體管的轉移特性，可再構成“與”/“或”/“異”/“與非”/“或非”/“同”/“1”/“0”的全2輸入對稱函數。由于能夠非易失且以少的元件數構成邏輯功能，故可縮小芯片面積，期待高速低功耗工作。
文檔編號H03K19/0944GK1765054SQ20048000810
公開日2006年4月26日 申請日期2004年3月26日 優先權日2003年3月26日
發明者菅原聰, 松野知纮, 田中雅明 申請人:獨立行政法人科學技術振興機構