專利名稱：高分辨率數字脈寬調變器及產生高分辨率脈寬調變信號的方法
技術領域：
本發明系相關于一種高分辨率數字脈寬調變器，以及亦相關于一種產生一已高分辨率脈寬調變信號的方法。
背景技術：
脈寬調變器系被用于驅動DC電源，以及在一特殊的切換周期內提供一開啟時間以及一關閉時間，而脈寬調變乃是藉由改變該開啟時間對上該關閉時間的比率而加以實現，當驅動DC電源時，一延長的開啟時間系會為輸出電壓提供一較大的算術平均數值，并且，因此而提供一較大的輸出電流，此外，脈寬調變的信號系亦可以被用于信息傳輸、或是在汽車技術中構成引擎控制器。
在一相似的設計中，一脈寬調變的信號則是可以藉由比較一處于一固定頻率之三角波電壓與一變量DC控制電壓而加以產生，若是該控制電壓系大于該三角波電壓之瞬時數值時，則，舉例而言，一高信號系會出現在會比較該控制電壓與該三角波之該瞬時數值的一比較器的輸出端，再者，若是該三角波電壓的該瞬時數值上升超過該控制電壓時，則該比較器系會提供一低信號，因此，該開啟的持續期間系會取決于處在該三角波電壓所決定之一固定頻率的該DC控制電壓。
專利文件US 6,064,259，舉例而言，系敘述一用于一脈寬調變器的電路配置，在其中，一三角波電壓產生器以及一比較器系會被用以產生一脈寬調變的信號，而該信號則會被供給至會延遲該信號之上升、或下降時鐘邊緣的一可程序化延遲路徑。
在文件US 2002/0118055 A1中，其系敘述一自數字信號產生脈寬調變之信號的系統，其中，該等數字信號系使用上升、或下降信號邊緣來定義脈沖的起始以及結束，并且系被按照路徑地發送至一邊緣脈沖轉換器。
第1圖系顯示數字設計的一脈寬調變器單元，該數字脈寬調變器單元D系具有一計數器Z，以用于接收一時鐘信號clk，而該計數器的輸出端則會被耦接至一第一比較器K1以及耦接至一第二比較器K2，以及該等比較器K1，K2系會控制一RS正反器(flip-flop)FF的Set以及Reset輸入端，且該RS正反器FF系會于輸出端處提供一脈寬調變的信號Z1，再者，該第一比較器系會對該計數器信號以及用于該計數器的一起始數值，舉例而言，零，進行比較，并且，系會將一Set信號提供至該正反器FF，而該第二比較器K2則是會對該計數器信號以及(具有與該計數器相同之位長度P的)一數字控制信號CT進行比較，并且，系會在應于該控制信號CT的該計數器數值超過時，將一Reset信號提供至該正反器FF，因此，基于習知技術的該數字脈寬調變器D系會在輸出端提供脈寬系為該時鐘信號clk之該時鐘周期的一倍數的一脈寬調變的信號Z1，而在此例子中，該倍數乃是藉由具有一P位長度的控制信號所加以指定。
在基于習知技術而數字控制脈寬調變器的例子中，該脈寬調變之信號的該脈寬系僅有可能與該時鐘頻率一致，且一獲得增加的分辨率，舉例而言，系僅可以在一已內部倍增的時鐘頻率時才能達成，然而，一增加的時鐘卻并非總是能獲得，并且，其系必須要在該時鐘頻率時操作，以作為基本單元，再者，若是具有一過度低之分辨率，亦即，在可控制脈寬之間之太過量化，的數字脈寬調變器系被用于控制回路中時，則此系可能會導致在控制回路中的次諧波(subharmonic)振蕩并且可能會增加不穩定性，若是僅具有一低分辨率之數字脈寬調變器系被使用作為數字/模擬轉換器時，則此系會造成嚴重的信號噪聲。
一用于一數字脈寬調變器的電路配置系敘述于B.Patellta，A.Prodic，A.Zirger and D.Maksimovic，“High-frequency digitalcontroller IC for DC-DC converters”，IEEE Transactions onPower Electronics，January 2003之中，在此例子中，包括作用為延遲級(delay stage)之可重設正反器的一環狀振蕩器系會產生一系統時鐘信號，而該等已延遲、或已相移至變化程度(varying degrees)的時鐘信號系會藉由一多任務器而在該等正反器、或該等延遲級之間進行分接(tapped off)，并且，系會按照路徑地被發送至一邏輯電路，其中，該邏輯電路系會使用一RS正反器，以自(已經產生之)該系統時鐘以及自該等已相移之時鐘信號產生脈寬調變的信號。
再者，在一時鐘周期系藉由被使用于該環狀振蕩器中之該正反器的特性而加以預先決定的例子中，此型態的一電路配置系會使得具有可以依照該等正反器之該等延遲時間而于部分該系統時鐘周期中進行改變之脈寬的脈寬調變操作成為可能。
然而，該等正反器、或延遲級的該固定設計，以及在該等脈寬調變器本身中之該時鐘信號的產生，系會使得當具有恰好一個系統時鐘時，與一個外部時鐘信號的同步成為可能，此外，每個延遲級的該延遲時間，以及因此該系統時鐘，系會取決于在該操作溫度中，在該供給電壓中的波動、或是取決于在生產期間的晶體管參數，而此系會導致在相鄰電信電路部分中，舉例而言，在被用于復數個頻帶(雙頻、或三頻電路)中的移動電路中，的混合頻率產品，另外，在解調變之后，該等混合頻率產品系會于有用的信號中(舉例而言，在一聲音信號中)產生干擾聲音的噪聲，再者，在數字控制回路中，一低的系統時鐘率系會產生該控制回路之傳遞功能的一較大相位旋轉(phaserotation)，以及因此，該控制回路的一較小相位邊緣，而此系會減少衰減，并且，可能因此在該控制回路中造成不想要的自然振蕩，然而，在基于習知技術的電路配置中，高時鐘頻率卻僅能較不利地藉由硬件改變或新的發展來達成，因此，系需要一用于脈寬調變的裝置，且該裝置系會以一穩定的方式而操作于高以及變量(外部)時鐘頻率。
文件US 5,428,321、或US 5,638,017系亦敘述在一指定至頻率處延遲外部時鐘信號、并將其按照路線地發送至正反器裝置的系統，在此例子中，該延遲時間系必須要分別地藉由使用該所施加之時鐘頻率的電路系統而加以決定。
因此，本發明的一目的系在于，提供一高分辨率數字脈寬調變器，以及一種用于產生一已高分辨率脈寬調變之信號的方法，其中，該調變器系可以被用于各式的外接時鐘頻率，以及系對該操作溫度、供給電壓、或生產參數中之波動為堅實的。
根據本發明，此目的系藉由一種具有權利要求1之特征的高分辨率數字脈寬調變器，以及藉由一種具有權利要求21之特征的產生一已高分辨率脈寬調變之信號的方法而加以達成。
發明內容
一高分辨率數字脈寬調變器系加以提供，而該調變器系具有一數字脈寬調變器單元，以用于接收具有一時鐘周期T的一時鐘信號，以及用于接收一位長度P＝M+N之數字控制信號的前M個位，以產生脈寬為該時鐘周期T之一整數倍數的一第一脈寬調變的中間信號，再者，該數字脈寬調變器系亦具有一可程序化信號延遲路徑，以用于以該數字控制信號的其次N個位作為基礎、并藉由一可程序化信號延遲時間Δt而延遲該第一中間信號，以及用于輸出至少一第二脈寬調變的中間信號，而該時鐘信號的該信號延遲時間Δt以及該時鐘周期T系具有一固定的比率，此外，系提供有一邏輯電路，以用于邏輯地結合以及輸出該等中間信號，以形成一脈寬調變的輸出信號。
本發明用于產生一高分辨率脈寬調變之信號的方法系包括下列步驟(a)接收具有一時鐘周期T的一時鐘信號；(b)產生一第一脈寬調變的中間信號，而其脈寬系為該時鐘周期T的一倍數；(c)決定一信號延遲時間Δt，以使得該延遲時間的一倍數相等于(d)藉由將該第一中間信號延遲該特定之信號延遲時間Δt而產生至少一第二中間信號；以及(e)邏輯地結合該第一中間信號以及該第二中間信號，以產生該脈寬調變信號。
本發明作為基礎的想法系牽涉到自一脈寬調變器單元分支出一脈寬調變的信號，以及利用該最大延遲時間會精確地為一時鐘周期的方式而對其進行延遲，而該延遲時間以該時鐘信號之時鐘周期作為基礎的“同步化”、或控制，則是會使得在各式時鐘頻率操作本發明之高分辨率數字脈寬調變器成為可能。
該脈寬調變的分辨率系源自于在該信號延遲路徑中之各式延遲時間之間的差異，然而，該最大延遲時間(其系由各式延遲級所組成)系總是精確地為一個時鐘周期，此所具有的優點是，具有較一個時鐘周期為短之時間的一間隔的脈寬系亦可以加以控制，此外，由于該同步化、或調節機制，所以，該高分辨率數字脈寬調變器系亦會對生產相關之波動、或對在影響該延遲路徑之溫度中的改變較不敏感。
在一較佳實施例中，該邏輯電路系為一OR柵極、或一正反器。
本發明之脈寬調變器的一另一較佳實施例系會提供一控制邏輯單元，以接收該時鐘信號，以及將至少一調節信號、或控制信號提供至該信號延遲路徑，而較具優勢地是，該控制邏輯單元系使用該時鐘信號來控制該延遲路徑，而控制的方式為，在任意的環境中，舉例而言，溫度中之改變、電壓波動、或在該時鐘率中的波動，該等延遲時間對該時鐘周期T的比率系總是為固定。
依照本發明之脈寬調變器的一另一較佳實施例，該信號延遲路徑系具有藉由該調節信號、或控制信號而加以控制的可控制延遲級，而該等延遲級乃是利用一特別具有優勢的方式而加以控制，該方式系為，至少一延遲級之該延遲時間Δt的一整數倍數會相等于該時鐘信號的該時鐘周期T、或是該等延遲級之該等延遲時間的總和會相等于該時鐘信號的該周期持續期間T，若是該等延遲級系依照此較佳實施例而加以控制時，則該時鐘信號的該等延遲時間以及該時鐘周期T系總是會相關于彼此地具有相同的比率，以及該等延遲時間系可以依照該等延遲級的該等延遲時間而于任意階段中受到控制。
在本發明的一另一實施例中，該等延遲級系加以串聯連接，并且，該等第二中間信號系可以在該等延遲級之間進行分接，此外，較佳地是，該信號延遲路徑系具有一多任務器，而該多任務器系會以該數字控制信號的該其次N個位作為基礎、并透過該等第二中間信號的其中之一而切換至該邏輯電路，而其系尤其具有優勢地是，若是系提供有恰巧2N-1個的延遲級的時候，這是因為用于該等N個位之代表空間系以最佳的可能方式而因此被轉換成為延遲時間。
在本發明之脈寬調變器的一較佳實施例中，該控制邏輯單元系具有一延遲鎖相回路，而該延遲鎖相回路系較佳地包括串聯連接且皆為相同設計的2N個可控制延遲級，再者，該延遲鎖相回路系亦具有一相位檢測器，其系會將該時鐘信號與已經通過在該延遲鎖相回路中之所有該等延遲級的該時鐘信號進行比較，并會輸出一比較結果至一濾波器，而該濾波器，較佳地，數字濾波器，系會較具優勢地將該調節信號、或控制信號提供至在該延遲鎖相回路中的該延遲級，以及在該延遲路徑中的該等延遲等級，再者，使用一延遲鎖相回路所具有的優點是，手段可以是必須為標準模塊，以及依照本發明之高分辨率數字脈寬調變器之設計的簡單連接系成為可能。
本發明系以在圖式示意圖形中所標示的示范性實施例作為參考而于之后進行更詳盡的解釋，其中第1圖其顯示基于習知技術的一脈寬調變器；
第2圖其顯示本發明之脈寬調變器之時鐘、中間以及輸出信號；第3圖其顯示本發明之脈寬調變器的一方塊圖；以及第4圖其顯示本發明脈寬調變器的一較佳實施例。
在所有圖式的圖形中，相同、或具有相同功能的組件，除非以其它的方式指明，系會被標示以相同的參考符號。
具體實施例方式
第2圖系顯示具有時鐘周期T以及一第一脈寬調變之中間信號Z1的一時鐘信號clk，且其中，該第一脈寬調變之中間信號的脈寬系為該時鐘周期T的一倍數。根據本發明，該第一中間信號Z1乃是以習知技術作為基礎而藉由一脈寬調變器單元D加以提供，再者，該第二中間信號Z2系產生自(已經藉由一延遲時間Δt而加以延遲的)該第一中間信號Z1，在此特殊的例子中，該時鐘信號clk系會利用該延遲時間Δt正好恰巧為該時鐘周期T之四分之一的方式，而被用以控制該延遲時間Δt，另外，舉例而言，藉由一邏輯OR功能而邏輯結合該兩個中間信號Z1以及Z2系會產生輸出信號A，而該輸出信號A系會具有相同于該第一中間信號Z1之該上升緣的一上升緣，并且，該輸出信號A的下降緣系會相同于該第二中間信號Z2的該下降緣。
第3圖系顯示本發明之高分辨率調變器1的一方塊圖，其中，該調變器1系具有一第一輸入端2，以用于接收位長度P＝M+N的一數字控制信號3，以及一第二輸入端4，以用于接收該時鐘信號clk，此外，系亦提供會接收該時鐘信號clk以及該數字控制信號3之前M個位的一數字脈寬調變器單元D，且該數字脈寬調變器單元D系會于輸出端提供一脈寬調變的中間信號Z1，而該脈寬調變之中間信號Z1則會由一可程序化延遲路徑5所接收、藉由一可程序化延遲時間Δt而加以延遲、以及系可獲得成為一第二中間信號Z2，其中，該可程序化延遲路徑5系亦會接收該數字控制信號CT之其次N個位，并且，系會以此等N個位作為基礎、且相關于該第二中間信號Z2地延遲該第一中間信號Z1，此外，系更進一步地提供會接收該時鐘信號clk、并且會將一調節信號7提供至該可程序化信號延遲路徑5以作為控制信號的一控制邏輯單元6，而一OR柵極8則是會接收該第一中間信號Z1以及該第二中間信號Z2，并且，系會結合此兩個中間信號，以形成被供給至一輸出端9的該輸出信號A。
該控制邏輯單元6系會使用一控制信號7，以利用該延遲時間Δt會階段地總計為最多至一個時鐘周期的方式而控制該可程序化延遲路徑5，而該數字控制信號3的該其次N個位則是會利用在零以及最多該時鐘周期T之間的一延遲時間乃會依照該位結合而加以產生的方式，而控制該可程序化延遲路徑5。
第4圖系顯示本發明之高分辨率數字脈寬調變器1的一較佳實施例，該高分辨率數字脈寬調變器1系具有一第一輸入端2，以用于接收位長度P＝M+N的一數字控制信號3，該等最重要的M個位系作為一控制信號而按照路徑地加以發送至一數字脈寬調變器單元D，而該數字控制信號3之最不重要的N個位則是作為一控制信號而按照路線地加以發送至一可程序化信號延遲路徑。
此外，本發明之高分辨率數字脈寬調變器1系亦具有一第二輸入端4，以用于接收一時鐘信號clk，而該時鐘信號clk系會按照路徑地被發送至該數字脈寬調變器單元D，以及發送至一延遲鎖相回路(DLL)61，在此，該DLL 61系被使用作為該可程序化延遲路徑5的一控制邏輯單元，并且，系會輸出一控制信號至該可程序化延遲路徑5。
依照該數字控制信號3的該等前M個位，該數字脈寬調變器單元D系會提供一脈寬調變之中間信號Z1，以按照路線地加以發送至該可程序化路徑5的一輸入端10，而在一輸出端11，該可程序化延遲路徑5則是會提供相關于該數字脈寬調變器單元D所提供之該第一中間信號Z1而已經藉由一特別之延遲時間Δt進行延遲的一第二中間信號Z2。
該兩個中間信號Z1，Z2系會藉由一OR柵極8而邏輯地加以結合，以形成一脈寬調變的輸出信號A，而該輸出信號A則是會被供給至本發明之該高分辨率數字脈寬調變器1的一輸出端。
該可程序化延遲路徑5系具有一多任務器12，而該多任務器系包括七個輸入端21-27，以及串聯連接于該可程序化延遲路徑5之該輸入端10以及該多任務器12之一第一輸入端27之間的七個延遲級31-37，并且，該等延遲級31-37之間系提供有經由線路而被連接至該等剩余之六個輸入端21-26的節點，所以，依照該數字控制信號3的該等最不重要的N個位，該多任務器12系會透過出現在其輸入端21-27處之信號的其中之一，而切換至該可程序化路徑5的該輸出端11，以作為一第二中間信號Z2。
此外，該等可控制延遲級31-37乃是藉由該延遲鎖相回路61所提供的一調整信號7而加以控制。
再者，該延遲鎖相回路6系具有串聯連接于一相位檢測器13之一第一輸入端14之間之八個相同的可控制延遲級41-48，而在該DLL 61之中的該相位檢測器13則是會將通過所有該等延遲級41-48的該時鐘信號Z3與被供給至該相位檢測器13之一第二輸入端的該未延遲時鐘信號clk進行比較，并且，提供具有一比較結果Z4的輸出16，而來自該相位檢測器13的該輸出信號Z4則是會按照路徑地被發送至會將在一控制回路中之一模擬調整信號7恢復成在該延遲鎖相回路6中之該等延遲級41-48的一計數器17。
此外，該調整信號7系會被耦接至在該可程序化延遲路徑5之中的該等延遲級31-37，而在該可程序化延遲路徑5中以及在該延遲鎖相回路61中的該等延遲級31-37以及41-48系為相同的設計，舉例而言，為延遲時間乃是藉由一控制電壓而加以設定的可控制反相器的形式。在該高分辨率數字脈寬調變器1所呈現的本實施例中，該延遲鎖相回路61所提供的該調節信號7系會被使用作為用于該等可控制延遲級31-37，41-48的一控制信號。
該時鐘信號clk系會利用一延遲級31-37，41-48之該延遲時間Δt的一整數倍數系會相等于該時鐘信號clk的該時鐘周期T的方式，而被用以控制、或調節該可控制延遲路徑5的該等延遲時間，在本實施例中，該延遲鎖相回路61系會包含八個延遲級41-48，以通過該信號clk，并且，該信號clk系會作為一中間信號Z3而按照路線地被發送至該相位檢測器13，其中，該相位檢測器13系會一直將一信號Z4提供至加法器17，直到該延遲時鐘信號Z3以及該時鐘信號clk同相為止，而只要該等相位未相符，該加法器17就會一直將一上升調節信號7提供至該等延遲級41-48，如此結果是，該等延遲級的該等延遲時間Δt會被改變，是以，若是該時鐘信號clk以及該中間信號Z3的該等相位系為相符時，則該DLL 61就會鎖定該調節信號7的數值，以及因此該等延遲級31-37，41-48的該等延遲，現在，所有在該可程序化延遲路徑5以及在該DLL 61中的該等延遲級31-37，41-48系會利用一延遲級31-37，41-48之該等延遲時間的一整數倍數會精確地相等于該時鐘信號clk該時鐘周期T的方式而加以設定。
在本發明的較佳實施例中，N＝3個位系為了驅動在該可程序化延遲路徑5中之該多任務器12的目的而加以提供，因此，該脈寬調變系有可能一致于該時鐘信號clk之該時鐘周期T的八分之一，而因為被使用作為該控制邏輯單元的該延遲鎖相回路61系會自動地適應被使用在該可程序化延遲路徑5中之該等相同延遲級31-37的該延遲時間Δt，所以，此高分辨率脈寬調變系會獨立于該時鐘信號clk的該頻率之外。
雖然本發明已于上述以一較佳實施例做為參考而加以解釋，但卻并不受限于此，而是可以進行多方面的修飾。
本發明并不受限于該延遲鎖相回路61、或是該等可控制延遲級31-37，41-4 8的該特殊設計(顯示于第4圖)。
此外，在不需要脫離利用該未延遲時鐘信號clk之自動調節的基本原則之下，被用以調節該等延遲級的該控制邏輯單元61系亦可以利用一替代的方式，舉例而言，一相位鎖相回路，而加以設計。
特別地是，該可程序化延遲路徑系可以具有包括，舉例而言，由一、或多個同步信號所控制的正反器的一緩存器鏈，而該同步、或調節信號乃是藉由一相位鎖相回路所加以產生，在此例子中，該外部時鐘信號系會通過該相位鎖相回路，且該相位鎖相回路的內部同步信號亦會按照路線地加以發送至該緩存器鏈。
該已延遲、或已相移的時鐘信號系亦可以利用各種的方式，舉例而言，利用一可重設的正反器，而與該原先的時鐘信號進行結合。
特別地是，為了控制各式延遲時間以設定該脈寬的目的而將(具有P＝N+M個位之長度的)該控制信號3分開為最重要以及最不重要之位系亦可以利用一替代的方式而進行編碼。
然而，本發明之脈寬調變器系總是可以被使用在各式的時鐘頻率，以及系對在操作溫度、供給電壓、或生產參數中之波動而言為堅實的。
參考符號列表clk clock signal 時鐘信號P，M，N control bits 控制位Z counter 計數器D digital pulse width modulator unit 數字脈寬調變器單元K1，K2 comparators 比較器R，S set input，reset input 設定輸入、重設輸入FF flip-flop 正反器Z1-Z4 intermediate signals 中間信號A pulse width modulated output signal脈寬調變之信號T clock period 時鐘周期Δt delay time 延遲時間1 high-resolution pulse width modulator 高分辨率脈寬調變器3 digital control signal 數字控制信號5 programmable delay path 可程序化延遲路徑6 control logic unit 控制邏輯單元7 adjusting signal 調節邏輯單元8 logic circuit 邏輯信號12 multiplexer 多任務器13 phase detector 相位檢測器17 filter 濾波器2，4，10，14，15，21，27 inputs 輸入端9，11，16 outputs 輸出端31-37，41-48 delays tages 延遲級61 delay locked loop 延遲鎖相回路
權利要求
1.一種高分辨率數字脈寬調變器(1)，具有(a)一數字脈寬調變器單元(D)，其用于接收具有一時鐘周期T的一時鐘信號(clk)，以及用于接收一位長度P＝M+N的數字控制信號(3)的前M個位，以產生脈寬為該時鐘周期T的一整數倍數的一第一脈寬調變中間信號(Z1)；(b)一可程序化信號延遲路徑(5)，其用于以該數字控制信號(3)的其次N個位作為基礎而藉由一可程序化信號延遲時間Δt來延遲該第一脈寬調變中間信號(Z1)，以及用于輸出至少一第二脈寬調變中間信號(Z2)，而該時鐘信號(clk)的信號延遲時間Δt以及時鐘周期T具有一固定的比率；以及(c)一邏輯電路(8)，其用于邏輯地結合該等脈寬調變中間信號(Z1；Z2)以形成一脈寬調變輸出信號(A)。
2.根據權利要求1所述的該脈寬調變器(1)，其中，該邏輯電路(8)系為一OR柵極。
3.根據權利要求1或2所述的該脈寬調變器(1)，其中，乃提供一控制邏輯單元(6)，其接收該時鐘信號(clk)以及將作為控制信號的至少一調節信號(7)提供至該信號延遲路徑(5)。
4.根據權利要求1至3其中之一所述的該脈寬調變器(1)，其中，該信號延遲路徑(5)具有可控制的延遲級(31-37)。
5.根據權利要求4所述的該脈寬調變器(1)，其中，該調節信號(7)控制該等可控制的延遲級(31-37)。
6.根據權利要求4或5其中之一所述的該脈寬調變器(1)，其中，至少一該等延遲級(31-37)的該信號延遲時間Δt的一整數倍數乃等于該時鐘信號(clk)的該時鐘周期T。
7.根據權利要求4或5其中之一所述的該脈寬調變器(1)，其中，該等延遲級(31-37)的該等信號延遲時間Δt的總和等于該時鐘信號(clk)的該時鐘周期T。
8.根據權利要求4至7其中之一所述的該脈寬調變器(1)，其中，該等延遲級(31-37)乃串聯連接，并且該等第二脈寬調變中間信號(2)可以在該等延遲級(31-37)之間進行分接。
9.根據權利要求8所述的該脈寬調變器(1)，其中，該信號延遲路徑(5)具有一多任務器(12)，而該多任務器(12)以該數字控制信號(3)的該其次N個位作為基礎而透過該等第二中間信號(Z2)的其一來切換至該邏輯電路(8)。
10.根據權利要求4至9其中之一所述的該脈寬調變器(1)，其中，其乃有2N-1個的延遲級(31-37)。
11.根據權利要求2至10其中之一所述的該脈寬調變器(1)，其中，該控制邏輯單元(6)具有一延遲鎖相回路(61)。
12.根據權利要求11所述的該脈寬調變器(1)，其中，該延遲鎖相回路(61)具有串聯連接的2N個可控制延遲級(41-48)。
13.根據權利要求4至12其中之一所述的該脈寬調變器(1)，其中，所有該等延遲級(31-37，41-48)為相同的設計。
14.根據權利要求12以及13其中之一所述的該脈寬調變器(1)，其中，該延遲鎖相回路(61)具有一相位檢測器(16)，而該相位檢測器會將該時鐘信號(clk)與已經通過在該延遲鎖相回路(61)中的所有該等延遲級(41-48)該時鐘信號(Z3)進行比較，并且會輸出一比較結果(Z4)。
15.根據權利要求14所述的該脈寬調變器(1)，其中，設有一數字濾波器(17)，用以過濾該比較結果(Z2)，并將該調節信號(7)提供至在該延遲鎖相回路(61)中的該等延遲級(41-48)。
16.根據權利要求15所述的該脈寬調變器(1)，其中，該濾波器(17)為一計數器。
17.根據權利要求2至10其中之一所述的該脈寬調變器(1)，其中，該控制邏輯單元(6)具有一相位鎖相回路(PLL)。
18.根據權利要求2至17其中之一所述的該脈寬調變器(1)，其中，該等延遲級(31-37，41-48)具有可控制反相器鏈。
19.根據前述權利要求其中之一所述的該脈寬調變器(1)，其中，該脈寬調變器(1)為完全數字的設計。
20.根據前述權利要求其中之一所述的該脈寬調變器(1)，其中，該脈寬調變器(1)為一集成設計。
21.一種產生一已高分辨率脈寬調變之信號(A)的方法，該方法包括下列步驟(a)接收具有一時鐘周期T的一時鐘信號(clk)；(b)產生一第一脈寬調變中間信號(Z1)，其脈寬為該時鐘周期T的一倍數；(c)決定一信號延遲時間Δt，以使得該延遲時間Δt的一倍數相等于該時鐘周期T；(d)藉由利用該信號延遲時間Δt而延遲該第一脈寬調變中間信號(Z1)以產生至少一第二脈寬調變中間信號(Z2)；以及(e)邏輯地結合該第一脈寬調變中間信號(Z1)以及該第二脈寬調變中間信號(Z2)，以產生該脈寬調變信號(A)。
全文摘要
一高分辨率數字脈寬調變器，其具有一數字脈寬調變器單元，以使用于接收一時鐘信號以及用于接收一數字控制信號的第一位，進以產生脈寬為該時鐘周期的一整數倍數的一脈寬已調變過的第一脈寬調變中間信號，也具有一可程序化信號延遲路徑，以使用于以該數字控制信號的第二位作為基礎、而藉由一可程序化延遲時間來延遲該第一中間信號，并用于輸出至少一脈寬調變中間信號，而該信號延遲時間乃與該時鐘信號進行同步化，以及具有一邏輯電路，以用于邏輯地結合該等中間信號并將其輸出以形成一脈寬調變信號。
文檔編號H03K3/00GK1622460SQ20041009588
公開日2005年6月1日 申請日期2004年11月26日 優先權日2003年11月27日
發明者A·斯泰斯查登 申請人:因芬尼昂技術股份公司