專利名稱：電平移位電路的制作方法
技術領域：
本發明涉及構成在不同的電源電壓下動作的電路間的接口的電平移位電路。
背景技術：
現有的從低電壓信號變換成高電壓信號的電平移位電路中，為了固定輸入數據，需要鎖存輸入數據的電路，另外，在切換輸入數據時，因為P-MOS晶體管和N-MOS晶體管同時導通，所以N-MOS晶體管的電流能力要比P-MOS晶體管的能力大。由于需要大尺寸的N-MOS晶體管，故電平移位電路的面積就大，另外切替時的功耗也大。
圖25表示現有的電平移位電路的一個例子。
該電平移位電路由靠輸入側的電路的電壓VDD1動作的反相器INV1、靠輸出側的電路的電源電壓VDD2動作的P溝道晶體管P1及P2、N溝道晶體管N1及N2、以及兩個反相器INV2及INV3構成。
輸入信號Data與N溝道晶體管N1的柵極和反相器INV1的輸入連接，反相器INV1的輸出和N溝道晶體管N2的柵極連接。
N溝道晶體管N1的源極與GND連接，漏極連接P溝道晶體管P1的漏極和P溝道晶體管P2的柵極，P溝道晶體管P1的源極接電源電壓VDD2。
N溝道晶體N2的源極連接GND，漏極連接P溝道晶體管P2的漏極、P溝道晶體管P1的柵極、及反相器INV2的輸入，P溝道晶體管P2的源極連接電源電壓VDD2。
反相器INV2的輸出為輸入數據電平移位后的信號OUT1，它連接反相器INV3的輸入，反相器INV3的輸出為信號OUT1的反相信號OUT2。
在這樣的構成中，輸入信號Data為H電平時，晶體管N1導通，結點V11的電壓下降，晶體管P2導通。又因輸入信號Data的反相信號連接晶體管N2的柵極，所以晶體管N2截止。因此，結點V12變為H電平。因而信號OUT1輸出L電平，信號OUT2輸出H電平。
反之，輸入信號Data為L電平時，晶體管N2導通，結點V12的電壓下降，晶體管P1導通。又因輸入信號Data為L電平，所以晶體管N1截止。由此，結點V11變為H電平。信號OUT1輸出H電平，信號OUT2輸入L電平。
但是，輸入信號Data為H電平的狀態時，結點V11為L電平，結點V12為H電平，晶體管N1導通，晶體管N2截止，晶體管P2導通，晶體管P1截止。當輸入信號Data從H電平變成L電平時，晶體管N1截止，晶體管N2導通。因此，晶體管N2、P2發生正在導通的狀態，晶體管N2、P2中流過貫穿電流。再為了要將結點12的電壓下降至L電平，需要加大晶體管N2的晶體管尺寸。
再有，也和輸入信號Data從L電平變化為H電平時一樣，因貫穿電流在晶體管N1、P1中流過，并要將結點V11的電壓降至L電平，故需要加大晶體管N1的晶體管尺寸。
因而，現有構成的電平移位電路功耗大，而且電路的尺寸也大。例如參照特開平11-136120號公報。
在液晶顯示驅動器中，需要數量為在輸出的數量上乘以位數后得到的電平移位電路。例如各按照8位輸出數量為384根的液晶顯示驅動器中，使用多達3072個電平移位電路。在這種使用眾多的電平移位電路的應用中，存在著由于各電平移位電路中的貫穿電流造成的消耗電流增加的問題，同時還存在著由于各電平移位電路的元件尺寸大而電路面積也相應增大的問題。
本發明之目的在于提供一種在CMOS構成的電平移位電路中不產生貫穿電流、并且電路面積比現有的小的電平移位電路。
發明內容
為解決上述問題，本申請的電平移位電路是一種將以第1電壓動作的數據信號變換成以比其高的第2電壓動作的信號的電平移位電路，第2電壓和GND電平間串聯連接第1P溝道晶體管、第1N溝道晶體管及第2N溝道晶體管，所述第1P溝道晶體管的漏極與第1反相器的柵極連接，所述第1反相器的輸出與第2反相器的輸入連接，第2P溝道晶體管的源極與所述第2反相器的輸出連接，所述第2P溝道晶體管的漏極與所述第1反相器的輸入連接，
從控制電路部向所述第1P溝道晶體管的柵極、所述第2N溝道晶體管的柵極、及所述第2P溝道晶體管的柵極供給控制信號，以第1電壓動作的數據信號外加在所述第1N溝道晶體管的柵極上，從所述第1反相器的輸出或所述第2反相器的輸出將以第2電壓動作的輸出信號輸出。
還可以包括在所述第1反相器的柵極和所述第2反相器的輸出之間插入代替所述第2P溝道晶體管的第3N溝道晶體管而構成。
又可以包括與在第1反相器的柵極和所述第2反相器的輸出之間插入的所述第2P溝道晶體管并聯的第3N溝道晶體管而構成。
另外也可以代替在所述第1反相器的柵極和所述第2反相器的輸出之間插入的所述第2P溝道晶體管、而與所述第1反相器的柵極連接電容而構成。
再有也可以將所述第1N溝道晶體管和第2N溝道晶體管的串聯部分置換成第2N溝道晶體管、再將第2N溝道晶體管的柵極連接第1電壓的AND邏輯的輸出，并將以第1電壓動作的數據信號和控制電路部來的控制信號供給所述AND邏輯的輸入側而構成。
所述控制電路包括以所述第1電壓動作的多級觸發器、將所述多級觸發器的各級輸出作為輸入來輸出控制信號的數個邏輯單元組、及將從所述數個邏輯單元組輸出的控制信號變換成第2電壓的電路。
所述控制電路部還包括在電源接通時使所述多級觸發器復位或置位的電源投入檢測電路。
還有，所述多級觸發器中的一部分或全部也可以用延遲元件構成。
再通過使連接所述第1P溝道晶體管的漏極和所述第1N溝道晶體管的漏極的結點的布線長度比連接第1N溝道晶體管的源極和第2N溝道晶體管的漏極的結點的配線長度來得長，從而增大寄生電容，防止由于電荷消失引起的誤動作。
另外，本申請采用對于1個控制電路部具有多個電平變換部的結構，則對于將以第1電壓和第1GND電平動作的信號變換成以第1電壓和比第1GND電平低的第2GND電平動作的信號的電平移位電路，能使其消耗電流減少，而且電路尺寸也縮小。通過同時對多個電平變換部的輸入數據進行電平變換并輸出，從而控制電路部不會重復，能進一步減小面積。
根據本申請，例如即使在輸入信號切換時，第1P溝道晶體管和第1N溝道晶體管、第2N溝道晶體管中也都無貫穿電流流過，因此各晶體管的尺寸能縮小。再因本申請的電平移位部的元件數量也沒有增加，故電路尺寸能減小。
另外，是一種將以第1電壓和第1GND電平動作的數據信號變換成以所述第1電壓和比所述第1GND電平低的第2GND電平動作的信號的電平移位電路，第1電壓和第2GND電平之間串聯連接第1P溝道晶體管、第2P溝道晶體管、及第1N溝道晶體管，所述第2P溝道晶體管的漏極與第1反相器的柵極連接，所述第1反相器的輸出與第2反相器的柵極連接，第2N溝道晶體管的漏極與所述第2反相器的輸出連接，所述第2N溝道晶體管的源極與所述第1反相器的柵極連接，從控制電路部將控制信號供給所述第1P溝道晶體管的柵極、所述第1N溝道晶體管的柵極及所述第2N溝道晶體管的柵極，所述數據信號外加在所述第2P溝道晶體管的柵極上，從所述第1反相器的輸出或第2反相器的輸出將以第2GND電平動作的信號輸出。
根據這樣的構成，對于將以第1電壓和第1GND電平動作的信號變換成以第1電壓和比第1GND電平低的第2GND電平動作的信號的電平移位電路，能使其消耗電流減少，而且電路尺寸也能縮小。
利用本發明能夠提供功耗低而電路面積減小，帶鎖存功能的電平移位電路。
圖1為本發明的(實施形態1)的電平移位電路的構成圖。
圖2為同上的實施形態的動作說明圖。
圖3為同上的實施形態的控制電路部的構成圖。
圖4為同上的實施形態的控制電路部的時序圖。
圖5為本發明的(實施形態2)的電平移位電路的構成圖。
圖6為本發明的(實施形態3)的電平移位電路的構成圖。
圖7為本發明的(實施形態4)的電平移位電路的構成圖。
圖8為本發明的(實施形態5)的電平移位電路的構成圖。
圖9為本發明的(實施形態6)的電平移位電路的構成圖。
圖10為同上的實施形態的動作說明圖。
圖11為本發明(實施形態7)的電平移位電路的控制電路部的構成圖。
圖12為本發明(實施形態8)的電平移位電路的控制電路部的構成圖。
圖13為本發明的(實施形態9)的電平移位電路的構成圖。
圖14為本發明的電平移位電路的一部分即控制電路部20的其它構成圖。
圖15為復位信號生成電路94的第1種電路例子的構成及時序圖。
圖16為使用圖14的控制電路部20的電平移位電路的時序圖。
圖17為復位信號生成電路94的第2種電路例子的構成圖。
圖18為復位信號生成電路94的第3種電路例子的構成圖和時序圖。
圖19為復位信號生成電路94的第4種電路例子的構成圖和時序圖。
圖20為復位信號生成電路94的第5種電路例子的構成圖和時序圖。
圖21為復位信號生成電路94的第6種電路例子的構成圖和時序圖。
圖22為復位信號生成電路94的第7種電路例子的構成圖和時序圖。
圖23為復位信號生成電路94的第8種電路例子的構成圖和時序圖。
圖24為復位信號生成電路94的第9種電路例子的構成圖和時序圖。
圖25為現有的電平移位電路。
具體實施例方式
以下，根據圖1～圖24說明本發明的各實施形態。
(實施形態1)圖1～圖4表示本發明的(實施形態1)。
圖1和圖2表示本發明的(實施形態1)的電平移位電路。
圖1中，電平移位電路由電平變換電路10和控制電路部20組成，電平變換部10包括兩個P溝道晶體管MP1及MP2、兩個N溝道晶體管MN1及MN2、以及兩個反相器INV2及INV3。
輸入信號Data為低電壓的輸入信號，信號OUT1、OUT2各為電平變換后的輸出信號，V0、V1各為內部結點，控制信號VPA、VNB、VPC各為H電平是電源電壓VDD2的控制信號。
控制電路部20的輸出即控制信號VPA、VNB、VPC各與晶體管MP1、MN2、MP2的柵極連接。輸入信號Data輸入至晶體管MN1的柵極。
晶體管MP1的源極與比第1電源高的電壓即第2電源電壓VDD2連接，晶體管MP1的漏極和晶體管MN1的漏極連接，其結點為V1。晶體管MN1的源極與晶體管MN2的漏極連接，其結點為V0。晶體管MN2的源極連接VSS。
第1反相器INV2的柵極連接結點V1，第1反相器的輸出連接第2反相器INV3的柵極，同時其結點還作為電平變換后的信號OUT1輸出。第2反相器INV3的輸出作為電平變換后的信號OUT2輸出。
晶體管MP2的源極和柵極分別與信號OUT2及結點V1連接。用電源電壓VDD2向第1、第2反相器INV2、INV3供電。
圖2為動作示例，控制信號VPA為L電平時，晶體管MP1導通，對結點V1預充電。控制信號VPA為H電平后，控制信號VNB為H電平，輸入此時的輸入信號Data。在結點V1穩定后，使控制信號VPC為L電平，鎖存保持輸出數據。
在將該(實施形態1)電平移位電路用于液晶顯示驅動器或液晶顯示源極驅動器時，在液晶顯示驅動器中，由于變換時數據不使用，只使用輸出保持時的數據所以無問題。
更加具體的說明如下，圖2中，以初始狀態即控制信號VPA是H電平、控制信號VNB、VPC是低電平進行說明。晶體管MP1、MP2、MN2中，晶體管MP2導通，晶體管MP1、MN2截止。
在期間T0中，使控制信號VPC為H電平，晶體管MP2截止。
在T1期間，使控制信號VPA為L電平，晶體管MP1導通，對結點V1預充電至H電平。信號OUT1在預充電期間暫時為L電平，信號OUT2轉移至H電平。
在期間T2，使控制信號VPA為H電平，晶體管MP1截止，在期間T3，使控制信號VNB為H電平，晶體管MN2導通。另外，在期間T3中，使輸入信號Data的邏輯電平變化。這時，如對輸入信號Data輸入H電平，則結點V1就變成L電平。輸入信號Data為L電平時，因晶體管MN1截止，故結點V1保持H電平。
在期間T4，如使控制信號VNB為L電平，晶體管MN2截止，使控制信號VPC為L電平，晶體管MP2導通，則變成鎖存狀態，保持邏輯電平。
取入期間T3的輸入信號Data，在期間T4中以信號OUT1、OUT2輸出取入的數據，作為具有鎖存功能的電平移位電路動作。
圖3表示控制電路部20。
由輸入電平移位變換信號L0、將CLK作為時鐘的觸發器FF1、FF2、FF3、FF4；邏輯電路50、60、70組成的邏輯元件組；及電壓變換電路80構成。
圖4表示控制電路部20的時序圖。
根據用觸發器FF1、FF2、FF3、FF4將電平移位信號L0移位后的L1、L2、L3、L4，按照以下的邏輯關系vpa＝-(L2·-L3)(-L2為L2的非)vnb＝L4·-L5vpc＝L1·-L5生成信號vpa、vnb、vpc，利用圖3中的電壓變換電路80，將信號vpa、vnb、vpc分別變換成高壓的控制信號VPA、VNB、VPC。
再通過設置使觸發器FF1、FF2、FF3、FF4復位或置位的電源投入檢測電路40，能防止在電源投入時電平變換部10的結點V1上在電源投入時邏輯不定的狀態下產生短路或開路。
再通過使連接晶體管MP1的漏極與晶體管MN1的漏極的結點的配線長度比連接晶體管MN1的源極和晶體管MN2的漏極的結點的配線長度要長，從而增大寄生電容，防止電荷消失引起的誤動作。
更具體為，圖1示出的(實施形態1)的電平移位電路中，輸入信號Data(低電壓3V/0V)信號OVT1、OVT2電平移位后的高電壓(13V/0V)控制信號VPA、VNB、VPC為高電壓(13V/0V)通過按照適當的時序對控制信號VPA、VNB、VPC進行控制，不讓晶體管MP1、MN2、MP2同時導通，從而能將各元件的結構簡化。又能用晶體管MP2構成具有鎖存功能的電平移位電路。
(實施形態2)圖5表示本發明的(實施形態2)的電平移位電路，使用N溝道晶體管MN3代替圖1示出的(實施形態1)的晶體管MP2，其余均同圖1。
圖5中，控制信號VPC的反相信號NVPC從控制電路部20輸出連接晶體管MN3的柵極。通過這樣，獲得和圖1的電路相同的動作。
(實施形態3)
圖6表示本發明的(實施形態3)的電平移位電路，與圖1示出的(實施形態1)中的晶體管MP2并聯插入N溝道晶體管MN3，其余均同圖1。
圖6中，控制信號VPC的反相信號NVPC從控制電路部20輸出連接晶體管MN3的柵極。由此，獲得和圖1的電路相同的動作。
(實施形態4)圖6表示(實施形態4)的電平移位電路，在結點V1上附加電容C1，保持結點V1的電位，代替圖1示出的(實施形態1)中進行鎖存動作的晶體管MP2。其余均同圖1。通過這樣，獲得和圖1的電路相同的動作。
(實施形態5)圖8表示(實施形態5)的電平移位電路。
該電路由電平變換部10和控制電路部20組成，將圖1示出的(實施形態1)的晶體管MN1、MN2作為1個N溝道晶體管MN2，晶體管MN2的柵極上連接在輸入端供給控制信號VNB和輸入信號Data的AND邏輯電路AND1的輸出。其余同圖1。AND邏輯電路AND1用比所述第2電源電壓VDD2低的第1電源電壓VDD1驅動。由此，獲得和圖1的電路相同的動作。在第2電源電壓VDD2的耐壓的晶體管MN1的元件尺寸大于低電壓一側的AND邏輯電路AND1所用的元件時，對于減小電路面積是相當有效的。
(實施形態6)圖9表示(實施形態6)的電平移位電路。
是一種電源電壓VDD公用、GND電平不同的電平移位電路。和圖1示出的(實施形態1)的構成相反，為VDD和GND、P溝道晶體管和N溝道晶體管上下顛倒，從控制電路20分別輸出的各控制信號NVNB、NVPA、NVPC連接晶體管MP11、MN11、MN12的柵極。以低電壓(第1電源電壓VDD1)和第1GND電平動作的輸入信號Data輸入至晶體管MP12的柵極，L電平變換成第2GND電平，作為信號OUT1、OUT2輸出。
圖10為圖9的動作示例。
控制信號NVPA為H電平時晶體管MN11導通，結點V1放電。使控制信號NVPA為L電平后，使控制信號NVNB為低電平，輸入此時的輸入信號Data。在結點V1穩定后，使控制信號NVPC為H電平，則鎖存保持輸出數據。
更具體為，在圖10中，設初始狀態是控制信號NVPA為L電平、控制信號NVNB為H電平、控制信號NVPC為H電平進行說明。
晶體管MP11、MN11、MN12中，晶體管MN12導通，晶體管MP11、MN11截止。在期間T0，使控制信號NVPC為L電平，將晶體管MN12截止。
在T1期間，使控制信號NVPA為H電平，晶體管MN11導通，結點V1放電到L電平。信號OUT1在放電期間暫時為H電平，信號OUT2轉移至L電平。
然后，在期間T2，使控制信號NVPA為L電平，晶體管MN11截止，在期間T3，使控制信號NVNB為L電平，晶體管MP11導通。另外，在期間T3中，輸入信號Data的邏輯電平變化。這時，如對輸入信號Data輸入L電平，則結點V1變成H電平。輸入信號Data為H電平時，因晶體管MP12截止，所以結點V1保持L電平。
期間T4中，控制信號NVNB變成H電平，晶體管MP11截止，控制信號NVPC為H電平，晶體管MN12導通。這樣，變成鎖存狀態，保持邏輯電平。
取入期間T3的輸入信號Data，在T4期間中將取入的數據作為信號OUT1、OUT2輸出，作為有鎖存功能的電平移位電路而動作。
(實施形態7)圖11為表示(實施形態1)的電平移位電路中的控制電路部20的別的示例，生成控制信號VPA、VNB、VPC。
輸入電平變換信號L0，使用延遲元件Delay1、Delay3、Delay4代替圖3的觸發器FF1、FF3、FF4。其余同圖3。
根據這一構成，能夠利用與CLK無關的延遲元件Delay1、Delay3、Delay4的延遲時間的值來設定T0、T2、T3的期間。
由此，電源投入時，即使沒有時鐘也與觸發器FF2的輸出值無關，仍能防止電平變換部的結點V1的開路或短路。
還有，其它實施形態的控制電路部20也能和(實施形態7)同樣地將觸發電路的一部分置換成延遲元件。
(實施形態8)圖12為表示(實施形態1)的電平移位電路中的控制電路部20的別的示例，生成控制信號VPA、VNB、VPC。再通過將圖11的觸發器FF2置換成延遲元件Delay2能不受時鐘的時序限制進行動作。
具體來說，在前面的實施形態圖3和圖4的場合，由于數據變換需要4個時鐘期間，故在不滿4個時鐘而想進行變換時，通過如該(實施形態8)那樣用延遲元件產生時序從而能與此對應。另外，通過適當選定延遲元件Delay1～4的延遲值，就能將預充電時間、放電時間設計成合適的時間。
還有，其它實施形態的控制電路部20也能和本(實施形態8)一樣，將全部觸發器置換成延遲元件。
(實施形態9)圖13表示本發明的(實施形態9)的電平移位電路。
該構成中，將來自1個控制電路部20的控制信號供給多個電平變換部111、112、…、11n。
例如，如液晶顯示驅動器那樣，在使用幾千個電平移位電路、而且它們的電平變換動作為同一時序的情況下，通過用一個控制電路部控制多個電平移位電路，就能力求減小電路面積。
(實施形態10)圖14表示本發明的(實施形態10)的電平移位電路的一部分即控制電路部20。圖14的控制電路部20可以和圖1的電平移位電路中的控制電路部20置換。
圖1示出的電平移位電路中，仍然擔心因電源投入時的初始狀態的控制信號VPA、VNB、VPC的狀態而在電平變換部10中會流過貫穿電流，但圖14示出的控制電路部20中，在構成邏輯元件組的邏輯電路50、60、70的輸出和電壓變換電路80的輸入之間追加了初始化電路90。又追加復位信號生成電路94。
初始化電路90由構成邏輯元件組的邏輯電路91、92、93構成。邏輯電路50的輸出信號和來自所述復位信號生成電路94的作為電壓初始化控制信號的控制信號B供給邏輯電路91的輸入。邏輯電路91的輸出信號供給邏輯電路92、93中的一端輸入，而邏輯電路60的輸出信號供給邏輯電路92中的另一端輸入，邏輯電路70輸出信號供給邏輯電路93中的另一端輸入。
產生控制信號B的所述復位信號生成電路94的第1種電路例子的構成如圖15(a)所示。
復位信號生成電路94由多個緩沖器95a～95n串聯連接成的延遲手段120和D觸發器97構成，第1級緩沖器95a的柵極連接產生第1電源電壓VDD1的電源線，從末級緩沖器95n的輸出得到使電源上升延遲以確保復位期間的電源接通信號96，用于觸發器97的復位。
觸發器97的數據端子D連接產生第1電源電壓VDD1的電源線，控制信號A供給觸發器97的時鐘端子CK。這里，控制信號A為邏輯電平變化比使第1電源電壓VDD1延遲的電源接通信號96還延遲的信號。控制信號B從觸發器97的輸出Q上產生。圖15(b)表示時序圖。
這樣，第1電源電壓VDD1開始上升至所述電源接通信號96產生的期間C為觸發器97的復位期間。觸發器97的復位被解除后，控制信號B也一直保持L電平，直至控制信號A產生，當控制信號A在時刻E上升時，觸發器97的輸出Q初次上升。即，具有使用該圖15(a)示出的復位信號生成電路94的控制電路部20的電平移位電路如圖16示出的時序圖那樣動作，從電源投入后到控制信號A的最初上升的期間，可靠地把控制信號B復位在L電平，控制電路部20輸出的控制信號VPA、VNB、VPC穩定在復位狀態下。
由于采用這樣的構成，在使用本電平移位電路的液晶顯示驅動器等中，能期望在電源投入時與從控制器輸入控制電路部20的時鐘CLK和電平移位變換信號L0的輸入次序無關而進行穩定的電平變換動作。
復位信號生成電路無論采用圖17～圖24示出的第2種電路例子～第9種電路例子的哪一種，都能在電源投入時使控制信號VPA、VNB、VPC復位并穩定。
復位信號生成電路94的第2種電路例子圖17表示第2種電路例子。如將其與圖15(a)比，僅在追加“與”門98這一點上不同。緩沖器95n的輸出和第1電源電壓VDD1供給“與”門98的輸入，“與”門98的輸出作為電源接通信號96將觸發器97復位。
復位信號生成電路94的第3種電路例子圖18(a)表示第3種電路例子。它是將第1電源電壓VDD1加在將柵-漏之間連接的P溝道晶體管99和電阻100的串聯電路上，將從P溝道晶體管99和電阻100的連接點101通過緩沖器102的信號作為電源接通信號96使觸發器97復位。圖18(b)表示時序圖。這時，用電源投入后的控制信號A的最初的前沿使控制信號B從L電平變成H電平。
還有，第1電源電壓VDD1加在P溝道晶體管99和電阻100的串聯電路上，盡管這是與所述第1電源電壓對應的電源電壓，也能同樣地實施。
復位信號生成電路94的第4種電路例子。
圖19(a)表示第4種電路例子。本例中使用具有遲滯特性的緩沖器103作為第3種電路例子的緩沖器102，僅在這一點上有所不同。圖19(b)表示時序圖。這時，用電源投入后控制信號A的最初的前沿使控制信號B從L電平變成H電平。
復位信號生成電路94的第5種電路例子圖20(a)表示第5種電路例子。此前的第1種電路例子～第4種電路例子是使用D觸發器97，但本電路例子中使用RS觸發器104。觸發器104的復位輸入R接產生第1電源電壓VDD1的電源線，控制信號A供給觸發器104的置位輸入S，將從觸發器104的輸出Q輸出的通過緩沖器105的信號作為控制信號B。圖20(b)表示時序圖。這時，用電源投入后的控制信號A的最初的前沿使控制信號B從L電平變成H電平。
還有，是從緩沖器105的輸出將控制信號B輸出，但也能將觸發器104的輸出Q的信號作為控制信號B。
復位信號生成電路94的第6種電路例子圖21(a)表示第6種電路例子。此前的第1種電路例子～第5種電路例子只用第1電源電壓VDD1的低壓電源系統構成，而本第6種電路例子及第9種電路例子中是由低壓系統和使用第2電源電壓VDD2的中等耐壓電源系統之組合而構成。
圖21(a)由用P溝道晶體管106和N溝道晶體管107的串聯電路組成的第1反相器108、用P溝道晶體管109和N溝道晶體管110的串聯電路組成的第2反相器111、及觸發器97構成。
晶體管106、109的源極以及觸發器97的數據輸入D連接產生第1電源電壓VDD1的電源線。晶體管107、110的源極連接第1電源電壓VDD1的基準電壓VSS1。第1反相器108的輸入連接產生第2電源電壓VDD2的電源線，第1反相器108的輸出112連接第2反相器111的輸入。
第2反相器111的輸出信號作為電源接通信號96將觸發器97復位。控制信號A供給觸發器97的時鐘端子CK，將觸發器97的輸出Q的信號作為控制信號B。圖21(b)表示時序圖。這時，第1電源電壓VDD1上升后，直至第2電源電壓VDD2上升為止成為復位期間C，用電源投入后的控制信號A的最初的前沿使控制信號B從L電平變成H電平。
還有，第1電源電壓VDD1加在第1、第2反相器108、111上，盡管它是與所述第1電源電壓對應的電源電壓，也能同樣地實施。
復位信號生成電路94的第7種電路例子圖22(a)表示第7種電路例子。使用邏輯電路113代替第6種電路例子中的第2反相器111，僅在這一點上有所不同。取邏輯積的非的邏輯電路113中的一端輸入連接產生第1電源電壓VDD1的電源線。邏輯電路113中的另一端輸入連接第1反相器108的輸出112。
然后，將邏輯電路113的輸出信號作為電源接通信號96使觸發器97復位。圖22(b)表示時序圖。這時，在第1電源電壓VDD1上升后，至第2電源電壓VDD2上升為止成為復位期間C，用電源投入后的控制信號A最初的前沿使控制信號B從L電平變成H電平。
還有，第1電源電壓VDD1加在第1反相器108上，盡管它是與所述第1電源電壓對應的電源電壓，也能同樣地實施。
復位信號生成電路94的第8種電路例子。
圖23(a)表示第8種電路例子。該例為二極管114和電阻115串聯連接，二極管114的陰極連接產生第2電源電壓VDD2的電源線，將電阻115的與二極管114的陰極的連接點相反一側連接產生第1電源電壓VDD1的電源線，利用從二極管114和電阻115的連接點116通過緩沖器102的電源接通信號96將觸發器97復位。觸發器97的數據輸入D連接產生第1電源電壓VDD1的電源線，控制信號A供給觸發器97的時鐘輸入CK，從觸發器97的輸出Q得到控制信號B。圖23(b)示出時序圖。這時，第1電源電壓VDD1上升后，至第2電源電壓VDD2上升為止成為復位期間C，用電源投入后的控制信號A最初的前沿使控制信號B人L電平變成H電平。
復位信號生成電路94的第9種電路例子圖24(a)表示第9種電路例子。該例為將第8種電路例子中的二極管114和電阻115的串聯電路替換成電阻117、118的串聯電路，同時將電阻117、118的串聯電路的另一端連接第2電源電壓VDD2的基準電位VSS2，將從電阻117和電阻118間的連接點通過緩沖器102的信號作為電源接通信號96將觸發器97復位。觸發器97的數據輸入D連接產生第1電源電壓VDD1的電源線，控制信號A供給觸發器97的時鐘輸入CK，從觸發器97的輸出Q得到控制信號B。圖24(b)表示時序圖。這時，至第2電源電壓VDD2上升為止成為復位期間C，用電源投入后的控制信號A最初的前沿使控制信號B從L變成H電平。
還有，第2電源電壓VDD2加在電阻117、118的串聯電路上，盡管它是與所述第2電源電壓對應的電源電壓，也能同樣地實施。
利用本發明的電平移位電路，能提供一種功耗小、而且能減小電路面積的帶鎖存功能的電平移位電路，能用于液晶顯示裝置的液晶顯示驅動器或液晶顯示源極驅動器的電平移位電路。
權利要求
1.一種電平移位電路，其特征在于，是將以第1電壓(VDD1)動作的輸入信號(Data)變換成以比其高的第2電壓(VDD2)動作的信號的電平變換電路，第2電壓(VDD2)和GND電平(VSS)間串聯連接第1P溝道晶體管(MP1)、第1N溝道晶體管(MN1)、及第2N溝道晶體管(MN2)，所述第1P溝道晶體管(MP1)的漏極與第1反相器(INV2)的柵極連接，所述第1反相器(INV2)的輸出與第2反相器(INV3)的輸入連接，第2P溝道晶體管(MP2)的源極與所述第2反相器(INV3)的輸出連接，所述第2P溝道晶體管(MP2)的漏極與所述第1反相器(INV2)的輸入連接，從控制電路部(20)向所述第1P溝道晶體管(MP1)的柵極、所述第2N溝道晶體管(MN2)的柵極、及所述第2P溝道晶體管(MP2)的柵極供給控制信號(VPA、VNB、VPC)，以第1電壓(VDD1)動作的輸入信號(Data)外加在所述第1N溝道晶體管(MN1)的柵極上，從所述第1反相器(INV2)的輸出或所述第2反相器(INV3)的輸出將以第2電壓(VDD2)動作的輸出信號(OUT1、OUT2)輸出。
2.如權利要求1所述的電平移位電路，其特征在于，包括在所述第1反相器(INV2)的柵極和所述第2反相器(INV3)的輸出之間插入的代替所述第2P溝道晶體管(MP2)的第3N溝道晶體管(MN3)。
3.如權利要求1所述的電平移位電路，其特征在于，包括與在第1反相器(INV2)的柵極和所述第2反相器(INV3)的輸出之間插入的所述第2P溝道晶體管(MP2)并聯的第3N溝道晶體管(MN3)。
4.如權利要求1所述的電平移位電路，其特征在于，代替在所述第1反相器(INV2)的柵極和所述第2反相器(INV3)的輸出之間插入的所述第2P溝道晶體管(MP2)，與所述第1反相器(INV2)的柵極連接電容(C1)。
5.如權利要求1至4中任一項所述的電平移位電路，其特征在于，將所述第1N溝道晶體管(MN1)和第2N溝道晶體管(MN2)的串聯部分只置換成第2N溝道晶體管(MN2)，第2N溝道晶體管(MN2)的柵極連接第1電壓(VDD1)的AND邏輯(AND1)的輸出，以第1電壓(VDD1)動作的輸入信號(Data)和控制電路部(20)來的控制信號(vnb)供給所述AND邏輯(AND1)的輸入側。
6.如權利要求1所述的電平移位電路，其特征在于，所述控制電路部(20)包括以所述第1電壓(VDD1)動作的多級觸發器(FF1～FF4)、將所述多級觸發器(FF1～FF4)的各級輸出作為輸入并輸出控制信號(vpa、vnb、vpc)的邏輯單元組(50、60、70)、及將從所述邏輯單元組(50、60、70)輸出的控制信號(vpa、vnb、vpc)變換成對應的第2電壓(VDD2)的電壓變換電路(80)。
7.如權利要求6所述的電平移位電路，其特征在于，所述控制電路部(20)包括在電源投入時使所述多級觸發器(FF1～FF4)復位或置位的電源投入檢測電路(40)。
8.如權利要求6所述的電平移位電路，其特征在于，所述多級觸發器(FF1～FF4)中的至少一部分用延遲元件(Delay1～Delay4)構成。
9.如權利要求1所述的電平移位電路，其特征在于，使連接所述第1P溝道晶體管(MP1)的漏極和所述第1N溝道晶體管(MN1)的漏極的結點的配線長度比連接第1N溝道晶體管(MN1)的源極和第2N溝道晶體管(MN2)的漏極的結點的配線長度來得長。
10.一種電平移位電路，其特征在于，是將以第1電壓(VDD1)和第1GND電平(VSS1)動作的輸入信號(Data)變換成以所述第1電壓和比所述第1GND電平低的第2GND電平(VSS2)動作的信號的電平移位電路，第1電壓(VDD1)和第2GND電平(VSS2)之間串聯連接第1P溝道晶體管(MP11)、第2P溝道晶體管(MP12)、及第1N溝道晶體管(MN11)，所述第2P溝道晶體管(MP12)的漏極與第1反相器(INV4)的柵極連接，所述第1反相器(INV4)的輸出與第2反相器(INV5)的柵極連接，第2N溝道晶體管(MN12)的漏極與所述第2反相器(INV5)的輸出連接，所述第2N溝道晶體管(MN12)的源極與所述第1反相器(INV4)的柵極連接，從控制電路部(20)將控制信號(NVNB、NVPA、NVPC)供給所述第1P溝道晶體管(MP11)的柵極、所述第1N溝道晶體管(MN11)的柵極及所述第2N溝道晶體管(MN12)的柵極，所述輸入信號(Data)外加在所述第2P溝道晶體管(MP12)的柵極上，從所述第1反相器(INV4)的輸出或所述第2反相器(INV5)的輸出將以第2GND電平(VSS2)動作的信號(OUT1、OUT2)輸出。
11.如權利要求1或10所述的電平移位電路，其特征在于對于1個控制電路部有多個電平變換部。
12.一種液晶顯示驅動器，其特征在于，具有如權利要求1或10所述的電平移位電路。
13.一種液晶顯示源極驅動器，其特征在于，具有如權利要求1或10所述的電平移位電路。
14.如權利要求6所述的電平移位電路，其特征在于，所述控制電路部(20)包括將從所述邏輯單元組(50、60、70)輸出的所述控制信號作為根據電壓初始化控制信號(B)初始化后的控制信號輸出的初始化電路(90)，所述電壓變換電路(80)將在初始化電路(90)的輸出產生的控制信號(vpa、vnb、vpc)變換成以所述第2電壓(VDD2)動作的控制信號(VPA、VNB、VPC)。
15.如權利要求14所述的電平移位電路，其特征在于，設置在檢測出所述第1電壓(VDD1)的前沿后、產生被置位的所述電壓初始化控制信號(B)的復位信號生成電路(94)，其構成為根據在復位信號生成電路(94)的輸出產生的所述電壓初始化控制信號(B)而所述初始化電路(90)相應輸出所述初始化后的控制信號。
16.如權利要求14所述的電平移位電路，其特征在于，設置在檢測出所述第1電壓(VDD1)和所述第2電壓(VDD2)的前沿后、產生被置位的所述電壓初始化控制信號(B)的復位信號生成電路(94)，其構成為根據在復位信號生成電路(94)的輸出產生的所述電壓初始化控制信號(B)而所述初始化電路(90)相應輸出所述初始化后的控制信號。
17.如權利要求15所述的電平移位電路，其特征在于，所述復位信號生成電路(94)包括使所述第1電壓(VDD1)的前沿延遲輸出的由緩沖器組成的延遲手段(120)；及將所述第1電壓(VDD1)作為輸入、將所述延遲手段(120)的輸出對復位端輸入、將按照比所述第1電壓(VDD1)的前沿延遲的時序而上升的控制信號(A)對時鐘端輸入的觸發器(97)，從所述觸發器(97)的輸出(Q)將所述電壓初始化控制信號(B)輸出。
18.如權利要求15所述的電平移位電路，其特征在于，所述復位信號生成電路(94)包括使所述第1電壓(VDD1)的前沿延遲輸出的由緩沖器組成的延遲手段(120)；取所述第1電壓(VDD1)和所述延遲手段(120)的輸出的“與”運算的邏輯元件(98)；及將所述第1電壓(VDD1)作為輸入、將所述邏輯元件(98)的輸出對復位端輸入、將按照比所述第1電壓(VDD1)的前沿延遲的時序而上升的控制信號(A)分時鐘端輸入的觸發器(97)，從所述觸發器(97)的輸出(Q)將所述電壓初始化控制信號(B)輸出。
19.如權利要求15所述的電平移位電路，其特征在于，所述復位信號生成電路(94)包括串聯連接將柵一漏極之間連接的P溝道晶體管(99)和電阻(100)、并外加第1電源(VDD1)或與第1電源(VDD1)對應的電源的串聯電路；輸入與所述P溝道晶體管(99)和電阻(100)的連接點(101)連接的緩沖器(102)；及將所述第1電壓(VDD1)作為輸入、將所述緩沖器(102)的輸出對復位端輸入、并將按照比所述第1電壓(VDD1)的前沿延遲的時序而上升的控制信號(A)對時鐘端輸入的觸發器(97)，從所述觸發器(97)的輸出(Q)將所述電壓初始化控制信號(B)輸出。
20.如權利要求15所述的電平移位電路，其特征在于，所述復位信號生成電路(94)包括串聯連接將柵一漏極之間連接的P溝道晶體管(99)和電阻(100)、并外加第1電源(VDD1)或與第1電源(VDD1)對應的電源的串聯電路；輸入與所述P溝道晶體管(99)和電阻(100)的連接點(101)連接的有遲滯作用的緩沖器(103)；將所述第1電壓(VDD1)作為輸入、將所述緩沖器(103)的輸出對復位端輸入、并將按照比所述第1電壓(VDD1)的前沿延遲的時序而上升控制信號(A)對時鐘端輸入的觸發器(97)，從所述觸發器(97)的輸出(Q)將所述電壓初始化控制信號(B)輸出。
21.如權利要求15所述的電平移位電路，其特征在于，所述復位信號生成電路(94)具有將所述第1電壓(VDD1)作為復位的輸入、并將按照比所述第1電壓(VDD1)的前沿延遲的時序而上升的控制信號(A)作為置位的輸入的RS觸發器(104)，從所述RS觸發器(104)的輸出(Q)的一側將所述電壓初始化控制信號(B)輸出。
22.如權利要求16所述的電平移位電路，其特征在于，所述復位電路生成電路(94)包括將所述第2電壓(VDD2)作為輸入、設置在所述第1電壓(VDD1)或與所述第1電壓對應的電源和接地(VSS1)之間的第1反相器(108)；將所述第1反相器(108)的輸出作為輸入、設置在所述第1電壓(VDD1)或與所述第1電壓對應的電源和接地(VSS1)之間的第2反相器(109)；將所述第1電壓(VDD1)作為輸入、將所述第2反相器(109)的輸出對復位端輸入、并將按照比所述第1電壓(VDD1)的前沿延遲的時序而上升的控制信號(A)對時鐘端輸入的觸發器(97)，從所述觸發器(97)的輸出(Q)將所述電壓初始化控制信號(B)輸出。
23.如權利要求16所述的電平移位電路，其特征在于，所述復位信號生成電路(94)包括將所述第2電壓(VDD2)作為輸入、設在所述第1電壓(VDD1)或與所述第1電壓對應的電源和接地(VSS1)之間的反相器(108)；取所述第1電壓(VDD1)和所述反相器(108)的輸出的邏輯積的非的邏輯元件(113)；及將所述第1電壓(VDD1)作為輸入、將所述邏輯元件(113)的輸出對復位端輸入、并將按照比所述第1電壓(VDD1)的前沿延遲的時序而上升的控制信號對時鐘端輸入的觸發器(97)，從所述觸發器(97)的輸出(Q)將所述電壓初始化控制信號(B)輸出。
24.如權利要求16所述的電平移位電路，其特征在于，所述復位信號生成電路(94)包括設置在所述第2電壓(VDD2)和所述第1電壓(VDD1)之間的二極管(114)和電阻器(115)的串聯電路；將從所述二極管(114)和電阻(115)的連接點輸出的信號(116)與輸入側連接的緩沖器(102)；及將所述第1電壓(DVV1)作為輸入將所述緩沖器(102)的輸出對復位端輸入、并將按照比所述第1電壓(VDD1)的前沿延遲的時序而上升的控制信號(A)對時鐘端輸入的觸發器(97)，從所述觸發器(97)的輸出(Q)將所述電壓初始化控制信號(B)輸出。
25.如權利要求16所述的電平移位電路，其特征在于，所述復位信號生成電路(94)包括設置在所述第2電壓(VDD2)或與所述第2電壓對應的電源和接地(VSS2)之間的第1、第2電阻(117、118)的串聯電路；將從所述第1電阻(117)和第2電阻(118)的連接點輸出的信號(119)連接輸入側的緩沖器(102)；及將所述第1電壓(VDD1)作為輸入、將所述緩沖器(102)的輸出對復位端輸入、并將按照比第1電壓(VDD1)延遲的時序而上升的控制信號(A)對時鐘端輸入的觸發器(97)，從所述觸發器電路(97)的輸出(Q)將所述電壓初始化控制信號(B)輸出。
全文摘要
在帶鎖存功能的電平移位電路中，為了切斷輸入級的貫穿電流，通過設置在預充電期間導通的預充電用PMOS晶體管MP1、在數據輸入期間輸入數據并放電的NMOS晶體管MN1、及在電平移位后保持數據的晶體管MP2，從而各晶體管能以最小的電平構成。又因該電平移位電路具有鎖存功能，所以能省去鎖存輸入數據的電路，能減小電路面積。
文檔編號H03K17/16GK1622463SQ20041009564
公開日2005年6月1日 申請日期2004年11月26日 優先權日2003年11月28日
發明者田中啟司, 皿井修, 種村文法, 伊達義人, 鈴木潤 申請人:松下電器產業株式會社