半導體裝置的制作方法

專利名稱：半導體裝置的制作方法
技術領域：
本發明涉及具備與系統時鐘信號同步動作的內部電路的半導體裝置。
背景技術：
半導體裝置的內部電路，與被稱為系統時鐘的信號同步，內部元件高速地反復開關。結果，在所述內部電路中流有諧波電流，由于該諧波電流流出到外部，因此發生電磁波障礙等的問題。
近年來，隨著半導體裝置的高集成化，電路規模越來越大，作為LSI設計方法，同步設計成為主流。該設計方法有如下優點通過將內部電路的動作時刻固定于系統時鐘的上升沿或者是下降沿的一方，以謀求導入靜態時刻驗證等，以提高時刻設計的效率以及完成率。
另外，作為限制事項，在內部電路的全部區域中，必須是系統時鐘同時地發生變化。因此，利用所謂CTS(時鐘樹合成)技法補償內部電路中的系統時鐘傳播的時刻。
但是，CTS的電路規模隨著如上所述的電路規模的增大而變大，無論是CTS的消耗電流，還是CTS電路發生的電源諧波，到了不可忽視的狀況。
以下，來說明具備與系統時鐘同步動作的內部電路的現有的半導體裝置。
圖19示意現有的半導體裝置。
在作為半導體裝置的半導體芯片101中，2是連接振蕩器或者是振子的振蕩電路部。4是半導體芯片101的內部電路，它由輸入來自振蕩電路2的系統時鐘的CTS電路5與根據用CTS電路5輸出的時刻調整后的系統時鐘同步動作的動作電路部6構成。
圖20是圖19所示的半導體裝置的信號波形圖，圖21是該電流的頻譜圖。
振蕩電路部2生成的系統時鐘，在CTS電路5中，補償信號變化的時刻，在同一時刻，輸入到構成動作電路部6的電路元件中。
構成動作電路部6的電路元件在系統時鐘的上升沿一起開始信號變化。
另外，在CMOS電路中，當信號遷移時，產生了需要貫通電流以及信號線路的電位變化所需要的充放電電流。
因此，在CTS電路5中，如圖20所示，在系統時鐘的上升以及下降的各沿的時刻消耗電流，而在動作電路部6中，只在系統時鐘的上升沿的時刻消耗電流。圖21示意占空比為50％的情況的高次諧波產生的狀況。在圖21中，最初的頻譜為系統時鐘的2次諧波，其次的頻譜為4次諧波。
CTS電路5隨著電路規模的進一步增大而增大，在半導體芯片101的消耗電流中所占的CTS電路5的消耗電流比率越來越高，甚至也有信號的遷移幾率為100％的情況。
這里，由于在系統時鐘的上升以及下降的各沿的時刻，CTS電路5都消耗電流，因此，以系統時鐘頻率的2倍的頻率產生電流變化。作為半導體芯片101的消耗電流，也產生了基于系統時鐘2倍的頻率的諧波，結果，使系統時鐘頻率的偶數次的諧波變大。

發明內容
本發明是為了解決上述問題，其目的在于提供電磁波障礙少的半導體裝置。
為了達到上述目的，本發明通過改變系統時鐘的占空比并錯開CTS電路中消耗的電流的相位，以抵消集中于系統時鐘頻率的偶數次的頻率成分，實現電磁波障礙少的半導體裝置。
本發明的半導體裝置，其特征在于，具備振蕩電路部，連接有振蕩器或振子并輸出源時鐘；內部電路，同步于系統時鐘動作；以及占空比改變電路，將由所述振蕩電路部輸出的源時鐘的占空比改變到離開50％附近的規定占空比并且作為系統時鐘輸出到所述內部電路，其中，所述內部電路具有動作電路部，與所述系統時鐘的上升沿或者下降沿一方同步地動作；CTS電路，調整所述系統時鐘的對所述動作電路部的到達時刻。
本發明的半導體裝置，其特征在于，所述占空比改變電路具有邏輯門，其中，將由所述振蕩電路部輸出的所述源時鐘與將所述源時鐘通過延遲量不同的信號途徑供給所述邏輯門的輸入，所述邏輯門計算與所述源時鐘的邏輯和或者邏輯積并且作為所述系統時鐘輸出。
根據該結構，由于將所述第1信號途徑和所述第2信號途徑的延遲量的差作為系統時鐘的高區域和低區域之差來改變占空比，因此，由于沒有改變內部電路動作的系統時鐘的沿的周期，故沒有必要再次進行時刻檢證，容易抵消集中于系統時鐘頻率偶數次的頻率成分，得到電磁波障礙少的半導體裝置。
本發明的半導體裝置，其特征還在于，所述占空比改變電路具有延遲生成部，串連聯接多個延遲元件并且在輸入處供給從所述振蕩電路部輸出的所述源時鐘；第1邏輯門，計算構成所述延遲生成部的所述多個延遲元件的任意級的多個輸出的邏輯積；第2邏輯門，計算構成所述延遲生成部的所述多個延遲元件的任意級的多個輸出的邏輯和；以及閂鎖電路，根據所述第1邏輯門和所述第2邏輯門的輸出信號切換高輸出和低輸出，并作為所述系統時鐘輸出，其中，只向所述第1邏輯門輸入所述延遲生成部輸出的延遲量最多的信號。
本發明的半導體裝置，其特征還在于，所述占空比改變電路具有；延遲生成部，串連聯接多個延遲元件并在輸入處供給從所述振蕩電路部輸出的所述源時鐘；第1邏輯門，計算構成所述延遲生成部的所述多個延遲元件的任意級的多個輸出的邏輯積；第2的邏輯門，計算構成所述延遲生成部的所述多個延遲元件的任意級的多個輸出的邏輯和；以及閂鎖電路，根據所述第1邏輯門和所述第2邏輯門的輸出信號切換高輸出和低輸出并作為所述系統時鐘輸出，其中，只向所述第2邏輯門輸入所述延遲生成部輸出的延遲量最多的信號。
本發明的半導體裝置，其特征還在于，所述占空比改變電路中，由選擇電路選擇將所述振蕩電路部輸出的所述源時鐘通過延遲量不同的信號途徑輸出的任意一個信號途徑，并且具有將所述選擇電路的輸出和所述源時鐘的邏輯和或者邏輯積作為所述系統時鐘輸出的邏輯門。
本發明的半導體裝置，其特征還在于，所述占空比改變電路還設置有選擇所述源時鐘和構成所述延遲生成部的所述多個延遲元件的任意級的多個輸出并供給所述第1邏輯門的輸入的設定電路；以及選擇所述源時鐘和構成所述延遲生成部的所述多個延遲元件的任意級的多個輸出并供給于所述第2邏輯門的輸入的設定電路。
本發明的半導體裝置，其特征還在于，所述占空比改變電路具有改變在輸入處供給所述源時鐘的逆變器電路的開關電平的設定電路，從所述逆變器電路的輸出側輸出系統時鐘。
本發明的半導體裝置，其特征還在于，所述逆變器電路具有如下結構向P溝道晶體管和N溝道晶體管的各自的柵極供給源時鐘，所述P溝道晶體管的源極連接于電源電壓，所述N溝道晶體管的源極接地，所述P溝道晶體管和所述N溝道晶體管的各自的漏極互連，所述設定電路在構造上，使得能夠設定在所述P溝道晶體管和所述N溝道晶體管的漏極與接地之間、在所述P溝道晶體管和所述N溝道晶體管的漏極與電源電壓之間并列安裝的多個晶體管的導通狀態和截止狀態的組合。
本發明的半導體裝置，其特征還在于，所述逆變器電路在結構上，使得向P溝道晶體管和N溝道晶體管的各自的柵極供給源時鐘，所述P溝道晶體管的源極連接于電源電壓，所述N溝道晶體管的源極接地，所述P溝道晶體管和所述N溝道晶體管的各自的漏極互連，所述設定電路在結構上，使得在所述P溝道晶體管的源極與電源電壓之間、在所述N溝道晶體管的源極與接地之間安裝的晶體管的柵極上施加占空比設定信號，對應于所述占空比設定信號的電位，改變所述逆變器電路的開關電平并且從所述逆變器電路的輸出處輸出所述系統時鐘。
本發明的半導體裝置的設計方法，其特征在于，具備根據布局信息所得的各節點的延遲信息和任意設定的動作頻率進行時域內的電流分析的階段；將由所述電流分析所得的結果變換到頻域的階段；判定在任意設定的頻帶中的頻率成分的判定階段，使系統時鐘的占空比變化，通過反復進行電流分析以決定占空比。
本發明的半導體裝置的設計方法，其特征還在于，具備根據布局信息所得的各節點的延遲信息和進行時域內的電流分析的電流分析階段；在系統時鐘的上升時和下降時分別地將由所述電流分析階段所得的結果變換到頻域的變換階段；根據任意設定的動作頻率導出的系統時鐘的周期和由占空比導出的所述變換階段輸出間的相位差，算出各自的頻率成分的運算階段；以及判定在任意設定的頻帶中的頻率成分的判定階段，使系統時鐘的占空比變化，通過反復進行所述運算階段以決定占空比。
本發明的半導體裝置的設計方法，其特征還在于，具備根據布局信息所得的各節點的延遲信息和進行時域內的電流分析的電流分析階段；在系統時鐘的上升時和下降時分割地將由所述電流分析相位所得的結果變換到頻域的變換階段；根據任意設定的動作頻率導出的系統時鐘的周期和由占空比導出的所述變換階段輸出間的相差，算出各自的頻率成分的運算階段；以及判定在任意設定的頻帶的頻率成分的判定階段，使系統時鐘的高區域或者低區域變化，通過反復進行所述運算階段以決定高區域和低區域的時間差。
本發明的半導體裝置，其特征還在于，所述系統的高區域和低區域的時間差為對要降低的頻域的倒數除以2所得到的值。
本發明的半導體裝置，其特征還在于，所述系統的高區域和低區域的時間差是在4ns～6ns之間。


圖1是本發明的(實施方式1)半導體裝置的結構圖。
圖2是該實施方式的半導體裝置的結構圖。
圖3是該實施方式的半導體裝置的信號波形圖。
圖4是該實施方式的半導體裝置的電流波形圖。
圖5是該實施方式的半導體裝置的電流頻譜波形圖。
圖6是本發明的(實施方式2)半導體裝置的電流頻譜波形圖。
圖7是該實施方式的半導體裝置的電流頻譜波形圖。
圖8是該實施方式的半導體裝置的信號波形圖。
圖9是本發明的(實施方式3)半導體裝置的結構圖。
圖10是本發明的(實施方式4)半導體裝置的結構圖。
圖11是本發明的(實施方式5)半導體裝置的結構圖。
圖12是該實施方式的半導體裝置的信號波形圖。
圖13是本發明的(實施方式6)半導體裝置的結構圖。
圖14是示意本發明的(實施方式7)半導體設計方法的結構的流程圖。
圖15是示意本發明的(實施方式8)半導體設計方法的結構的流程圖。
圖16是本發明的(實施方式9)半導體裝置的信號波形圖。
圖17是該實施方式的半導體裝置的電流頻譜波形圖。
圖18是該實施方式的半導體裝置的電流頻譜波形圖。
圖19是現有的半導體裝置的結構圖。
圖20是現有的半導體裝置的電流波形圖。
圖21是現有的半導體裝置的電流頻譜波形圖。
具體實施例方式
以下，參照附圖來說明本發明的實施方式。
(實施方式1)圖1、圖2示意本發明的(實施方式1)半導體裝置，與表示現有例的圖19的不同點在于，在振蕩電路部2與內部電路4之間插入安裝占空比改變電路3。圖3～圖6是該信號波形圖、電流頻譜圖。
在作為半導體裝置的半導體芯片1中，在連接有振蕩器或者是振子的振蕩電路部2與半導體芯片1的內部電路4之間插入安裝的占空比改變電路3，如圖2所示，具有分配并輸入來自振蕩電路部2的源時鐘S101的延遲電路8和邏輯門7，其中，所述內部電路4由輸入系統時鐘的CTS電路5和根據用CTS電路輸出的時刻調整后的系統時鐘進行同步動作的動作電路部6構成。
源時鐘S101與在占空比改變電路3內沿著向延遲電路8分配的途徑的信號S102在邏輯門7中進行邏輯和，并作為系統時鐘S103輸出到CTS電路5。
在CTS電路5中，系統時鐘S103補償信號變化的時刻，在同一時刻，作為向構成動作電路部6的電路元件輸入的時鐘信號S104、S105、S106輸出。
構成動作電路部6的電路元件在CTS電路5輸出的時鐘信號S104、S105、S106的上升沿一齊開始信號變化。
還有，如圖3所示，由于系統時鐘S103是源時鐘S101與沿著向延遲電路8分配的途徑的信號S102的邏輯和輸出，所以該占空比不同于現有例的50％。
另外，在CMOS電路中，信號遷移時，產生貫通電流以及信號線的電位變化所需要的充放電電流。
因此，在CTS電路5中，在系統時鐘S103的上升以及下降的各沿的時刻都消耗電流，而在動作電路部6只在與系統時鐘S103同時刻的時鐘信號S104、S105、S106的上升沿的時刻消耗電流。
系統時鐘S103的占空比為52％的情況下的電流波形以及信號頻譜波形分別如圖4、圖5所示。
半導體芯片1消耗的電流I(t)表示為I0(t)與I1(t)的和，其中，I0(t)是在系統時鐘S103以及時鐘信號S104、S105、S106的上升沿消耗的電流，I1(t)是在系統時鐘S103以及時鐘信號S104、S105、S106的下降沿消耗的電流。
I(t)＝I0(t)+I1(t) …(式1)由于電流是以系統時鐘S103的周期產生，用傅里葉變換，能夠進行如(式2)那樣的變換。
I0(t)=a0+Σn=1∞ancos(2πntT)+Σn=1∞bnsin(2πntT)]]>=A0+Σn=1∞Ancos(2πntT)]]>I1(t)=B0+Σn=1∞Bncos(2πnt+THT)]]>…(式2)系統時鐘S103的n次諧波成分根據(式2)以及三角函數的加法定律(式3)，可得到(式4)。
Ancos(2πntT)+Bncos(2πnt+THT)]]>=An2+2AnBncos(2πnTHT)+Bn2sin(2πnTHT)]]>…(式3)n次的諧波成分為An2+2AnBncos(2πnTHT)+Bn2]]>…(式4)由此，占空比50％時的10次諧波成分可由T0＝T/2得到，A102+2A10B10cos(2π×10×THT)+B102=A102+2A10B10+B102=A10+B10]]>占空比52％時的10次諧波成分可由T0＝0.52T得到，A102+2A10B10cos(2π×10×THT)+B102=A102+2A10B10cos(0.4π)+B102]]>=A102+0.62A10B10+B102]]>在本發明的(實施方式1)半導體裝置中，通過占空比改變電路3改變系統時鐘S103的占空比，在系統時鐘S103以及時鐘信號S104、S105、S106的上升沿的消耗電流I0與系統時鐘S103以及時鐘信號S104、S105、S106的下降沿的消耗電流I1之間設有相位差。
在圖6中是比較如圖21所示的現有例的電流頻譜與該場合(實施方式1)的電流頻譜的諧波電平而得到的結果，由此可知，利用實施方式1，能夠降低電流I的偶數時的諧波成分，能夠實現電磁波障礙少的半導體裝置。
還有，雖然在圖2的邏輯門7中是運算邏輯和的，也可以運算出邏輯積，將其作為系統時鐘S103，也能夠得到同樣的效果。
(實施方式2)圖7和圖8示意本發明的實施方式2。
圖7示意圖1所示的占空比改變電路3的另外的例，實施方式2的半導體裝置的振蕩電路部2和內部電路4與實施方式1的相同。圖8是該實施方式的信號波形圖。
在圖7中，11、12、13是串聯聯接的延遲電路并且構成延遲生成部。在延遲電路11的輸入處輸入源時鐘S101，從各自的連接點輸出從源時鐘S101依次延遲的信號S112、S113、S114。
14是作為第1的邏輯門的4輸入“與”(AND)電路，在其輸入處，供給有源時鐘S101，以及延遲信號S112、S113、S114。15是作為第2的邏輯門的3輸入的“或非”(NOR)電路，在其輸入處，輸入有源時鐘S101，以及延遲信號S112、S113。
16是置位·復位型閂鎖電路，根據來自4輸入的“與”(AND)電路14的置位信號S115和來自3輸入的“或非”(NOR)電路15的復位信號S116，切換輸出的電平，輸出系統時鐘S113。
參照圖8來說明具有該結構的半導體裝置的動作。
基于與振蕩電路2連接的振蕩器或者是振子的頻率生成的占空比為50％的源時鐘S101，由延遲電路11、12、13依次附加一定時間的延遲。因此，對于置位信號S115，源時鐘S101的上升沿通過延遲電路13漸漸呈有效，閂鎖電路16作為系統時鐘S103輸出高電平。
相反，對于復位信號S116，源時鐘S101的下降沿在通過延遲電路12之后呈有效，閂鎖電路16使系統時鐘S103變化到低電平。
因此，系統時鐘S103的高電平區域與低電平區域相比，只縮短延遲電路13的延遲值的部分。
其次，在源時鐘S101的高電平區域被頻譜P1重疊著的情況下，由于該頻譜P1產生的變化是由延遲電路11、12、13僅延遲一定時間并且依次附加于信號S112～S114的，因此，就是在源時鐘S101由于頻譜P1變為低電平時，因為系統時鐘S113處于高電平，復位信號S116也不會變為有效，系統時鐘S103仍處于高電平而不變化。
此后，信號S113在頻譜P1漸漸到達時，由于源時鐘S101已經復原到高電平，同樣不會變為有效，系統時鐘S103仍處于高電平而不變化。
同樣，在源時鐘S101的低電平區域被頻譜P2重疊著的情況下，由于頻譜P2產生的變化是由延遲電路11、12、13依次附加一定時間的延遲，因此，就是在源時鐘S101成為高電平時，因為系統時鐘S113處于低電平，復位信號S115也不會變為有效，系統時鐘S103仍處于低電平而不變化。
然后，信號S113在頻譜P1漸漸到達時，由于源時鐘S101已經復原到低電平，同樣不會變為有效，系統時鐘S103仍處于低電平而不變化。
本發明的(實施方式2)半導體裝置中，由延遲電路11、12、13，改變置位信號S115、復位信號S116的產生時刻，使系統時鐘S117的占空比變化。又，在源時鐘S101處重疊有頻譜P1、P2的情況下，也能夠吸收噪聲，并保持將系統時鐘S101的占空比保持一定。因此，能夠獲得降低電源電流偶數時的諧波成分并且電磁波障礙少的半導體裝置。
還有，雖然在實施方式2中將最終級的延遲電路12的輸出信號S114只接入于生成置位信號S115的4輸入“與”(AND)電路14的輸入，然而，即使將輸出信號S114只接入于生成復位信號S116的3輸入“或非”(NOR)電路15，也能夠得到同樣的效果。
(實施方式3)圖9示意圖2所示的占空比改變電路3的另外的例。
在圖9中，11、12、13是輸入源時鐘S101的串聯聯接的延遲電路，從各自的連接點輸出從源時鐘S121依次延遲的信號S112、S113、S114。
24是選擇延遲信號S112、S113、S114的其中之一作為輸出信號S126進行輸出的選擇電路，由占空比設定信號S125指定選擇哪個對象。
在邏輯門25的輸入處供給輸出信號S126和源時鐘S101，該邏輯積作為系統時鐘S103輸出。
以下來詳細說明具有該結構的半導體裝置的動作。
基于與振蕩電路2連接的振蕩器或者是振子的頻率生成的占空比為50％的源時鐘S101，由延遲電路11、12、13依次附加一定時間的延遲，由選擇電路24選擇的信號S126與源時鐘S121的邏輯積由邏輯門25檢出并且作為系統時鐘S103輸出。
因此，在源時鐘S101變化到低電平的情況下，系統時鐘S103也立即向低電平變化，相反，在源時鐘S101變化到高電平的情況下，由選擇電路24選擇的延遲信號到達之前，不變化成高電平。因此，系統時鐘S103的高電平區域與低電平區域相比，能夠縮短由選擇電路24選擇的延遲值的部分。
本發明的實施方式3半導體裝置中，由選擇電路24選擇延遲電路11、12、13的輸出，使系統時鐘S103的占空比變化。因此，通過設定電路的設定值，能夠得到裝載有半導體裝置的商品對于作為削減對象的頻帶有效地削減諧波的半導體裝置。
(實施方式4)圖10示意圖1所示的占空比改變電路3的另外的例，實施方式3的半導體裝置的振蕩電路2和內部電路4與實施方式1的相同。
在實施方式3中，是用邏輯門25來生成系統時鐘S103的，如圖10所示，選擇各延遲電路的輸出，分別向邏輯和門、邏輯積門輸入，生成置位信號以及復位信號，采用該信號，使閂鎖電路的輸出信號即系統時鐘變化，這樣的構造也能夠取得同樣的效果，而且，夠得到能除去在源時鐘信號上重疊的噪聲成分的半導體裝置。
具體是，在作為圖7所示的第1的邏輯門的4輸入“與”(AND)電路14的輸入，通過“或”(OR)門37a～37d供給信號，在作為第2的邏輯門的3輸入“或非”(NOR)電路15的輸入，通過“與”(AND)門38a～38d供給信號。
“或”(OR)門37a～37d分別具有如下結構在“或”(OR)門37a～37d的各自的一輸入處連接源時鐘S101、延遲信號S112、S113、S114，在“或”(OR)門37a～37d的各自的另一輸入處連接有第1～第4的高區域設定信號，通過第1～第4的高區域設定信號切換4輸入“與”(AND)電路14的輸入信號。
“與”(AND)門38a～38d分別具有如下結構在“與”(AND)門38a～38d的各自的一輸入處連接有源時鐘S101、延遲信號S112、S113、S114，在“與”(AND)門38a～38d的各自的另一輸入處連接有第1～第4的低區域設定信號，通過第1～第4的低區域設定信號切換3輸入“或非”(NOR)電路15的輸入信號。
由此，能夠將從作為延遲生成部的延遲電路11、12、13輸出并由作為設定電路的“或”(OR)門37a～37d選擇且向作為第1的邏輯門的4輸入“與”(AND)電路14輸入的延遲量最多的信號、與從延遲電路11、12、13輸出并由作為設定電路的“與”(AND)門38a～38d選擇且向作為第2的邏輯門的3輸入“或非”(NOR)電路15輸入的延遲量最多的信號的延遲量的差作為系統時鐘的高區域和低區域的差來改變占空比。
(實施方式5)圖11和圖12示意本發明的實施方式5。
圖11示意圖1所示的振蕩電路2的具體電路和占空比改變電路3的另外的例，其中的內部電路4與實施方式1的相同。圖12是該實施方式的信號波形圖。
在圖11中，在P溝道晶體管42和N溝道晶體管43的各自的柵極上供給有源時鐘S101。P溝道晶體管42的源極與電源電壓連接，N溝道晶體管43的源極接地。P溝道晶體管42和N溝道晶體管43的各自的漏極互相連接。在P溝道晶體管42和N溝道晶體管43的漏極與接地之間，并列設置N溝道晶體管44a、45a的串聯電路與N溝道晶體管44b、45b的串聯電路，在N溝道晶體管44a、44b的柵極上供給有源時鐘S101。
P溝道晶體管42和N溝道晶體管43的漏極的信號S132通過波形整形用邏輯門46作為系統時鐘S103輸出。
參照圖12先來說明通過占空比設定信號S134、S135而N溝道晶體管45a、45b成截止(OFF)狀態的動作。
振蕩電路2如圖12(a)所示，基于振子X的頻率，輸出生成近似于正弦波的波形的源時鐘S101。
這里，由于N溝道晶體管45a、45b處于截止狀態，N溝道晶體管44a、44b與源時鐘S101的電平無關地而并沒有電流流過。因此，信號S132的信號電平由P溝道晶體管42的晶體管能力與N溝道晶體管43的晶體管能力所決定，通過邏輯門46，輸出如圖12(b)所示的占空比為50％的系統時鐘S103。
其次，說明利用占空比設定信號S134、S135而N溝道晶體管45a處于導通(ON)狀態、N溝道晶體管45b處于截止狀態時的動作。
由于N溝道晶體管45b處于截止狀態，在N溝道晶體管45b與源時鐘S101的電平無關地而并沒有電流流過。但是，根據源時鐘S101的電平，作為向接地側的電流途徑，追加經過N溝道晶體管44a、45a的路徑。因此，開關電平變低，與N溝道晶體管45a、45b都處于截止狀態的情況相比，由于信號S132的呈低電平區域增大，所以通過邏輯門46的系統時鐘S103如圖12(c)所示，與圖12(b)所示的占空比為50％的系統時鐘S103相比，輸出高區域變長的占空比的系統時鐘S103。
又，按照占空比設定信號S134、S135，在N溝道晶體管45a、45b都處于導通狀態的情況下，與N溝道晶體管45a處于導通狀態、N溝道晶體管45b處于截止狀態的情況相比，開關電平更低，信號S132進一步增大了低電平區域，通過邏輯門46的系統時鐘S103如圖12(d)所示，與圖12(c)所示的系統時鐘S103相比，輸出高區域變長的占空比的系統時鐘S103。
在使用本發明的實施方式5的占空比改變電路3的半導體裝置中，根據占空比設定信號S134、S135，設定改變由P溝道晶體管42和N溝道晶體管43構成的逆變器電路的開關電平，能夠使系統時鐘S103的占空比變化，根據占空比設定信號S134、S135的設定電路的設定值，不會增大電路規模而能夠容易地獲得裝載有半導體裝置的商品對于作為削減對象的頻帶削減了諧波的半導體裝置。
還有，雖然在上述實施方式5實施例中，是將占空比設定信號S134、S135輸入于N溝道晶體管43一側的，如果設置于P溝道晶體管42的一側，也能夠得到同樣的效果。
(實施方式6)圖13示意本發明的實施方式6。
圖13示意圖1所示的振蕩電路部2的具體電路和占空比改變電路3的其他的例，內部電路4與實施方式1的相同。在實施方式5中，將構成設定電路的晶體管44a、45a、44b、45b形成為，以使得能夠設定在P溝道晶體管42和N溝道晶體管43的漏極與接地之間，并列安裝著的多個晶體管的導通狀態和截止狀態的組合。在實施方式6中，其不同點僅在于，與構成逆變器電路的晶體管42、43串聯地安裝晶體管55。
接著來說明具有如下結構的半導體裝置的動作。
在該半導體裝置中，對應于供給占空比設定端子57的占空比設定信號S144的模擬電平，設定所述逆變器電路的開關電平。
具體是，如果占空比設定信號S144處于高電平，則由P溝道晶體管52、N溝道晶體管53、55構成的逆變器電路的開關電平變低，相反，如果占空比設定信號S144處與高電平，則逆變器電路的開關電平變高。
如此，使系統時鐘S103的占空比變化。因此，根據外部端子的輸入電平，無論是在哪個階段都能夠改變占空比。就是在線路板安裝后也不例外。
因此，為了對于裝載有半導體裝置的商品作為削減對象的頻帶削減諧波，而設定占空比設定信號S144的電位。
還有，在本實施例(實施方式6)中，雖然是在N溝道晶體管53的一側安裝晶體管55并設定占空比，也可以是在P溝道晶體管42與電源電壓之間，同樣地安裝晶體管并設定占空比。
(實施方式7)該實施方式是能夠決定各實施方式的半導體裝置的最適當的系統時鐘S103的占空比的設計方法，具備根據由布局信息中得到的各節點的延遲信息與任意設定的動作頻率的邏輯模擬所得到的各節點的信號遷移信息進行時域內電流分析的電流分析階段(phase)；將由所述電流分析所得的結果變換到頻域的階段；以及判定在任意設定頻帶的頻率成分的判定階段，具有使系統時鐘的占空比變化，并通過反復邏輯模擬決定最佳的占空比的階段。
具體是，如圖14所示，在布局設計結束階段，由LPE或者是各種設計工具(tool)，抽出布線的電阻、容量值，得到各節點的延遲信息(步驟S1)。
其次，使各節點的延遲信息反映出來，進行任意設定的動作頻率下的實際延遲模擬，根據其結果，求得電流變化(步驟S2)。
然后，用FFT分析手法將由電流分析得到的結果變換到頻域(步驟S3)。其次，用任意設定的頻率帶判定由步驟S3所得到的頻率成分(步驟S4)，在使系統時鐘的占空比變化之后(步驟S5)，再度，進行實際延遲模擬，由其結果求得電流變化。
就這樣，再度，用FFT分析手法將由電流分析所得到的結果變換到頻域，判定頻率成分。
通過反復該作業，能夠決定最佳的占空比(步驟S7)。
根據上述說明，本發明的(實施方式7)半導體裝置在利用計算機的設計流程中，能夠容易地預測效果，能夠得到對于裝載有半導體裝置的商品作為削減對象的頻帶削減了諧波的半導體裝置。
(實施方式8)該實施方式是能夠決定各實施方式的半導體裝置的最適當的系統時鐘S103的占空比的設計方法，，具備根據由布局信息所得到的各節點的延遲信息與由邏輯模擬所得到的系統時鐘遷移時的各節點的信號遷移信息，分別對于系統時鐘的上升時、下降時，進行時域內的電流分析的階段；將由所述電流分析所得的結果變換到頻域的變換階段；根據任意設定的動作頻率導出的系統時鐘的周期和由占空比導出的所述變換階段輸出間的相差分別計算各自的頻率成分的運算階段；以及判定在任意設定的頻帶下的頻率成分的判定階段，具有使系統時鐘的占空比變化，通過反復所述運算階段決定最佳的占空比。
具體是，如圖15所示，在布局設計結束階段，由LPE或者是各種設計工具(tool)，抽出布線的電阻、容量值，得到各節點的延遲信息(步驟S1)。
其次，使各節點的延遲信息反映出來，對于計算機來說，進行在負擔較輕的動作頻率下的實際延遲模擬，根據其結果，分別求得在系統時鐘上升時、下降時的電流變化(步驟S2)。
然后，用FFT分析手法將由電流分析得到的結果變換到頻域(步驟S3)。
基于這里所得到的頻率成分，考慮占空比、相位差進行運算。在任意設定的頻帶下進行判定(步驟S4)，在使系統時鐘的占空比變化之后(步驟S5)，再度，進行運算，判定頻率成分。
通過反復該作業，能夠決定最佳的占空比(步驟S6)。
根據上述說明，本發明的(實施方式8)半導體裝置由于計算時要花費時間的電流分析、以及變換階段在系統時鐘的上升時、下降時分別只進行1次，不給計算機增加負擔，能夠高速地算出最佳的占空比，能夠得到裝載有半導體裝置的商品對于作為削減對象的頻帶削減了諧波的半導體裝置。
(實施方式9)圖16～圖18示意說明在圖2所示的(實施方式1)的半導體裝置中，是怎樣算出延遲電路8的延遲值d的具體例。
基于與振蕩電路部2連接的振蕩器或者振子的頻率生成的源時鐘S101，與通過占空比改變電路3內的延遲電路8延遲的信號S102在邏輯門7中進行邏輯和，并作為系統時鐘S103向CTS電路5輸出。
在CTS電路5中，系統時鐘S103補償信號變化的時刻，在同一時刻作為輸入到構成動作電路6的電路元件的時鐘信號S104、S105、S106輸出。
構成動作電路部6的電路元件在從CTS電路5輸出的時鐘信號S104、S105、S106的上升沿一齊開始信號變化。
另外，在CMOS電路中，在信號遷移時，產生了貫通電流以及信號線路的電位變化所需要的充放電電流。
因此，在CTS電路5中，在系統時鐘S103的上升以及下降的各沿的時刻都消耗電流，而在動作電路部6中只在與系統時鐘S103同時刻的時鐘信號S104、S105、S106的上升沿的時刻消耗電流。
半導體芯片1消耗的電流I(t)表示為I0(t)與I1(t)的和，其中，I0(t)是在系統時鐘S103以及時鐘信號S104、S105、S106的上升沿消耗的電流，I1(t)是在系統時鐘S103以及時鐘信號S104、S105、S106的下降沿消耗的電流。
I(t)＝I0(t)+I1(t)…(式1)這里，由于電流是以系統時鐘S103的周期產生，用傅里葉變換能夠如(式2’)那樣進行變換。
I0(t)=a0+Σn=1∞ancos(2πntT)+Σn=1∞bnsin(2πntT)]]>=A0+Σn=1∞Ancos(2πntT)]]>…(式2’)I1(t)=B0+Σn=1∞Bncos(2πnt+T2+dT)]]>這里，電源電流的n次的諧波成分由(式2)以及三角函數的加法定律(式3)，得到(式4)。
Cnsin(2πntT+α)=Ancos(2πntT)+Bncos(2πnt+T2+dT)]]>=An2+2AnBncos(2πnT2+dT)+Bn2sin(2πntT+α)]]>…(式3’)n次的諧波成分為Cn=An2+2AnBncos(2πnT2+dT)+Bn2]]>=An2+2AnBncos(πn+2πndT)+Bn2]]>…(式4’)這里，根據COS(2π+β)＝COS(β)、COS(π+β)＝-COS(β)，偶數次(n＝2m)的諧波成分、奇數次(n＝2m+1)的諧波成分分別由(式5)(式6)求得。
C2m=An2+2AnBncos(2πndT)+Bn2]]>…(式5)C2m+1=An2-2AnBncos(2πndT)+Bn2]]>…(式6)圖17、圖18分別是偶數次的頻率成分、奇數次的頻率成分的頻譜圖。通過改變系統時鐘S103的占空比，雖然能加快偶數次的頻率成分的衰減，但與次數的增加相反地，奇數次的頻率成分增大。
一般來說，電磁波障礙在有一定寬度的頻帶內的最大值成為問題。因此，如果成為目的的頻帶中的偶數次的頻率成分、奇數次的頻率成分不相等，通過改變系統時鐘S103的占空比，能夠使諧波的削減效果達到最大。
這里，如果設作為目的的頻帶為fa，則由(式7)可得到應降低的諧波的次數。
n=fa1/T=fa·T]]>…(式7)因此，在頻帶fa中，使偶數次的頻率成分、奇數次的頻率成分相等的延遲值d，可由下式求得。
C2m=C2m=An2+2AnBncos(2πndT)+Bn2]]>=An2-2AnBncos(2πndT)+Bn2]]>∴cos(2πndT)=-cos(2πndT)=0]]>根據上式和(式7)，求得cos(2πndT)=cos(2π·fa·T·dT)=cos(2π·fa·d)=0]]>由此，成為2π·fa·d＝(π/2)，∴d＝(1/4fa) ……(式8)在音響等的系統中，FM無線電帶域(下限頻率為70MHz～上限頻率120MHz)的頻率成分很容易成問題。在(式8)中，通過代入fa＝70MHz～120MHz，可算出延遲電路8的延遲值d在2ns～3ns為最佳。由于系統時鐘S103的高區域與低區域的差是延遲值d的2倍，可算出該差在4ns～6ns為最佳。
根據上述說明，該(實施方式9的)半導體裝置中，通過占空比改變電路3，將延遲電路8的延遲值作為所要降低的頻率區域的倒數除以4所得到的值，則系統時鐘S103的高區域與低區域的差等于所要降低的頻率區域的倒數除以2所得到的值。
因此，系統時鐘的奇數次的諧波成分以及偶數次的諧波成分在所要降低的頻帶中取相等的值。由此，能夠降低電流I的偶數時的諧波成分，能夠得到電磁波障礙少的半導體裝置。
本發明的半導體裝置，具備振蕩電路部，連接有振蕩器或者振子并輸出源時鐘；與系統時鐘同步的內部電路；以及占空比改變電路，將由所述振蕩電路部輸出的源時鐘的占空比改變成離開50％附近的規定占空比并且將系統時鐘輸出到所述內部電路，通過改變系統時鐘的占空比并錯開在所述內部電路所消耗的電流的相位，由此，抵消集中于系統時鐘頻率的偶數次的頻率成分，能夠實現電磁波障礙少的半導體裝置。
本發明的半導體裝置的設計方法，具備根據布局信息所得的各節點的延遲信息和任意設定的動作頻率進行在時域中的電流分析的階段；將由所述電流分析所得的結果變換成頻域的階段；以及判定在任意設定的頻帶的頻率成分的判定階段，使系統時鐘的占空比變化，通過反復進行電流分析以決定最佳的占空比，因此，在利用計算機設計流程中，能夠容易地預測效果，削減向系統時鐘頻率的偶數次集中的頻率成分，能夠降低半導體裝置輻射出的不需要輻射。
本發明的半導體裝置的設計方法，具備布局信息所得的各節點的延遲信息和進行時域內的電流分析的電流分析階段；分別對于系統時鐘的上升時和下降時，將由所述電流分析階段所得的結果變換到頻域的變換階段；以及根據任意設定的動作頻率導出的系統時鐘的周期和有占空比導出的所述變換階段輸出間的相位差，算出各自的頻率成分的運算階段；以及判定在任意設定的頻域的頻率成分的判定階段，使系統時鐘的高區域或者低區域變化，通過反復所述運算階段決定高區域和低區域的時間差，因此，由于計算時花費時間的電流分析，以及變換階段在系統時鐘的上升時、下降時分別只進行1次，不給計算機增加負擔，能夠高速地算出最佳的占空比，能夠最適當地削減集中于系統時鐘頻率的偶數次的頻率成分，能夠降低半導體裝置輻射出的不需要輻射。
權利要求
1.一種半導體裝置，其特征在于，具備振蕩電路部(2)，連接有振蕩器或振子并輸出源時鐘(S101)內部電路(4)，與系統時鐘同步地進行動作；以及占空比改變電路(3)，將由所述振蕩電路部(2)輸出的源時鐘(S101)的占空比改變成離開50％附近的規定占空比，并且作為系統時鐘(S103)輸出到所述內部電路(4)，所述內部電路(4)具有動作電路部(6)，與所述系統時鐘的上升沿或者下降沿的一方同步地動作；CTS電路(5)，調整所述系統時鐘(S103)的對所述動作電路部(6)的到達時刻。
2.如權利要求1所述的半導體裝置，其特征在于，所述占空比改變電路(3)具有邏輯門(7)，其中，將由所述振蕩電路部(2)輸出的所述源時鐘(S101)以及將所述源時鐘(S101)通過延遲量不同的信號途徑供給所述邏輯門(7)的輸入，所述邏輯門(7)計算出與所述源時鐘(S101)的邏輯和或者邏輯積并且作為所述系統時鐘(S103)輸出。
3.如權利要求1所述的半導體裝置，其特征在于，所述占空比改變電路(3)由下述單元構成延遲生成部(11+12+13)，串連聯接多個延遲元件并且在輸入處供給從所述振蕩電路部輸出的所述源時鐘(S101)；第1邏輯門(14)，計算來自構成所述延遲生成部(11+12+13)的所述多個延遲元件的任意級的多個輸出的邏輯積；第2邏輯門(15)，計算來自構成所述延遲生成部(11+12+13)的所述多個延遲元件的任意級的多個輸出的邏輯和；以及閂鎖電路(16)，根據所述第1邏輯門(14)和所述第2邏輯門(15)的輸出信號切換高輸出和低輸出并且作為所述系統時鐘(S103)輸出，并且，只向所述第1邏輯門(14)輸入所述延遲生成部(11+12+13)輸出的延遲量最多的信號(S114)。
4.如權利要求1所述的半導體裝置，其特征在于，所述占空比改變電路(3)由下述單元構成延遲生成部(11+12+13)，串連聯接多個延遲元件并且向輸入處供給從所述振蕩電路部輸出的所述源時鐘(S101)；第1邏輯門(14)，計算來自構成所述延遲生成部(11+12+13)的所述多個延遲元件的任意級的多個輸出的邏輯積；第2邏輯門(15)，計算來自構成所述延遲生成部(11+12+13)的所述多個延遲元件的任意的級的多個輸出的邏輯和；閂鎖電路(16)，根據所述第1邏輯門(14)和所述第2邏輯門(15)的輸出信號切換高輸出和低輸出并且作為所述系統時鐘(S103)輸出，并且，只向所述第2邏輯門(15)輸入所述延遲生成部(11+12+13)輸出的延遲量最多的信號(S114)。
5.如權利要求2所述的半導體裝置，其特征在于，所述占空比改變電路(3)由選擇電路(24)選擇將由所述振蕩電路部(2)輸出的所述源時鐘(S101)通過延遲量不同的信號途徑輸出的任意一個信號途徑，并且具有將選擇電路(24)的輸出和所述源時鐘(S101)的邏輯和或邏輯積作為所述系統時鐘(S103)輸出的邏輯門(25)。
6.權利要求3或4所述的半導體裝置，其特征在于，所述占空比改變電路(3)還設置有設定電路(37a～37d)，選擇所述源時鐘(S101)和來自構成所述延遲生成部(11+12+13)的所述多個延遲元件的任意級的多個輸出并且供給所述第1邏輯門(14)的輸入；以及設定電路(38a～38d)，選擇所述源時鐘(S101)和來自構成所述延遲生成部(11+12+13)的所述多個延遲元件的任意級的多個輸出并且供給所述第2邏輯門(15)的輸入。
7.如權利要求1所述的半導體裝置，其特征在于，所述占空比改變電路(3)具有改變向輸入處供給所述源時鐘(S101)的逆變器電路(42、43)的開關電平的設定電路(S134、S135、44a、45a、44、45b)，從所述逆變器電路(42、43)輸出側輸出系統時鐘(S103)。
8.如權利要求7所述的半導體裝置，其特征在于，所述逆變器電路在結構上，使得向P溝道晶體管(42)和N溝道晶體管(43)的各自的柵極供給源時鐘(S101)，所述P溝道晶體管(42)的源極連接于電源電壓，所述N溝道晶體管(43)的源極接地，所述P溝道晶體管(42)和所述N溝道晶體管(43)的各自的漏極互連，所述設定電路在結構上，使得能夠設定在所述P溝道晶體管(42)和所述N溝道晶體管(43)的漏極與接地之間、在所述P溝道晶體管(42)和所述N溝道晶體管(43)的漏極與電源電壓之間并列安裝的多個晶體管的導通狀態和截止狀態的組合。
9.如權利要求7所述的半導體裝置，其特征在于，所述逆變器電路在結構上，使得向P溝道晶體管(42)和N溝道晶體管(43)的各自的柵極供給源時鐘(S101)，所述P溝道晶體管(42)的源極連接于電源電壓，所述N溝道晶體管(43)的源極接地，所述P溝道晶體管(42)和所述N溝道晶體管(43)的各自的漏極互連，所述設定電路在結構上，在所述P溝道晶體管(42)的源極與電源電壓之間、在所述N溝道晶體管(43)的源極與接地之間安裝的晶體管(55)的柵極上施加占空比設定信號(S144)，對應于所述占空比設定信號(S144)的電位，改變所述逆變器電路(42、43)的開關電平，從所述逆變器電路(42、43)的輸出處輸出所述系統時鐘(S101)。
10.一種半導體裝置的設計方法，其特征在于，具備根據布局信息所得的各節點的延遲信息和任意設定的動作頻率進行時域內的電流分析的階段；將由所述電流分析所得的結果變換到頻域的階段；以及判定在任意設定頻帶中的頻率成分的判定階段；使系統時鐘的占空比變化，通過反復進行電流分析決定占空比。
11.一種半導體裝置的設計方法，其特征在于，具備由布局信息所得的各節點的延遲信息和進行時域內的電流分析的電流分析階段；分別對系統時鐘的上升時和下降時，將由所述電流分析階段所得的結果變換到頻域的變換階段；根據任意設定的動作頻率導出的系統時鐘的周期和由占空比導出的所述變換階段輸出間的相位差，算出各自的頻率成分的運算階段；以及判定在任意設定的頻帶中的頻率成分的判定階段，使系統時鐘的占空比變化，通過反復進行所述運算階段決定占空比。
12.一種半導體裝置的設計方法，其特征在于，具備由布局信息所得的各節點的延遲信息和進行時域內的電流分析的電流分析階段；分別對于系統時鐘的上升時和下降時，將由所述電流分析階段所得到的結果變換成頻域的變換階段；根據任意設定的動作頻率導出的系統時鐘的周期和由占空比導出的所述變換階段輸出間的相位差，算出各自的頻率成分的運算階段；以及判定在任意設定的頻帶中的頻率成分的判定階段，使系統時鐘的高區域或者低區域變化，通過反復進行所述運算階段來決定高區域和低區域的時間差。
13.如權利要求1～6所述的半導體裝置，其特征在于，所述系統的高區域和低區域的時間差是對要降低的頻域的倒數除以2所得到的值。
14.如權利要求1～6所述的半導體裝置，其特征在于，所述系統的高區域和低區域的時間差是在4ns～6ns間。
全文摘要
利用占空比改變電路(3)，改變系統時鐘(S103)的占空比，在內部電路(4)中，在系統時鐘(S103)的上升沿消耗的電流與在下降沿消耗的電流之間設置相位差，通過錯開消耗電流的相位，抵消集中于系統時鐘頻率的偶數次的頻率成分，能夠降低電流偶數時的諧波成分，實現電磁波障礙少的半導體裝置。
文檔編號H03K5/156GK1577207SQ20041006365
公開日2005年2月9日 申請日期2004年7月9日 優先權日2003年7月10日
發明者米田貴史 申請人:松下電器產業株式會社