專利名稱：雙二進制到二進制信號的轉換器的制作方法
技術領域：
本發明涉及通信設備，尤其涉及用于對雙二進制信號進行解碼的設備。
背景技術：
雙二進制信號在十九世紀六十年代被采用，自那時以來，在通信系統中已經得到很多的應用。例如，在出現在″IEEE Transactions onCommunications and Electronics″(第82卷，第214-218頁1963年5月)中A.Lender的文章中解釋了雙二進制信號的原理，其教導在此引述作為參考。簡單來說，雙二進制信號使用三個信號電平，例如，″+1″，″0″，和″-1″。與這些電平之一相應的一個信號(即，一個雙二進制碼元)在每個信號間隔(時隙)期間被發射。通常，使用某些轉換規則從一個相應的二進制信號中生成一個雙二進制信號。雖然兩個信號都攜帶相同的信息，但是與二進制信號的帶寬相比，雙二進制信號以信噪比作為代價，它的帶寬可以減少2倍。另外，可以如此構造雙二進制信號以使它具有某些碼間相關性(ISC)數據，這些數據可用于在接收機中執行糾錯算法。
已經建議了若干不同的轉換用于從一個相應的二進制序列ak中構造一個雙二進制序列bk，其中，k＝1，2，3，..。在上面引用的Lender文章中所述的一個如此的轉換如下。對于任何特定的k＝m，當am＝0時，bm＝0。當am＝1時，bm等于+1或者-1，基于bm前面的上一個非零碼元bm-i的極性確定bm的極性，其中i是一個正整數。更明確地，當i是奇數時，bm的極性與bm-i的極性相同；而當i是偶數時，bm的極性與bm-i的極性相反。由于此轉換的性質，雙二進制序列在連續時隙中沒有在″+1″和″-1″之間的轉換。只能夠出現在(i)″0″和″+1″以及(ii)″0″和″-1″之間的轉換。從一個已知bk重構ak相對簡單。更明確地，當bm＝±1時，am＝1；而當bm＝0時，am＝0。
表1再現了Lender文章中給出的一個示例，以便進一步說明上述轉換。
表1 相關二進制和雙二進制數據序列的示例
一個雙二進制到二進制(D/B)信號轉換器是這樣一個設備即，它被使用在數據傳輸系統尾端的接收機中，以便從一個相應雙二進制編碼信號中重建一個二進制序列。一個典型的現有技術D/B轉換器是用下面更詳細地描述的一個全波整流器來實現的。可是，這種轉換器的一個問題是在相對高數據傳輸速率處，例如，當電路物理尺寸可以和與數據速率相應的波長相比較時，它的性能變得受到不利影響。對于當前技術水平，這種問題出現在大約10Gb/s的數據速率上。
發明內容
根據本發明的原理，在一個實施例中通過包括耦合到邏輯門的一對比較器在內的一個雙二進制到二進制信號轉換器來處理現有技術中的問題。每個比較器接收被應用到轉換器的一個雙二進制編碼模擬信號的拷貝并被設計來基于接收信號與一個相應門限電壓的幅度比較來生成一個二進制輸出。比較器的輸出被饋送到邏輯門中，邏輯門生成一個與雙二進制編碼信號相應的二進制序列。本發明的一個代表轉換器在高達大約40Gb/s的比特率上能夠相對良好地執行并且能夠很方便被合并到使用雙二進制信號的數據傳輸系統的適當集成設備(例如ASIC)中。
根據一個實施例，本發明是一個設備，包括第一比較器，適于接收輸入信號的第一拷貝并生成第一二進制信號；第二比較器，適于接收所述輸入信號的第二拷貝并生成第二二進制信號；和邏輯門，適于基于第一和第二二進制信號生成第三二進制信號，其中輸入信號對應于一個雙二進制序列；和第三二進制信號是所述雙二進制序列的一個二進制表示。
根據另外一個實施例，本發明是一種信號處理方法，包括(A)把一個電信號的幅度與第一和第二門限電壓進行比較以便生成第一和第二二進制值；(B)把一個邏輯函數應用到第一和第二二進制值上以便生成第三二進制值；和(C)重復步驟(A)和(B)以便生成第三二進制值序列，其中電信號對應于一個雙二進制序列；和第三值序列是所述雙二進制序列的一個二進制表示。
根據另外一個實施例，本發明是一種被設計來使用雙二進制信號的數據傳輸系統，所述系統包括一個設備，所述設備包括第一比較器，適于接收輸入信號的第一拷貝并生成第一二進制信號；第二比較器，適于接收所述輸入信號的第二拷貝并生成第二二進制信號；和邏輯門，適于基于第一和第二二進制信號來生成第三二進制信號，其中輸入信號對應于一個雙二進制序列；和第三二進制信號是所述雙二進制序列的一個二進制表示。
從如下詳細說明書、附加權利要求和附圖中，本發明的其他方面、特征和利益將變得更顯而易見。附圖中圖1示出了使用雙二進制信號的代表性數據傳輸系統的框圖；圖2示出了可被用于圖1系統中的一種代表性現有技術D/B轉換器的框圖；圖3示出了根據本發明一個實施例，可被用于圖1系統中的一種D/B轉換器的框圖；圖4圖型地說明了圖3D/B轉換器的一個示例結構；和圖5示出了根據本發明另外一個實施例，可被用于圖1系統中的一種D/B轉換器的框圖。
具體實施例方式
在此對″一個實施例″或″一實施例″的參考是指結合該實施例而描述的特定特征、結構或特性可以被包括在本發明的至少一個實施例中。出現在說明書各個地方的詞組″在一個實施例中″不一定全都是指一個實施例，也不一定是其他實施例互斥的單獨或替換的實施例。
圖1示出了使用雙二進制信號的代表性數據傳輸系統100的框圖。更明確地，系統100被設計來通過傳輸信道106發射與輸入二進制數據序列ck(例如一個偽隨機比特流(PRBS))相應的信息。序列ck在系統100的輸出處被恢復為c′k。在發射機一端，系統100有一個預編碼器102，預編碼器102被設計來把碼間相關性(ISC)數據引入序列ck中。結果的相關二進制序列pk被應用到二進制到雙二進制(B/D)編碼器104，編碼器104生成一個相應的雙二進制序列dk。有關在系統100中用作預編碼器102和編碼器104的代表性電路的更多細節例如在美國專利No.5,892,858中可以找到，其教導在此引述作為參考。
傳輸信道106有一個耦合到傳輸鏈路一端的發射機，和一個耦合到傳輸鏈路另一端的可選接收機(這兩個都未在圖1中明確示出)。基于雙二進制序列dk，發射機生成一個適當的通信信號并把那個信號應用到傳輸鏈路。在鏈路的遠端，接收機(如果有)接收通信信號并生成在圖1中被表示為s(t)的一個相應模擬信號。在一個實施例中，信道106具有(i)包括耦合到電光調制器的激光器的發射機；和(ii)包括光電二極管的接收機，所述發射機和接收機耦合到光纖。在另一實施例中，信道106具有通過無線媒體通信的射頻(RF)發射機和RF接收機。在另一實施例中，信道106具有電波形發生器，它耦合到電路板上的導線，例如微帶狀線。
傳輸信道106輸出的信號s(t)被應用到D/B轉換器108以便生成二進制序列p′k，除了主要由于傳輸信道106中的不完整性引起的可能誤差外，它與序列pk相同。解碼器110倒置預編碼器102的編碼以便生成序列c′k。解碼器110可以被設計來利用序列pk的ISC以便檢測并校正序列p′k中的差錯。解碼器110的一個代表性實施，在美國專利No.4,086,566中被描述，其教導在此引述作為參考。
圖2示出了一種代表性的現有技術D/B轉換器208的框圖，它可以被用作系統100中的D/B轉換器108。轉換器208包括耦合到限幅器214的全波整流器(FWR)212。FWR212把信號s(t)轉換成為整流信號s′(t)，其中，負波形的極性被倒置同時正波形基本上保持不變。FWR212的可仿效實施例可以在美國專利No.4,941,080和6,480,405中找到，它們的教導都在此引述作為參考。限幅器214然后象現有技術中已知的那樣來處理信號s′(t)以便產生序列p′k。
雖然轉換器208很容易適于在相對低頻/比特率上運轉，但是對于相對高的比特率(例如，大約10Gb/s)，這卻不是實際的。特別的，當FWR212中的RF信號波長可與某些電路尺度相比較時，寄生電路效應不利地影響FWR以及轉換器208的性能。結果，設計在相對高比特率上運轉良好并且還相對小、功率有效并便宜的轉換器208可能是很困難的。
圖3示出了D/B轉換器308的框圖，它可以被用作根據本發明一個實施例的系統100中的D/B轉換器108。正如本領域技術人員從提供的說明中應該理解的那樣，轉換器308在大約10Gb/s處或者高于10Gb/s上相對良好地執行，與現有技術轉換器208不同，它同時可以更小并且價格比較低廉易于實現。另外，轉換器308能夠以一種相對直接的形式來適于在甚至更高的比特率上工作并且適用把自己相對簡單地結合到系統100的集成設備(例如ASIC)中。
使用寬帶分離器312(優選地，具有大約1/2Tb的帶寬)，將應用到轉換器308的信號s(t)分成兩個信號拷貝，sa(t)和sb(t)，其中，Tb是序列ck的比特周期。拷貝sa(t)被應用到第一比較器314a的倒相輸入，它的非倒相輸入接收第一門限電壓V1。類似地，拷貝sb(t)被應用到第二比較器314b的非倒相輸入，它的倒相輸入接收第二門限電壓，V2。每個比較器314的輸出x是如下生成的數字信號。當V-≥V+時，x＝0；而當V-＜V+時，x＝1，其中，V-和V+是分別應用到比較器的倒相和非倒相輸入的電壓。每個比較器314的輸出被應用到“異或”(XOR)門316，它生成序列P′k。優選地，每個比較器314a、比較器314b和XOR門316具有大約1/Tb的帶寬。
圖4圖型地說明了轉換器308的一個示例性結構。更明確地，門限電壓V1和V2被設置在大約V0/2和-V0/2的數值上，其中V0是與信號拷貝sa(t)和sb(t)中的雙二進制信號電平相應的電壓。如圖4所示的信號軌跡對應于雙二進制序列″+1，0，-1″。
表2說明了根據圖4配置的轉換器308的操作。
表2 在圖3的轉換器中生成的示例性信號值sa，b(t) xaxbp′ksa，b(t)≥V0/2 0 1 1-V0/2＜sa，b(t)＜V0/2 1 1 0sa，b(t)＜-V0/2 1 0 1正如表2中所指示的，如此配置的轉換器308將把如圖4所示的信號正確地轉換成為二進制序列″101″。
圖5示出了D/B轉換器508的框圖，它可以被用作根據本發明另外一個實施例的系統100中的D/B轉換器108。轉換器508類似于轉換器308(圖3)并且包括寬帶分離器512，兩個比較器514a-b，和邏輯門516。可是，在轉換器508和308之間的一個區別是在轉換器508中，每個信號拷貝被應用到相應比較器514的非倒相輸入。所述轉換器之間的另一區別是邏輯門516是一個“同”(XNOR)門。
表3說明了根據圖4配置的轉換器508的操作。
表3 在圖5的轉換器中生成的示例信號值sa，b(t) xaxbp′ksa，b(t)＞V0/2 1 1 1-V0/2＜sa，b(t)≤V0/2 0 1 0sa，b(t)＜-V0/2 0 0 1正如表3中所指示的，類似于轉換器308，轉換器508將正確地轉換如圖4所示的信號以便生成″101″序列。
有利地，本發明適合于相對高比特率的轉換器不需要現有技術轉換器(例如，圖2的轉換器208)的復雜微波匹配電路。此外，發明者自己的研究證明了在基于銦磷酸脂的集成電路中具體化的本發明的轉換器(i)是強大的并且相對便宜；和(ii)以高達40Gb/s的比特率相對良好地執行。
雖然參考說明實施例已經描述了本發明，但是這個說明書不意指以限制的理解來解釋。雖然本發明的轉換器被描述為接收模擬信號，但是他們同樣能夠被配置來接收數字信號。數據序列可以由不歸零(NRZ)或歸零(RZ)信號來表示。本發明的轉換器可以基于一對比較器，可以不同地并且適當地選擇它們的配置。一個邏輯門可以被實現為本領域已知的適當邏輯元件的組合。例如，“同”門(XNOR門)516(圖5)可以被實現為繼反向器之后的一個“異或”門(XOR門)。使用本發明轉換器的傳輸系統可以被配置來操作，所述操作可以有或者沒有數據預編碼和相應解碼。雖然示例性數據速率(例如，10Gb/s)被使用于上面的說明中，但是本發明的轉換器同樣可以被設計來操作在其它選定的比特率上。本發明已描述的實施例的各種修改以及其他實施例對本發明所屬領域的技術人員來說是顯而易見的，被認為落入下面權利要求中表達的本發明的原理和范圍之內。
雖然如下方法權利要求中的步驟用相應的標記按照一個特定的順序來敘述，除非權利要求詳述包含實現一些或所有那些步驟的一個特定順序，否則那些步驟不一定意指限制為按照那個特定的順序被實現。
權利要求
1.一個設備，包括第一比較器，適于接收輸入信號的第一拷貝并生成第一二進制信號；第二比較器，適于接收所述輸入信號的第二拷貝并生成第二二進制信號；和邏輯門，適于基于第一和第二二進制信號生成第三二進制信號，其中輸入信號對應于一個雙二進制序列；和第三二進制信號是所述雙二進制序列的一個二進制表示。
2.權利要求1的設備，其中所述輸入信號是模擬信號；所述邏輯門包括異或門；和所述輸入信號對應于比大約10Gb/s更高的比特率。
3.權利要求1的設備，還包括一個分離器，所述分離器適于接收輸入信號并生成第一和第二拷貝，其中所述分離器具有大約1/2Tb的帶寬，其中Tb是與輸入信號相應的比特周期；和第一和第二比較器以及邏輯門中的每一個都具有大約1/Tb的帶寬。
4.權利要求1的設備，其中對于每個比較器，當應用到第一輸入端口的電壓等于或高于應用到第二輸入端口的電壓時，相應的二進制信號具有二進制值″0″；和當應用到第一輸入端口的電壓低于應用到第二輸入端口的電壓時，相應的二進制信號具有二進制值″1″。
5.權利要求4的設備，其中對于第一比較器，第一拷貝被應用到第一輸入端口；和第一門限電壓被應用到第二輸入端口；和對于第二比較器，第二門限電壓被應用到第一輸入端口；和第二拷貝被應用到第二輸入端口。
6.權利要求4的設備，其中對于每個比較器，相應的門限電壓被應用到第一輸入端口；和相應的信號拷貝被應用到第二輸入端口。
7.一種信號處理方法，包括(A)把一個電信號的幅度與第一和第二門限電壓進行比較以便生成第一和第二二進制值；(B)把一個邏輯函數應用到第一和第二二進制值以便生成第三二進制值；和(C)重復步驟(A)和(B)以便生成第三二進制值序列，其中電信號對應于一個雙二進制序列；和第三值序列是所述雙二進制序列的一個二進制表示。
8.權利要求7的方法，其中，對于步驟(A)對于每個門限電壓，當電信號的幅度等于或高于門限電壓時，相應的二進制值是″0″；和當電信號的幅度低于門限電壓時，相應的二進制值是″1″。
9.權利要求7的方法，其中，對于步驟(A)當電信號的幅度等于或高于第一門限電壓時，第一二進制值是″0″；當電信號的幅度低于第一門限電壓時，第一二進制值是″1″；當電信號的幅度等于或低于第二門限電壓時，第二二進制值是″0″；和當電信號的幅度高于第二門限電壓時，第二二進制值是″1″。
10.一種被設計來使用雙二進制信號的數據傳輸系統，所述系統包括一個設備，所述設備包括第一比較器，適于接收輸入信號的第一拷貝并生成第一二進制信號；第二比較器，適于接收所述輸入信號的第二拷貝并生成第二二進制信號；和邏輯門，適于基于第一和第二二進制信號生成第三二進制信號，其中輸入信號對應于一個雙二進制序列；和第三二進制信號是所述雙二進制序列的一個二進制表示。
全文摘要
本發明涉及雙二進制到二進制信號的轉換器。在一個實施例中，一個雙二進制到二進制信號轉換器包括一對耦合到邏輯門的比較器。每個比較器接收被應用到轉換器的一個雙二進制編碼模擬信號的拷貝并被設計來基于接收信號與一個相應門限電壓的幅度比較來生成一個二進制輸出。比較器的輸出被饋送到邏輯門，邏輯門生成一個與雙二進制編碼信號相應的二進制序列。本發明的一個代表轉換器在高達大約40Gb/s的比特率上能夠相對良好地執行并且能夠很方便被合并到使用雙二進制信號的數據傳輸系統的適當集成設備(例如ASIC)中。
文檔編號H03M5/00GK1585280SQ200410059050
公開日2005年2月23日 申請日期2004年7月29日 優先權日2003年7月30日
發明者安德魯·L.·艾達米奇, 杰弗里·H.·辛斯基 申請人:朗迅科技公司