專利名稱：動態cmos的偽結算器電路和啟動方法
技術領域：
一般而言，本發明涉及的工藝是，通過從邏輯電路堆，比如NMOS(N溝道金屬氧化物半導體)邏輯電路堆或PMOS(P溝道金屬氧化物半導體)邏輯電路堆中去除常規的結算器電路以及使用堆疊的參數之一來啟動移位后的結算器，以便使邏輯電路堆提高速度和降低高度。
背景技術：
動態CMOS(互補金屬氧化物半導體)邏輯電路，在要計算的邏輯函數需要時，通過使柵極的輸出節點預充電然后再放電，實現了比傳統的CMOS邏輯電路更高的性能。按照這種方案，僅僅需要N型FET(場效應晶體管)來計算邏輯函數。由于N型FET的固有性質，它比P型FET速度快，所以具有速度優勢。不過，這種速度優勢是有代價的，因為必須為邏輯函數增加額外的晶體管，以便對預充電和計算操作進行正確的定時。
圖1顯示了一個動態柵極，它使用輸入A、B和C來計算邏輯函數A*(B+C)。FET 101用于使輸出節點預充電至一個低電壓。FET102用于防止對輸出節點在預充電期間計算，所以被稱為“結算器器件”。
圖2顯示了一個類似的電路，它具有分開的計算和預充電信號。在多相的多米諾邏輯電路和異步邏輯設計結構中，分開這兩種信號有益處。
只要能夠在每個柵極中實現復雜的布爾函數，動態邏輯電路的效率就很高。柵極的復雜程度取決于保證安全的情況下，下拉網絡(圖2中的FET 108、109、110和111)中最高的N型FET堆。對于當前的CMOS技術，這種高度大約是三個或四個FET，其中一個是計算FET(即結算器)。通過柵極的延遲也隨著下拉堆的高度極快地增加。這就是問題所在。
發明內容
鑒于常規系統的上述問題、缺點和不足，本發明的目的是降低動態柵極中下拉堆的高度而不改變柵極的功能，由此提高這種柵極的速度。
本發明的另一個目的是教導動態邏輯電路所用的一種偽結算器電路，其中動態邏輯電路的輸入參數之一用于啟動一個FET，該FET的柵極由一個COMPUTE(計算)信號控制，該信號用于啟動動態邏輯電路的計算。
本發明的另一個目的是教導偽結算器電路的多種配置，包括以下情況在輸入參數具有LOW(低)值和COMPUTE信號為HIGH(高)的條件下，偽結算器電路的輸出信號是可預測的。
本發明的另一個目的是教導偽結算器電路的多種配置，包括以下情況COMPUTE信號與邏輯電路的PRECHARGE(預充電)信號極性相同。
所以，按照本發明的第一方面，一個邏輯電路所用的一種偽結算器電路包括一個第一FET(場效應晶體管)，它具有第一源極、第一漏極和第一柵極，以及一個第二FET，它具有第二源極、第二漏極和第二柵極。第一源極連接到第二漏極，以形成第一信號節點。第一信號節點連接到邏輯電路中一個FET的至少一個柵極。第一柵極連接到第二柵極，以形成第二信號節點，它接收第二信號作為輸入信號。第二源極接地。第一漏極變為第三信號節點，它接收第三信號作為輸入信號。
按照本發明的第二方面，本文介紹了一種動態CMOS(互補金屬氧化物半導體)邏輯電路，它包括一個預充電電路，帶有第一節點(連接到一個電源)，一個邏輯電路輸出節點(連接到預充電電路的第二節點)，一個邏輯電路，該邏輯電路根據多個輸入參數信號通過計算一個邏輯函數，控制著邏輯電路輸出節點，每個輸入參數信號都控制著該邏輯電路中一個FET(場效應晶體管)各自的柵極，以及一個偽結算器電路。偽結算器電路包括一個第一FET(場效應晶體管)，它具有第一源極、第一漏極和第一柵極，以及一個第二FET，它具有第二源極、第二漏極和第二柵極。第一源極連接到第二漏極，以形成第一信號節點。第一信號節點連接到選定的層，以成為該選定層的至少一個輸入參數。第一柵極連接到第二柵極，以形成第二信號節點，它接收第二信號作為輸入信號。第二源極接地。第一漏極變為第三信號節點，它接收第三信號作為輸入信號。
按照本發明的第三方面，本文介紹了具有單一類型FET(場效應晶體管)之邏輯電路的一種啟動方法，該邏輯電路根據多個輸入參數信號計算一種邏輯函數，該邏輯電路具有至少兩層的疊合邏輯電路，該方法包括選擇這至少兩層中的一層，用作該邏輯電路的啟動函數，其中選定的層具有所述邏輯電路的至少一個輸入參數。一種偽結算器電路為選定的層提供了至少一個輸入參數，而且該偽結算器電路包括一個第一FET(場效應晶體管)，它具有第一源極、第一漏極和第一柵極，以及一個第二FET，它具有第二源極、第二漏極和第二柵極。第一源極連接到第二漏極，以形成第一信號節點。第一信號節點連接到選定的層，以成為該選定層的至少一個輸入參數。第一柵極連接到第二柵極，以形成第二信號節點，它接收第二信號作為輸入信號。第二源極接地。第一漏極變為第三信號節點，它接收第三信號作為輸入信號。
附圖簡要說明參考附圖，根據本發明的一個優選實施例的以下詳細說明，將會更好地理解上述的和其它的目的、方面和優點，其中圖1顯示了現有技術的一個動態柵極；圖2顯示了現有技術的一個動態柵極，帶有一個分開的預充電電路；圖3顯示了本發明的第一個實施例；圖4顯示了本發明的第二個實施例；以及圖5顯示了本發明的第三個實施例。
具體實施例方式
現在參看附圖，更具體地說是參看圖3，其中顯示了本方法的優選實施例和依據本發明的結構。本文介紹了三種不同的特定電路，但是本領域的任何一個普通的技術人員都會立即明白，一旦閱讀和理解了這份公開資料，可以有許多的變種。
也應當注意，雖然在所示電路中使用的是NMOS晶體管，但是本領域的任何一個普通的技術人員都能夠把本文介紹的技術轉用在對應的PMOS邏輯電路中。也應當注意，教授本發明所用的特定邏輯電路，僅僅是一種可能的邏輯電路的一個實例。十分明顯，在一個NMOS晶體管堆或一個PMOS晶體管堆中能夠實現的任何邏輯函數，都能夠很容易地修改為適用本發明。
圖3所示的示范性的第一個實施例，是包括FET 124和125的偽結算器器件的第一個實例。偽結算器器件的操作如下。
當COMPUTE’為高時，節點Ai被拉低，因而FET 121作為一個結算器器件。當COMPUTE’為低時，FET 124把輸入值A傳送到Ai，因而柵極正常運算。注意，通過從堆疊中去除常規的結算器，以及使用輸入參數A啟動移位后的結算器以產生偽結算器，下拉堆疊的高度已經降低了一個FET。
如果COMPUTE’在輸入A之前已經就緒，偽結算器對柵極延遲的影響就非常小，因為FET 124正工作在導通門的模式下。如果在輸入A就緒之后COMPUTE’才就緒，因為FET 124和125形成的反相器造成的延遲，對柵極的延遲就有某些影響。所以圖3中的電路對于三個或更多的堆疊，運行效果會更優。
圖3所示電路的一個優點是，當COMPUTE為高且A為低時，節點Ai不會受到強烈的拉動。要是這種狀態長時間延續，節點Ai會上漂至P型FET的閾值電壓。在這些條件下，FET 121會微弱地變為ON，因而計算結果是不可預測的。為了防止這種情況，如圖4所示，增加了FET 136和反相器137。
換句話說，當COMPUTE’為低時，反相器137提供了一個強信號，使FET 136轉為ON，從而使A上的LOW連接到Ai。
注意，圖3和圖4中電路產生的一個問題在于，信號COMPUTE’和PRECHARGE’具有不同的極性。換句話說，它們不能像圖1那樣連接在一起。
圖5顯示了一種示范性的解決方案，其中已經改變了偽結算器的位置，所以兩種信號具有了相同的極性。在計算階段，COMPUTE從低到高，這種示范性的偽結算器最快。但是在預充電階段，在FET141關斷之前，通過反相器147傳送的信號存在著一個時間延遲，所以它就要慢一些。
以上討論的三個實例，為推廣這種技術(如圖6所示)提供了充分的基礎。如上所述，沒有理由把邏輯電路限制為NMOS，如同在這三個實例中那樣，因為很容易修改為PMOS邏輯電路堆。
為了推廣以上的技術，一個關鍵步驟是選擇邏輯電路堆中的整體級別，其中的輸入參數將用于以圖3至圖5之一中所示的方式啟動移位后的結算器。在本發明的實例中，最容易從堆疊中提取的參數將會是“A”，因為它與(B+C)是“與”的關系。換句話說，具有單一參數“A”的堆疊級別顯然是效率更高的選擇。
作為邏輯電路A*(B+C)的替代者，也可以選擇執行OR函數(B+C)的級別。不過，在這個替代者中，OR函數中包括了B和C這兩個參數。所以，有兩種方案或者是必須并行地實施兩個偽結算器，一個使用參數B啟動，另一個使用參數C啟動，或者是可以由(A+B)啟動一個偽結算器。
根據以上的討論，對圖3至圖5所示技術的推廣就是順理成章的。換句話說，選擇邏輯電路堆的一層，它具有啟動偽結算器器件所用的參數，優選情況下，該層的選擇將是根據哪一層效率最高而確定的。為了提高計算效率，所選定的一層將會提供控制堆疊的AND函數，或者是堆疊的該層中參數最少的OR函數層。
本發明提供了許多益處。首先，它提供了更快的動態柵極。本發明也容許構建更多的復雜動態柵極。換句話說，如果堆疊高度的實際限度為n，那么使用本發明的技術，就能夠構建n個AND項的柵極，而不是n-1項。第三，本發明容許功耗更低的動態柵極，因為堆疊高度降低，使得所有晶體管都能夠稍微小一些。
本發明可以在多種環境中應用。例如，它能夠用于完全定制的數字設計，為數字門的設計者提供更多的實施選擇。它也對ASIC(專用集成電路)的數字設計提供了益處，其中以本發明的方式延伸的柵極可以加入設計庫中，并且在使用時所需的維護與動態邏輯設計相同。
雖然已經以幾個優選實施例介紹了本發明，但是本領域的技術人員將會理解，實施本發明時能夠進行附帶之權利要求書的實質和范圍之內的修改。
另外應當注意，申請人的意圖是包括所有權利要求要素的等價內容，即使在今后訴訟期間的修改也不例外。
權利要求
1.一種邏輯電路的偽結算器電路，包括一個第一FET(場效應晶體管)，它具有第一源極、第一漏極和第一柵極，以及一個第二FET，它具有第二源極、第二漏極和第二柵極，其特征在于，所述第一源極連接到所述第二漏極，以構成第一信號節點，所述第一信號節點連接到所述邏輯電路中一個FET的至少一個柵極，所述第一柵極連接到所述第二柵極，以構成第二信號節點，它接收第二信號作為輸入信號，所述第二源極接地，所述第一漏極構成第三信號節點，它接收第三信號作為輸入信號。
2.根據權利要求1的偽結算器電路，其特征在于，所述第二信號包括一個邏輯電路COMPUTE啟動信號，所述第三信號包括所述邏輯電路中用作邏輯參數的一個信號。
3.根據權利要求1的偽結算器電路，其特征在于，所述第一FET包括一個P溝道FET，所述第二FET包括一個N溝道FET。
4.根據權利要求1的偽結算器電路，進一步包括一個第三FET，它的一個漏極連接到所述第一漏極，它的一個源極連接到所述第一源極；以及一個反相器，連接到所述第三FET的一個柵極。
5.根據權利要求4的偽結算器電路，其特征在于，所述反相器的一個輸入節點連接到所述第一柵極和所述第二柵極，所述反相器的一個輸出節點連接到所述第三FET的一個柵極。
6.根據權利要求4的偽結算器電路，其特征在于，所述反相器的一個輸入節點連接到所述第三FET的一個柵極，所述反相器的所述輸入節點接收所述第二信號，所述反相器的一個輸出節點連接到所述第一柵極和所述第二柵極。
7.一種動態CMOS(互補金屬氧化物半導體)邏輯電路，包括一個預充電電路，帶有連接到一個電源的第一節點；一個邏輯電路輸出節點，所述輸出節點連接到所述預充電電路的第二節點；一個邏輯電路，根據多個輸入參數信號通過計算一個邏輯函數，控制所述邏輯電路輸出節點，每個信號都控制著所述邏輯電路中一個FET(場效應晶體管)各自的柵極；以及一個偽結算器電路，包括一個第一FET(場效應晶體管)，它具有第一源極、第一漏極和第一柵極；以及一個第二FET，它具有第二源極、第二漏極和第二柵極，其特征在于，所述第一源極連接到所述第二漏極，以構成第一信號節點，所述第一信號節點進行連接以變為所述邏輯電路的所述多個輸入參數信號之一，所述第一柵極連接到所述第二柵極，以構成第二信號節點，它接收第二信號作為輸入信號，所述第二源極接地，所述第一漏極構成第三信號節點，它接收第三信號作為輸入信號。
8.根據權利要求7的動態CMOS邏輯電路，其特征在于，所述第二信號包括所述邏輯電路的一個COMPUTE啟動信號，所述第三信號包括所述多個輸入參數信號之一。
9.根據權利要求7的動態CMOS邏輯電路，其特征在于，所述邏輯電路包括若干NMOS(N溝道金屬氧化物半導體)FET，所述預充電電路包括一個PMOS(P溝道金屬氧化物半導體)FET，所述偽結算器電路中的所述第一FET包括一個PMOS FET，所述偽結算器電路中的所述第二FET包括一個NMOS FET。
10.根據權利要求9的動態CMOS電路，進一步包括一個反相器，連接到所述邏輯電路輸出節點。
11.根據權利要求9的動態CMOS電路，所述偽結算器電路進一步包括一個第二NMOS FET，它的一個漏極連接到所述偽結算器電路PMOS FET的所述漏極，它的一個源極連接到所述偽結算器電路PMOS FET的所述源極；以及一個反相器。
12.根據權利要求11的動態CMOS電路，其特征在于，連接了所述偽結算器反相器，以接收所述第二信號，所述偽結算器反相器的一個輸出連接到所述偽結算器電路中所述第二NMOS FET的一個柵極。
13.根據權利要求11的動態CMOS電路，其特征在于，所述偽結算器電路中所述第二NMOS FET的一個柵極和所述偽結算器反相器接收一個輸入信號，連接了所述偽結算器反相器的一個輸出以提供所述第二信號。
14.包括單一類型FET(場效應晶體管)之邏輯電路的一種啟動方法，所述邏輯電路根據多個輸入參數信號計算一種邏輯函數，所述邏輯電路具有至少兩層的疊合邏輯電路，所述方法包括選擇所述至少兩層中的一層，用作所述邏輯電路的啟動函數，所述選定的層具有所述邏輯電路的至少一個輸入參數；以及提供一種偽結算器電路，以便為所述選定的層提供所述至少一個輸入參數，所述偽結算器電路包括一個第一FET(場效應晶體管)，它具有第一源極、第一漏極和第一柵極；以及一個第二FET，它具有第二源極、第二漏極和第二柵極，其特征在于，所述第一源極連接到所述第二漏極，以構成第一信號節點，所述第一信號節點連接到所述選定的層，以便為所述選定的層構成所述至少一個輸入參數，所述第一柵極連接到所述第二柵極，以構成第二信號節點，它接收第二信號作為輸入信號，所述第二源極接地，所述第一漏極構成第三信號節點，它接收第三信號作為輸入信號。
15.根據權利要求14的方法，其特征在于，所述第二信號包括所述邏輯電路的一個COMPUTE啟動信號，所述第三信號包括對所述選定的層用作所述至少一個輸入參數的一個輸入信號。
16.根據權利要求14的方法，其特征在于，所述單一類型FET包括若干NMOS FET，所述偽結算器電路中的所述第一FET包括一個PMOS FET，所述偽結算器電路中的所述第二FET包括一個NMOS FET。
17.根據權利要求16的方法，其特征在于，所述偽結算器電路進一步包括一個第二NMOS FET，它的一個漏極連接到所述偽結算器電路PMOS FET的所述漏極，它的一個源極連接到所述偽結算器電路PMOS FET的所述源極；以及一個反相器。
18.根據權利要求17的方法，其特征在于，連接了所述偽結算器反相器，以接收所述第一信號，所述偽結算器反相器的一個輸出連接到所述偽結算器電路中所述第二NMOS FET的一個柵極。
19.根據權利要求17的方法，其特征在于，所述偽結算器電路中所述第二NMOS FET的一個柵極和所述偽結算器反相器接收一個輸入信號，連接了所述偽結算器反相器的一個輸出以提供所述第二信號。
20.根據權利要求14的方法，其特征在于，所述選擇一層是根據哪一層包括一個AND邏輯函數的判斷結果進行的。
全文摘要
公開了一種動態CMOS的內結算器電路和啟動方法。一個邏輯電路所用的一種偽結算器電路包括一個第一FET(場效應晶體管)，它具有第一源極、第一漏極和第一柵極，以及一個第二FET，它具有第二源極、第二漏極和第二柵極。第一源極連接到第二漏極，以形成第一信號節點。第一信號節點連接到邏輯電路中一個FET的至少一個柵極。第一柵極連接到第二柵極，以形成第二信號節點，它接收第二信號作為輸入信號。第二源極接地。第一漏極變為第三信號節點，它接收第三信號作為輸入信號。
文檔編號H03K19/096GK1510837SQ20031011956
公開日2004年7月7日 申請日期2003年12月4日 優先權日2002年12月10日
發明者喬斯·A·蒂爾諾, 賴爾沃·瑟格·V, 亞歷山大·V·萊爾約科夫, 瑟格 V, 喬斯 A 蒂爾諾, 大 V 萊爾約科夫 申請人:國際商業機器公司