專利名稱：一種基于全數字邏輯電路的倍頻系統的制作方法
技術領域：
本發明涉及一種倍頻系統，具體地說，是涉及一種基于全數字邏輯電路的2N(N為正整數)倍頻系統。
背景技術：
目前最常用的倍頻系統是鎖相環電路。而鎖相環無疑是一種比較成熟的技術，但在一些具體的應用領域有以下幾點不足a.在長時間運行或比較惡劣的環境下容易出現失鎖的情況b.在源信號頻率較低而倍頻的倍數要求很大時，鎖相環電路很難實現對于源信號頻率較低而倍頻的倍數要求很大時，還有一種較常用的方法是通過DSP或CPU系統，用軟件計數的方法實現。但這種方案涉及的成本開銷相對較大，而且軟件運行還涉及到長期可靠性的問題。
發明內容
本發明的目的是克服上述現有技術中存在的缺陷，從而提供一種基于全數字邏輯電路的，特別適用于源信號頻率較低而倍頻的倍數要求很大的2N次倍頻的、簡單、經濟、可靠的倍頻系統。
本發明的目的是這樣實現的本發明提供的一種基于全數字邏輯電路的倍頻系統，包括高頻晶振1，用于提供該系統正常運轉的基本工作時鐘(信號C)；長周期計數器2，是對輸入源信號的每周期相鄰兩個脈沖之間進行時間長度計數，產生一個M位的二進制計數值向量V1(M-1，…N，N-1，…1，0)，其中M為大于N的正整數；該向量經過了包含四舍五入過程的N次截尾處理后輸出，作為短周期計數器3的計數模；短周期計數器3，用于目標信號周期的時間長度計數以及目標信號的產生；是以長周期計數器2置入的計數模，對高頻晶振1產生的時鐘信號C進行計數；
控制邏輯電路4，根據輸入源信號A產生長周期計數器2及短周期計數器3的控制信號，用于控制長周期計數器2的計數復位以及短周期計數器3的模置數(電路輸入、輸出信號的工作時序如圖2所示)。當每次源信號A的脈沖前沿到來后，控制邏輯電路1向短周期計數器3發送一個置數信號，將長周期計數器2的輸出向量鎖存為短周期計數器3的計數模，并延遲半個計數時鐘周期將長周期計數器復位(如圖1所示)。
本發明的系統適用于對一個頻率較低、周期穩定的周期性脈沖源信號進行2N(N為正整數)倍頻，假設源信號名稱為A，目標信號為B，本發明是對A信號的任一個周期中兩個脈沖之間用一個高頻時鐘(C)計數，并將結果除以2N，將產生的商對另一組計數器置數，作為該計數器的模。后一組計數器同樣以高頻時鐘C作為計數時鐘，通過改變高頻晶振的輸出時鐘頻率以及長周期計數器2、短周期計數器3的規模(通過適當的邏輯組合而產生所需的B信號)，可以實現不同精度以及倍數的倍頻過程；本系統可以用VHDL語言描述并通過FPGA很方便地實現。
本發明的優點在于對于系統來說，由于是基于全數字邏輯硬件電路，其可靠性、穩定性能夠得到充分的保證，而且電路規模不大，除高頻晶振外的電路部分可以很方便地集成在一片小規模的FPGA中。另外，由于本系統內電路的主要由計數器、比較器以及一些簡單的組合邏輯等組成，非常適合VHDL語言描述。
對于方法而言，模塊化的設計簡潔清晰，源信號頻率、目標信號頻率、高頻時鐘頻率、計數器的規模以及倍頻誤差等參數之間的關系簡單明了(具體見后面的說明)，有著很強的可操作性。
圖1是本發明的基于全數字邏輯電路的倍頻系統組成2是長周期計數器2的內部結構框3是短周期計數器3的內部結構框4是控制邏輯電路4的內部結構框5是控制邏輯電路4的電路輸入、輸出信號的工作時序圖具體實施方式
參照圖1，為了保證系統長時間的穩定度及精度，一高頻晶振1采用市場上購買的溫度補償的高精度晶振，該高頻晶振1提供系統正常運轉的基本工作時鐘(信號C)。
長周期計數器2的內部結構組成如圖2所示，其功能是對輸入源信號的每周期相鄰兩個脈沖之間進行計數，產生一個M位的二進制計數值向量V1(M-1，…N，N-1，…1，0)，其中M為大于N的正整數。而它的最終輸出需要將V1進行四舍五入的N次截尾處理，即首先只取V1的高M-N位，得到一個M-N位的向量V2(M-N-1，M-N-2，…1，0)，同時將V1的第N-1位值加到V2的最后一位，從而產生一個M-N位的輸出向量V3。輸出向量V3最終要在每次源信號A的脈沖前沿到來時置入短周期計數器3，作為其計數的模。這種四舍五入的策略可以使在保證計數精度不變的情況下，高頻晶振的輸出時鐘頻率降低1倍。
參考圖3，短周期計數器3的內部結構當控制邏輯電路4產生的置數信號為低脈沖時，鎖存器將長周期計數器的輸出信號鎖存，并通過第一比較器1的作用使其成為計數器的計數模，從而對高頻晶振1產生的時鐘信號C進行計數。同時，還要將計數模V3再次進行1次截尾，得到半周期的計數長度，并將這個半周期長度值作為一個第二比較器2的一路輸入，而短周期計數器的計數值發送到比較器2的另一路輸入端，從而由比較器2產生在每個周期的前、后半周期交替為高、低(或低、高)電平的方波信號B，即最終要得到的2N次倍頻信號。
參考圖1，控制邏輯電路4的功能是根據輸入源信號A而產生長周期計數器2及短周期計數器3的控制信號。當每次源信號A的脈沖前沿到來后，控制邏輯電路4向短周期計數器3發送一個置數信號，將長周期計數器2的輸出向量鎖存為短周期計數器3的計數模，并延遲半個計數時鐘周期將長周期計數器復位。本部分電路輸入、輸出信號的工作時序如圖5所示。
控制邏輯電路4的內部結構如圖4所示，基于一個模4的加法計數器，該計數器在源信號A的有效脈沖以外期間保持‘0’狀態，當有效脈沖到來后開始計數。模4計數器的輸出分別接到兩組‘同或’電路以及一個‘異或’電路。兩個‘同或’電路分別判斷計數值是否為‘1’或‘2’，當計數值為‘1’時通過一個‘與非’門將該計數周期的時鐘正脈沖反相，作為短周期計數器的置數信號；當計數值為‘2’時通過另一個‘與非’門將該計數周期的時鐘正脈沖反相，作為長周期計數器的復位信號。‘異或’電路是為了保證當計數值為‘3’時產生一個低電平，作為模4計數器的置數信號，以保證此后的計數值始終為‘3’，直至源信號有效脈沖結束而清0。由于高頻時鐘C的頻率遠大于源信號A，控制邏輯電路4中引入的周期延遲以及計數誤差可以忽略不計。另外，從該部分電路的工作原理來看，源信號的有效脈沖寬度應保證大于3個高頻時鐘周期。
在具體實施例的系統中，假設源信號的頻率為fA，高頻時鐘頻率為fC，倍頻的倍數為2N，而倍頻過程原則上將在每個源信號周期中產生2N個目標信號B周期。由于計數過程以及截尾過程引入了誤差，假設在每個源信號周期中實際產生了2N±ε個目標信號周期。那么這幾個數值之間的關系式為ε≈(fA×22N-1)/fC或fC≈(fA×22N-1)/ε在倍頻誤差以及高頻時鐘頻率設定后，相應地便可以確定長周期計數器2以及短周期計數器的規模。
也就是說，要想倍頻過程的誤差足夠小，高頻時鐘的頻率fC必須足夠高。
本實施例給出的具體設計若將一個約1Hz的源信號進行1024次倍頻，而每個周期內產生的脈沖個數誤差小于0.1個目標信號周期，那么高頻時鐘的頻率必須選擇大于約5.24MHz。
本發明中除高頻晶振外，其他電路如長周期計數器(2)、短周期計數器(3)、控制邏輯電路(4)可以集成在同一片FPGA中，用VHDL語言方便地描述實現。
為了保證長時間的穩定工作狀態，高頻晶振采用溫度補償晶振。
權利要求
1.一種基于全數字邏輯電路的倍頻系統，包括高頻晶振1，用于提供該系統正常運轉的基本工作時鐘(信號C)；長周期計數器2，是對輸入源信號的每周期相鄰兩個脈沖之間進行時間長度計數，產生一個M位的二進制計數值向量V1(M-1，…N，N-1，…1，0)，其中M為大于N的正整數；該向量經過了包含四舍五入過程的N次截尾處理后輸出，作為短周期計數器3的計數模；短周期計數器3，用于目標信號周期的時間長度計數以及目標信號的產生；是以長周期計數器2置入的計數模，對高頻晶振1產生的時鐘信號C進行計數；以及控制邏輯電路4，根據輸入源信號A而產生長周期計數器2及短周期計數器3的控制信號，當每次源信號A的脈沖前沿到來后，控制邏輯電路1向短周期計數器3發送一個置數信號，將長周期計數器2的輸出向量鎖存為短周期計數器3的計數模，并延遲半個計數時鐘周期將長周期計數器2復位。
2.按權利要求1所述的基于全數字邏輯電路的倍頻系統，其特征在于所述的短周期計數器3中的輸出邏輯包含了一組比較器，該比較器的一路輸入為經過1次截尾的計數模，另一路輸入為計數值。
3.按權利要求1所述的基于全數字邏輯電路的倍頻系統，其特征在于所述的控制邏輯電路4中包含一組模4的計數器以及相關邏輯，由此產生長周期計數器2的復位信號以及短周期計數器的模置數信號。
4.按權利要求1所述的基于全數字邏輯電路的倍頻系統，其特征在于長周期計數器、短周期計數器和控制邏輯電路集成在同一片FPGA中，用VHDL語言描述實現。
5.按權利要求1所述的基于全數字邏輯電路的倍頻系統，其特征在于所述的高頻晶振采用溫度補償的高頻晶振。
全文摘要
本發明涉及一種基于全數字邏輯電路的倍頻系統，包括高頻晶振、長周期計數器、短周期計數器和控制邏輯電路；其中長周期計數器用于對源信號周期進行時間長度計數并產生短周期計數器的計數模；短周期計數器用于目標信號周期的時間長度計數以及目標信號的產生；控制邏輯電路用于根據輸入源信號控制長周期計數器的計數復位以及短周期計數器的模置數；高頻晶振提供系統的工作時鐘。該系統對源信號A的任一個周期中兩個脈沖之間用一個高頻時鐘C計數，并將結果除以文檔編號H03K5/00GK1617446SQ200310103829
公開日2005年5月18日 申請日期2003年11月10日 優先權日2003年11月10日
發明者朱巖, 孫輝先, 陳曉敏 申請人:中國科學院空間科學與應用研究中心