專利名稱：互補(bǔ)式輸入動態(tài)邏輯電路及評估復(fù)雜動態(tài)邏輯函數(shù)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及邏輯電路相關(guān)領(lǐng)域，尤指復(fù)雜邏輯函數(shù)的互補(bǔ)式輸入動態(tài)邏輯電路及用以評估一復(fù)雜動態(tài)邏輯函數(shù)的方法。
背景技術(shù)：
與相關(guān)申請案的交互參照本申請案主張以下美國申請案的優(yōu)先權(quán)案號10/395,213，申請日為2003年3月21日。
本申請案與下列同在申請中、具有相同申請日的美國專利申請案有關(guān)，并且皆為相同的申請人與發(fā)明人。
基于對速度的要求，動態(tài)電路常用以實(shí)作管線處理系統(tǒng)的邏輯函數(shù)。圖1為一示意圖，包括一代表“與”邏輯函數(shù)的“與”門100，與一用以實(shí)作“與”門100的示范動態(tài)電路102。其中，動態(tài)電路102與“與”門100皆有N個輸入，分別以D1、D2、…DN表示，而唯一的輸出則以“Q”表示。動態(tài)邏輯電路102還包括一P溝道帶頭元件P0、一N溝道的結(jié)尾元件N0、一由邏輯電路104實(shí)作而具有評估功用的邏輯函數(shù)、一輸出緩沖器或是反向器/驅(qū)動器U1、一儲存或保持電路106。如實(shí)施例所示，保持電路106以反向器元件U2和U3實(shí)作而成，其中U2的輸出連接至U3的輸出，反之亦然。
動態(tài)電路102在相關(guān)時鐘脈沖信號“CLK”上升邊緣時，于反向器/驅(qū)動器U1的輸出建立Q信號。動態(tài)邏輯電路的動態(tài)本質(zhì)由CLK信號控制當(dāng)CLK信號為無效的低電平，動態(tài)邏輯電路處于預(yù)備或預(yù)先充電狀態(tài)；反之，若為高電平，則居于評估狀態(tài)。CLK信號被提供至各個帶頭元件P0與結(jié)尾元件N0。P0的源極與源電壓VDD連接，而漏極端則與評估點(diǎn)HI連接。在此提示，點(diǎn)與其所負(fù)載信號將采用相同的標(biāo)號名稱(例如點(diǎn)HI負(fù)載信號HI)。N0的源極與共享參考電壓GND連接，而漏極端則與參考點(diǎn)“LO”連接。邏輯電路104連結(jié)HI與LO。如實(shí)施例所示，邏輯電路104在N溝道邏輯(或稱N邏輯)中，通過使用號碼“N”的N溝道元件N1～NN在點(diǎn)HI與LO間以串聯(lián)實(shí)作的。特別是，第一個N溝道元件N1將其漏極端連接到HI，而其源極端連接到下一個N溝道元件N2的漏極端，依此類推，直到最后一個N溝道元件NN的源極端連接至LO。N個輸入D1～DN分別被提供至N溝道元件N1～NN中，而點(diǎn)HI則連接至反向器U1與U2的輸入端，以及反向器元件U3的輸出端。
操作上，當(dāng)CLK信號為低電平時，點(diǎn)HI由帶頭元件預(yù)先充電至邏輯高電平，信號Q經(jīng)由反向器/驅(qū)動器U1變更至低電平，同時輸入信號D1～DN為了用于邏輯函數(shù)評估而被建立。當(dāng)CLK信號提升為高電平時，根據(jù)D1～DN的輸入狀態(tài)，邏輯電路104的邏輯函數(shù)將為進(jìn)行評估或不予評估兩者之一當(dāng)邏輯電路104進(jìn)行評估時，所有輸入信號D1～～DN使得所有N溝道元件N1～～NN被導(dǎo)通，而邏輯電路104經(jīng)由啟動的結(jié)尾元件N0將點(diǎn)HI驅(qū)動至邏輯低電平，同時輸出信號Q被驅(qū)動至邏輯高電平。當(dāng)點(diǎn)HI被驅(qū)動至低電平時，它將會一直保持在低電平，直到CLK信號再次被驅(qū)動至低電平；如果邏輯電路104為不予評估，則保持電路106將維持點(diǎn)HI于邏輯高電平，使得信號Q仍舊為低電平。因此，當(dāng)CLK信號為低電平，則Q信號亦為低電平；若邏輯函數(shù)為“真”，則邏輯電路104將于CLK信號為高電平時，將信號Q驅(qū)動至高電平。
由邏輯電路104所實(shí)作的邏輯函數(shù)為一多輸入的“與”函數(shù)。為用以評估當(dāng)CLK信號為高電平時，所有輸入D1～DN也必須居于高電平?！芭c”邏輯函數(shù)的實(shí)作通常是在N邏輯中串聯(lián)N溝道元件(如邏輯電路104中所示)，而此種串聯(lián)或是堆疊N溝道元件的聯(lián)結(jié)方式，至少會具有兩項(xiàng)導(dǎo)致動態(tài)電路發(fā)生問題的因素其一，在點(diǎn)HI與LO的間的評估路徑長度是此一邏輯電路評估路徑元件個數(shù)的函數(shù)，也是扇入的函數(shù)，而較長的評估路徑被用以評估相對大量的輸入信號，同時需要較長的評估時間，所以會降低整個電路的速度。其二，因?yàn)槭褂肗溝道元件來實(shí)作評估函數(shù)，因此堆疊中較高位置的元件容易受到元件基體效應(yīng)的影響，使得元件的臨界電壓因?yàn)槎询B而改變，也就使得電路潛伏了不穩(wěn)定性。
為了解決評估路徑長度相關(guān)的問題，邏輯電路設(shè)計者通常會將每個堆疊的大小加以限制，使之不超過四層。一般而言，兩層的評估路徑為較佳配置，而用以限制評估路徑的解決方案，可通過利用“或”邏輯項(xiàng)以實(shí)作反向函數(shù)，或是將高扇入“與”函數(shù)分解為階層式串聯(lián)的低扇入“與”函數(shù)兩者之一來達(dá)成。
實(shí)作一反向“與”函數(shù)，是將串聯(lián)的“與”路徑轉(zhuǎn)換成并聯(lián)的“或”路徑。當(dāng)目的僅是為了獲得單項(xiàng)的反向輸出時，轉(zhuǎn)換至反向“或”邏輯函數(shù)的解決方式固然可以滿足此一簡單的功能要求，然而上述解決方式在復(fù)雜邏輯狀況下并不可行，因?yàn)閷⑦壿嬤\(yùn)算第一層的“與”項(xiàng)轉(zhuǎn)換成“或”項(xiàng)將會迫使其后的“或”項(xiàng)陸續(xù)被轉(zhuǎn)換成“與”項(xiàng)，結(jié)果這個方法僅是將N堆疊的問題移轉(zhuǎn)給后續(xù)的邏輯階層。
圖2為一16輸入“與”門200的示意圖，與一用以實(shí)作“與”門200的示范邏輯電路202電路分解圖。其中，“與”門200包括16個輸入信號(分別以A1～A16表示)與一個輸出信號Q，用以構(gòu)成一個高扇入”與”函數(shù)。單一的“與”門200是由四個低扇入層204、206、208、210串聯(lián)而成，并且每一層皆包含一個或多個兩輸入的“與”門。其中，第一層204包含八個“與”門，每個“與”門分別自輸入信號A1～A16中接收各的輸入信號對；第二層206包含四個“與”門，每個“與”門分別將所對應(yīng)的第一層204中兩個“與”門的輸出當(dāng)成其輸入對；第三層208包含兩個“與”門，每個“與”門分別將所對應(yīng)的第二階層206中的兩個“與”門的輸出當(dāng)成其輸入對；第四階層210包含一個與門，該與門將所對應(yīng)的第三層208的兩個“與”門的輸出當(dāng)成其輸入對。
值得注意的是，邏輯電路202中每個“與”函數(shù)都只有兩個輸入，致使個別的評估路徑皆被分解成低扇入的配置。但是，將高扇入“與”函數(shù)分解成階層式的低扇入“與”運(yùn)算并不切合預(yù)期，因?yàn)榉纸夂瘮?shù)的每個額外串聯(lián)階層都會增加整體電路的延遲。利用增加每個“與”門的扇入可以減少“與”門的個數(shù)，例如個數(shù)減少至五個四輸入的“與”門，每個門都有建議的最大四個扇入數(shù)目。然而，因?yàn)槊總€“與”函數(shù)都有相對較大的扇入，并且還是需要兩層，此項(xiàng)解決方法仍然無法避免延遲。
發(fā)明內(nèi)容
一根據(jù)本發(fā)明的具體實(shí)施例的互補(bǔ)式輸入動態(tài)邏輯電路，用于評估一復(fù)雜邏輯函數(shù)，包括一互補(bǔ)式輸入動態(tài)邏輯電路、一P溝道元件、一用以提供反向時鐘脈沖信號的反向器/驅(qū)動器、一N溝道導(dǎo)通元件。其中，每個互補(bǔ)式輸入動態(tài)邏輯電路決定相對應(yīng)的多組“與”邏輯項(xiàng)之一的互補(bǔ)式“與”函數(shù)，并且通過相對應(yīng)多重初步評估點(diǎn)之一以指明互補(bǔ)式“與”函數(shù)；P溝道元件以串聯(lián)連接于源電壓與輸出評估點(diǎn)之間，并且每個P溝道元件具有一柵極端以連接相對應(yīng)的初步評估點(diǎn)；N溝道導(dǎo)通元件以并聯(lián)連接于輸出評估點(diǎn)與反向器/驅(qū)動器之間，并且每個N溝道導(dǎo)通元件具有一柵極端以連接相對應(yīng)的初步評估點(diǎn)；一輸出驅(qū)動器或反向器/驅(qū)動器可用以提供緩沖或反向輸出評估點(diǎn)的信號，并且提供邏輯函數(shù)運(yùn)算結(jié)果。
根據(jù)本發(fā)明的另一具體實(shí)施例，一互補(bǔ)式輸入動態(tài)邏輯電路包括一多重互補(bǔ)式N邏輯“與”電路、成對的帶頭與結(jié)尾元件、一P邏輯電路、一N邏輯導(dǎo)通電路。其中，每個互補(bǔ)式N邏輯“與”電路連接相對應(yīng)多重初步評估點(diǎn)其中之一，并且包含至少一個用以接收相對應(yīng)組“與”邏輯項(xiàng)的輸入；每對帶頭與結(jié)尾元件響應(yīng)于一時鐘脈沖信號以預(yù)先充電一初步評估點(diǎn)，并且啟動相對應(yīng)互補(bǔ)式N邏輯“與”電路以進(jìn)行評估；一P邏輯電路連接至初步評估點(diǎn)與一輸出評估點(diǎn)，以供每個互補(bǔ)式N邏輯“與”電路于評估時可將輸出評估點(diǎn)拉至高電平；一N邏輯導(dǎo)通電路連接于輸出評估點(diǎn)與初步評估點(diǎn)之間，以供任何一個N邏輯“與”電路處于不予評估時，將輸出評估點(diǎn)拉至低電平。
一種根據(jù)本發(fā)明的一具體實(shí)施例而用以評估一復(fù)雜動態(tài)邏輯函數(shù)的方法，包括同時利用相對應(yīng)互補(bǔ)式“與”邏輯電路以評估數(shù)組“與”邏輯項(xiàng)；控制相對應(yīng)而用以指示各“與”邏輯評估的初步評估點(diǎn)；通過P邏輯，當(dāng)每個互補(bǔ)式“與”邏輯電路進(jìn)行評估時，將輸出評估點(diǎn)拉至高電平以控管每個初步評估點(diǎn)；通過N邏輯，當(dāng)任何互補(bǔ)式“與”邏輯電路為不予評估時，將輸出評估點(diǎn)拉至低電平以控管每個初步評估點(diǎn)。
本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的一種用于評估一復(fù)雜邏輯函數(shù)的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于包括多個互補(bǔ)式輸入動態(tài)邏輯電路，每個用以決定相對應(yīng)的多組“與”邏輯項(xiàng)中的一個，并且用以指明該互補(bǔ)式“與”函數(shù)，其方式是通過相對應(yīng)的多個初步評估點(diǎn)中的一個；多個P溝道元件，以串聯(lián)方式連接于一源電壓與一輸出評估點(diǎn)之間，每個P溝道元件包括一連接至相對應(yīng)多個該初步評估點(diǎn)其中一個的柵極端；一反向器/驅(qū)動器，包括一用于接收時鐘脈沖信號的輸入端，一提供輸出與反向時鐘脈沖信號的輸出端；以及多個N溝道導(dǎo)通元件，以并聯(lián)方式連接于該輸出評估點(diǎn)與該反向器/驅(qū)動器之間，每個N溝道導(dǎo)通元件包括一連接至相對應(yīng)多個初步評估點(diǎn)其中一個的柵極端。
該多個互補(bǔ)式輸入動態(tài)邏輯電路的每個包括一或多個N溝道元件，以并聯(lián)方式連接于一相對應(yīng)初步評估點(diǎn)與一相對應(yīng)結(jié)尾元件之間，每個N溝道元件包括一個柵極端，其用以接收一組相對應(yīng)“與”邏輯項(xiàng)中的一相對應(yīng)“與”邏輯項(xiàng)。
該多個互補(bǔ)式輸入動態(tài)邏輯電路中的至少一個，包括多于四個的N溝道元件，以并聯(lián)連結(jié)以達(dá)到高扇入。
該多個互補(bǔ)式輸入動態(tài)邏輯電路的每個，包括該一或多個N溝道元件的每個，以并聯(lián)連接于該相對應(yīng)初步評估點(diǎn)與一相對應(yīng)多個參考點(diǎn)之一；一帶頭元件，接收該時鐘脈沖信號與連接至該相對應(yīng)初步評估點(diǎn)，當(dāng)該時鐘脈沖信號為低電平時，預(yù)先充電該相對應(yīng)初步評估點(diǎn)；一結(jié)尾元件，接收該時鐘脈沖信號，并且連接至一相對應(yīng)參考點(diǎn)；其中，該帶頭與結(jié)尾元件響應(yīng)該時鐘脈沖信號，以啟動一相對應(yīng)的互補(bǔ)式輸入動態(tài)電路進(jìn)行評估。
該帶頭元件包括一P溝道元件，該P(yáng)溝道元件包括一連接至一源電壓的源極端，一接收該時鐘脈沖信號的柵極端，一連接至一相對應(yīng)初步評估點(diǎn)的漏極端；該結(jié)尾元件包括一N溝道元件，該N溝道元件包括一連接至接地端的源極，一接收該時鐘脈沖信號的柵極端，一連接至一相對應(yīng)參考點(diǎn)的漏極端。
還包括多個保持電路，每個連接于一源電壓與一相應(yīng)初步評估點(diǎn)之間。
還包括一輸出驅(qū)動器，是具有一輸入端以連接至該輸出評估點(diǎn)，一輸出端以提供一邏輯函數(shù)結(jié)果。
本發(fā)明還提供了一種互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于包括多個互補(bǔ)式N邏輯“與”電路，每個連接至相對應(yīng)的多個初步評估點(diǎn)的其中之一，并且每個包括至少一個用以接收一相對應(yīng)多組“與”邏輯項(xiàng)的輸入；多對帶頭與結(jié)尾元件，每對元件響應(yīng)一時鐘脈沖信號以預(yù)先充電一相對應(yīng)的初步評估點(diǎn)，以啟動一相對應(yīng)互補(bǔ)式N邏輯“與”電路以進(jìn)行評估；一P邏輯電路，連接至該多個初步評估點(diǎn)與一輸出評估點(diǎn)，當(dāng)該多個互補(bǔ)N邏輯“與”電路的每個進(jìn)行評估時，將該輸出評估點(diǎn)拉至高電平；以及一N邏輯導(dǎo)通元件，連接于該輸出評估點(diǎn)與該多個初步評估點(diǎn)之間，當(dāng)該多個N邏輯“與”電路的任一個為不予評估，將該輸出評估點(diǎn)拉至低電平。
其中，每一互補(bǔ)式N邏輯“與”電路包括一或多個N溝道元件，以并聯(lián)方式連接，每一N溝道元件包括一柵極端，用以接收一反向“與”邏輯項(xiàng)，一漏極端，一源極端，連接于一相對應(yīng)初步評估點(diǎn)與一相對應(yīng)結(jié)尾元件之間。
至少一個互補(bǔ)輸入邏輯“與”電路包括多于四個N溝道元件，以并聯(lián)聯(lián)結(jié)以達(dá)成高扇入。
還包括一反向器/驅(qū)動器，包括一輸入端，用以接收該時鐘脈沖信號，一輸出端，用以提供緩沖與反向時鐘脈沖信號至該N邏輯導(dǎo)通電路，當(dāng)該時鐘脈沖信號為低電平時，通過該N邏輯導(dǎo)通元件預(yù)先充電該輸出評估點(diǎn)。
還包括一輸出驅(qū)動器，包括一連接至該輸出評估點(diǎn)的輸入端，一提供邏輯函數(shù)結(jié)果的輸出端。
還包括多個保持電路，每個所述保持電路連接于一源電壓與一相對應(yīng)的該多個初步評估點(diǎn)之一兩者之間。
該多對帶頭與結(jié)尾元件的每對元件包括一P溝道元件與一N溝道元件，其中，該P(yáng)溝道元件包括一源極端，連接至源電壓，一柵極端，接收該時鐘脈沖信號，一漏極端，連接至一相對應(yīng)的初步評估點(diǎn)；該N溝道元件包括一源極端，連接至接地端，一柵極端，接收該時鐘脈沖信號，一漏極端，連接至一相對應(yīng)的一多個互補(bǔ)式N邏輯電路其中之一。
本發(fā)明還提供了一種用以評估一復(fù)雜動態(tài)邏輯函數(shù)的方法，其特征在于包括同時評估多組“與”邏輯項(xiàng)，利用一各別的多個互補(bǔ)式“與”邏輯電路，并且控制用以指示各別的“與”邏輯評估的各個多個初步評估點(diǎn)；監(jiān)控多個初步評估點(diǎn)的每一個，是通過P邏輯，當(dāng)每一多個互補(bǔ)式“與”邏輯電路進(jìn)行評估，將一輸出評估點(diǎn)拉至高電平；以及監(jiān)控多個初步評估點(diǎn)每一個，是通過N邏輯，當(dāng)多個互補(bǔ)式“與”邏輯電路任一個為不予評估時，將輸出評估點(diǎn)拉至低電平。
包括實(shí)作每一互補(bǔ)式“與”邏輯電路，以并聯(lián)連接一或多個N溝道元件于一相對應(yīng)初步評估點(diǎn)與一相對應(yīng)結(jié)尾元件之間，以及提供一反向“與”門項(xiàng)至每一N溝道元件的柵極端。
還包括反向與緩沖一時鐘脈沖信號以提供一反向時鐘脈沖信號，預(yù)先充電多個初步評估點(diǎn)的每一個至高電平，以及當(dāng)時鐘脈沖信號為低電平時，經(jīng)由N邏輯而通過傳送反向時鐘脈沖信號以預(yù)先充電輸出評估點(diǎn)至高電平。
還包括當(dāng)時鐘脈沖信號為高電平，并且當(dāng)多個互補(bǔ)“與”邏輯電路為不予評估時，經(jīng)由N邏輯而通過傳送反向時鐘脈沖信號，將輸出評估點(diǎn)拉至高電平。
還包括當(dāng)相對應(yīng)“與”邏輯電路為不予評估時，持續(xù)將多個初步評估點(diǎn)的任一個拉至高電平。
圖1為一具有N個輸入而用以代表“與”邏輯函數(shù)，及一實(shí)作相對應(yīng)N輸入“與”門示范動態(tài)電路的示意圖。
圖2為一16輸入“與”門示意圖，及一實(shí)作16輸入“與”門示范邏輯電路分解圖。
圖3為一根據(jù)本發(fā)明一實(shí)施例而實(shí)作的示范互補(bǔ)式輸入動態(tài)邏輯電路的示意圖。
圖4為一根據(jù)本發(fā)明更特定而用以實(shí)作一“與”邏輯函數(shù)的實(shí)施例所實(shí)作的示范互補(bǔ)式輸入動態(tài)邏輯電路的示意圖。
圖5為一根據(jù)本發(fā)明另一特定而用以實(shí)作一“或”邏輯函數(shù)的實(shí)施例的示范互補(bǔ)式輸入動態(tài)邏輯電路的示意圖。
圖6為一根據(jù)本發(fā)明另一用以實(shí)作一復(fù)雜邏輯函數(shù)的實(shí)施例的示范互補(bǔ)式輸入動態(tài)邏輯電路的示意圖。
圖7為一互補(bǔ)式輸入動態(tài)邏輯電路的簡化方塊圖，用以實(shí)作具有大量“與”邏輯項(xiàng)的復(fù)雜邏輯函數(shù)，并且其方式是通過包含多個互補(bǔ)式輸入動態(tài)邏輯電路。其中，每個互補(bǔ)式輸入動態(tài)邏輯電路皆類似于圖6的互補(bǔ)式輸入動態(tài)邏輯電路。
圖8為一常見多工解碼器方塊圖，用以圖解常用于管線系統(tǒng)中的循序“與”運(yùn)算范例，以供兩組地址位間選擇與解碼所選結(jié)果之用。
圖9為一用以決定最高解碼位的解碼狀態(tài)的示范互補(bǔ)式輸入動態(tài)多工解碼器電路的示意圖。
圖10為一通過互補(bǔ)式輸入動態(tài)邏輯電路所實(shí)作的示范快速動態(tài)多工解碼器的簡化方塊圖。
其中，附圖標(biāo)記說明如下102 示范動態(tài)電路104 評估邏輯函數(shù)的邏輯電路106 儲存或保管電路202 示范邏輯電路204、206、208、210 低扇入階層302 用N-邏輯實(shí)現(xiàn)評估的邏輯函數(shù)的補(bǔ)碼304 儲存電路306 用P-邏輯實(shí)現(xiàn)評估的邏輯函數(shù)的補(bǔ)碼308 互補(bǔ)N-溝道邏輯電路310 互補(bǔ)P-溝道邏輯電路402 互補(bǔ)與N-邏輯電路406 互補(bǔ)與P-邏輯電路
502 互補(bǔ)或N-邏輯電路506 互補(bǔ)或P-邏輯電路602 第1互補(bǔ)N-溝道動態(tài)邏輯電路604 以AND1標(biāo)記的N-邏輯方塊606 最后一個(或第M個)互補(bǔ)N-溝道動態(tài)邏輯電路608 以ANDM標(biāo)記的N-邏輯方塊702、704、706 多互補(bǔ)輸入動態(tài)邏輯電路802 2-位多工器804 解碼器902 第1互補(bǔ)輸入動態(tài)邏輯電路904 P-邏輯電路906 第2互補(bǔ)輸入動態(tài)邏輯電路908 P-邏輯電路1002、1004、1006、1008 互補(bǔ)輸入動態(tài)邏輯電路1010 4-輸入BADB邏輯門具體實(shí)施方式
本發(fā)明的益處、特征與優(yōu)點(diǎn)，將可經(jīng)由配合下列說明與附圖而獲得更佳的理解。
下列說明用以提供本領(lǐng)域技術(shù)人員能在特定應(yīng)用與條件下實(shí)現(xiàn)本發(fā)明。然而，各種對較佳實(shí)施例的修改，對本領(lǐng)域技術(shù)人員是顯而易見的，即，在此所定義的一般原理亦可應(yīng)用至其它實(shí)施例。因此，本發(fā)明并不限于此處所展示與敘述的特定實(shí)施例，而是具有與此處所公開的原理與新穎特征相符合的最大范圍。
本應(yīng)用的發(fā)明者已認(rèn)識到于動態(tài)電路中實(shí)作高扇入復(fù)雜邏輯函數(shù)有其必要性，而此種實(shí)作方式并不會引發(fā)基體效應(yīng)與延遲。換言之，發(fā)明者所發(fā)展的互補(bǔ)式輸入動態(tài)邏輯電路，能使具有多輸入項(xiàng)的動態(tài)邏輯電路不致因?yàn)楦叨询B而引發(fā)基體效應(yīng)，或是因?yàn)椤芭c”項(xiàng)分解而發(fā)生延遲。以上敘述可利用圖3至圖10進(jìn)一步的描述得到說明。
圖3為一根據(jù)本發(fā)明一實(shí)施例而實(shí)作的示范互補(bǔ)式輸入動態(tài)邏輯電路300的示意圖。CLK信號被供應(yīng)至P溝道帶頭元件P0以及N溝道結(jié)尾元件N0的柵極；帶頭元件P0的源極端連接源電壓VDD，且其漏極端連接第一初步評估點(diǎn)NTOP；結(jié)尾元件N0的漏極端連接到參考點(diǎn)NBOT，其源極端則連接到參考電壓點(diǎn)GND。以N邏輯實(shí)作而用于評估的邏輯函數(shù)的補(bǔ)碼為COMP，如302所示。其中，此邏輯函數(shù)302的輸出端連接NTOP點(diǎn)，參考點(diǎn)則連接至NBOT點(diǎn)，NCOMP 302接收N個輸入信號D1～DN的反向信號，如DNBD1B所示。其中，附加于信號名稱的字母“B”除了其它指定外，即代表邏輯反向(意即邏輯1或“真”的反向即為邏輯0或“偽”，反之亦然)。在此說明一點(diǎn)，D1B～DNB和D1BDNB是同一組而標(biāo)示法不同的N個信號，其中N為大于1的正整數(shù)。一儲存電路304連接于VDD與NTOP之間，如實(shí)施例所示，儲存電路304被實(shí)作以供作為半保持電路304之用，且該儲存電路304包括一反向器U1和一P溝道元件P1。其中，反向器U1的輸入連接NTOP，輸出連接到P1元件的柵極端；P1元件的源極端連接VDD，漏極端則連接NTOP。
CLK信號同時也被提供應(yīng)至另一個P溝道元件P2的柵極端和一個反向器/驅(qū)動器的輸入端UC0。其中，P2的源極端連接VDD，漏極端則連接第二或輸出評估點(diǎn)PTOP；反向器/驅(qū)動器UC0發(fā)出脈沖信號CLK的反向(即CLKB)，且其輸出連接至N溝道導(dǎo)通元件N1的源極端，而N1的柵極連接NTOP，漏極連接PTOP。一用以通過NCOMP 302進(jìn)行評估的邏輯函數(shù)補(bǔ)碼，可利用P邏輯以實(shí)作，如PCOMP 306所示。其中，PCOMP 306的參考點(diǎn)連接VDD，輸出點(diǎn)連接PTOP點(diǎn)。此外，PCOMP 306接收N個輸入信號D1～DN，并以“P邏輯”實(shí)作(意即使用P溝道元件)，就如同NCOMP 302以N邏輯實(shí)作邏輯函數(shù)的補(bǔ)碼。PTOP被提供到一輸出反向器/驅(qū)動器U2的輸入端，且該反向器/驅(qū)動器U2的輸出端的輸出信號為“Q”。
在操作上，CLK信號初始值為低電平，使得PTOP輸出評估點(diǎn)經(jīng)由帶頭元件P2預(yù)先充電至高電平，同時NTOP初步評估點(diǎn)則經(jīng)由帶頭元件P0預(yù)先充電至高電平。輸出信號Q初始值為低電平。當(dāng)CLK信號為高電平時，NCOMP 302與PCOMP 306分別評估輸入信號DNBD1B和DND1，以決定或控制NTOP與PTOP點(diǎn)的狀態(tài)。NCOMP 302與PCOMP 306皆實(shí)作相同的邏輯函數(shù)補(bǔ)碼，因此當(dāng)CLK為高電平時，NCOMP 302與PCOMP 306二者皆為進(jìn)行評估，或皆為不予評估。當(dāng)NCOMP 302與PCOMP 306二者皆為“偽”時(意即NCOMP 302與PCOMP 306皆為不予評估)，則邏輯函數(shù)本身為“真”；當(dāng)NCOPM302與PCOMP 306二者皆為進(jìn)行評估時，則邏輯函數(shù)本身為“偽”。
因此，當(dāng)邏輯函數(shù)為“真”，并且NCOMP 203與PCOMP 306皆為不予評估，則經(jīng)由保持電路304運(yùn)算過后的NTOP仍舊維持在高電平。既然NTOP依然為高電平，導(dǎo)通元件N1也隨之維持在導(dǎo)通或開啟狀態(tài)。由反向器/驅(qū)動器UC0所緩沖暫存的CLKB信號為低電平，并且該信號通過導(dǎo)通元件N1將PTOP放電至低電平，因此Q變成高電平，也就是邏輯函數(shù)為“真”。依此方式，當(dāng)導(dǎo)通元件N1持續(xù)由NTOP控制而維持在導(dǎo)通狀態(tài)時，反向器UC0經(jīng)由一條最多具有兩個N元件的路徑將評估點(diǎn)PTOP拉至低電平，因此導(dǎo)致Q輸出信號為邏輯“真”狀態(tài)。這兩個N溝道元件特指在反向器UC0與導(dǎo)通元件N1中的N溝道元件(圖中未標(biāo)示)。當(dāng)邏輯函數(shù)為“偽”時，則NCOMP 302與PCOMP 306同時進(jìn)行評估，使得NTOP經(jīng)由結(jié)尾元件N0拉至低電平，并且PTOP由PCOMP 306拉至高電平；導(dǎo)通元件N1被凍結(jié)或關(guān)閉，因此PTOP維持在高電平；Q輸出信號保持在低電平，意即邏輯函數(shù)為“偽”。
不同于單純的骨牌電路，互補(bǔ)式輸入動態(tài)邏輯電路300允許其輸出在評估期間被驅(qū)動至高電平。也正因?yàn)椴煌诠桥齐娐?，若輸入信號延后到達(dá)，則當(dāng)CLK信號居于高電平而使得NCOMP 302與PCOMP 306皆處于評估時，輸出信號Q依舊可以被拉回至低電平。互補(bǔ)式輸入動態(tài)邏輯電路300可被視為包括一與第一個初步評估點(diǎn)NTOP相關(guān)的互補(bǔ)N溝道邏輯電路308，以及與第二個輸出評估點(diǎn)PTOP相關(guān)的互補(bǔ)P溝道邏輯電路310。其中，PTOP用以自反向器/驅(qū)動器U2產(chǎn)生輸出信號Q；互補(bǔ)N溝道邏輯電路308包括帶頭與結(jié)尾元件P0與N0、用以評估邏輯函數(shù)的互補(bǔ)N邏輯電路NCOMP302，以及保持電路304；互補(bǔ)P溝道邏輯電路310包含帶頭元件P2、用以評估邏輯函數(shù)的互補(bǔ)P邏輯電路PCOMP 306。若互補(bǔ)邏輯電路308與310皆為進(jìn)行評估，則NTOP被電路308驅(qū)動成低電平，而PTOP則被電路310驅(qū)動成高電平；當(dāng)電路308與310皆為不予評估時，由NTOP所控制的導(dǎo)通元件N1將經(jīng)由一被暫存的反向CLK信號(由反向器/驅(qū)動器UC0產(chǎn)生)驅(qū)動PTOP至低電平。
另一替代實(shí)施例是考慮以N溝道元件N2取代反向器UC0，如圖3的虛線連接所示。N2的源極端連接至接地參考點(diǎn)，漏極端連接至旁路元件N1的源極端，N2的柵極端則連接CLK信號。因此，當(dāng)CLK為高電平，N2將被啟動，并且將N1的漏極拉至低電平。若NCOMP 302與PCOMP 306不予評估，則低電平會經(jīng)由N1傳遞至信號PTOP，因此將產(chǎn)生高電平的輸出Q。
信號PTOP的穩(wěn)定參考點(diǎn)由一包括元件P3與U3的微弱保持電路所提供。因?yàn)檫@些元件是建議使用而非必要的，因此用虛連接線表示。以一包含兩個反向器的全保持電路(如圖1所示)取代半保持電路的配置，將可同樣地供給PTOP一穩(wěn)定參考點(diǎn)。
另一用以取代反向器UC0的下拉替代元件N2，以及被建議附加并用以提供PTOP穩(wěn)定參考點(diǎn)的微弱保持電路，用于本發(fā)明中后續(xù)所提及的所有實(shí)施例中，并可被描述如下。
圖4為一示范互補(bǔ)式輸入動態(tài)邏輯電路400的示意圖，其根據(jù)本發(fā)明更特定而用以實(shí)作一“與”邏輯函數(shù)的實(shí)施例所實(shí)作?；パa(bǔ)式輸入動態(tài)邏輯電路400大致上與互補(bǔ)式動態(tài)邏輯電路300類似，而相同的組成預(yù)設(shè)具有相同的標(biāo)號。對互補(bǔ)式輸入動態(tài)邏輯電路400而言，互補(bǔ)式“與”N邏輯電路402用以置換NCOPM 302，而互補(bǔ)式“與”P邏輯電路406用以置換PCOMP 306。換言之，除了特別被實(shí)作以用于評估“與”邏輯函數(shù)的部分之外，互補(bǔ)式輸入動態(tài)邏輯電路400與互補(bǔ)式動態(tài)邏輯電路300完全相同。值得注意的是，只要將反向器/驅(qū)動器U2以一驅(qū)動器加以置換，或是將一緩沖器移除其反向功能，或是在U2的輸出端附加另一個反向器/驅(qū)動器(圖中未顯示)，則互補(bǔ)式動態(tài)邏輯電路400便可輕易轉(zhuǎn)換成“與”非邏輯函數(shù)。
在N邏輯中，利用將N個N溝道元件NC1～NCN并聯(lián)連接于NTOP與NBOT間，以實(shí)作互補(bǔ)式“與”N邏輯電路402與“與”函數(shù)的補(bǔ)碼。因此，當(dāng)補(bǔ)碼輸入D1B～DNB被提供時，其結(jié)果即為所需的D1～DN輸入的邏輯“與”。同理，在P邏輯中，可利用將N個P溝道元件PC1～PCN并聯(lián)方式連接于VDD與PTOP間，以實(shí)作互補(bǔ)“與”P邏輯電路406與另一個“與”函數(shù)的補(bǔ)碼。輸入信號補(bǔ)碼D1B～DNB分別被提供到N溝道元件NC1～NCN的柵極端(例如D1B被提供到NC1的柵極，而D2B被提供到NC2的柵極，依此類推)，并且非補(bǔ)碼的輸入信號D1～DN則分別被提供到P溝道元件PC1～PCN的柵極端(例如D1提供到PC1的柵極，而D2提供到PC2的柵極，依此類推)。
互補(bǔ)式輸入動態(tài)邏輯電路400的操作方式類似上述的互補(bǔ)式輸入動態(tài)邏輯電路300，因此可加以參照。當(dāng)D1～DN的任一個或多個輸入信號為“偽”或低電平(例如邏輯“0”)，則互補(bǔ)式“與”邏輯電路402與406皆進(jìn)行評估，因此使得相對應(yīng)的D1B～DNB輸入信號為“真”或高電平(例如邏輯“1”)。此外，當(dāng)互補(bǔ)式“與”邏輯電路402與406皆為進(jìn)行評估，則“與”函數(shù)成為“偽”，因此當(dāng)CLK信號拉至高電平時，Q輸出信號變?yōu)椤皞巍?拉至低電平)。反之，當(dāng)所有的輸入信號D1～DN皆為“真”時，互補(bǔ)式“與”邏輯電路402與406皆為不予評估，因此D1B～DNB輸入信號的信號皆為“偽”。此外，當(dāng)互補(bǔ)式“與”邏輯電路402與406皆為不予評估，則“與”函數(shù)成為“真”，因此當(dāng)CLK信號拉至高電平時，Q輸出信號將會變?yōu)椤皞巍?即為高電平)。值得特別加以注意的是，圖4電路的速度對于扇入并不靈敏，所以任何輸入到“與”函數(shù)的合理個數(shù)皆能被接受，因?yàn)椴粫p緩電路的速度；其原因來源于該評估路徑僅經(jīng)由兩個堆疊式的N元件N1和UC0中的N元件(未標(biāo)示)。
圖5為一根據(jù)本發(fā)明另一特定實(shí)施例的示范互補(bǔ)式輸入動態(tài)邏輯電路500的示意圖，用以實(shí)作“或”邏輯函數(shù)?；パa(bǔ)式輸入動態(tài)邏輯電路500大致上與互補(bǔ)式動態(tài)邏輯電路300相似(相同的組成假設(shè)有相同標(biāo)號)，其相異處在于NCOPM 302以互補(bǔ)“或”N邏輯電路502置換，并且PCOMP 306以互補(bǔ)“或”P邏輯電路506置換。換言之，除了特別被實(shí)作以用于評估“或”邏輯函數(shù)的部分之外，互補(bǔ)式輸入動態(tài)邏輯電路500與互補(bǔ)式動態(tài)邏輯電路300完全相同。
在N邏輯中，將N個N溝道元件NC1～NCN串聯(lián)連接于NTOP與NBOT間，以實(shí)作互補(bǔ)式“或”N邏輯電路502與“或”函數(shù)的補(bǔ)碼。其中，“或”函數(shù)的補(bǔ)碼由補(bǔ)碼輸入D1B～DNB所驅(qū)動。同理，在P邏輯中，可利用將N個P溝道元件PC1～PCN串聯(lián)連接于VDD與PTOP間，以實(shí)作互補(bǔ)式“或”P邏輯電路506與“或”函數(shù)的補(bǔ)碼，而且該“或”函數(shù)的補(bǔ)碼由輸入D1～DN所驅(qū)動。因此，輸入信號的補(bǔ)碼D1B～DNB分別被提供到N溝道元件NC1～NCN的柵極端，并且輸入信號D1～DN分別被提供到P溝道元件PC1～PCN的柵極端。
當(dāng)所有D1～DN輸入信號為“偽”時，則互補(bǔ)式“或”邏輯電路502與506皆為進(jìn)行評估，因此使得所有對應(yīng)的D1B～DNB輸入信號為“真”。此外，當(dāng)互補(bǔ)“或”邏輯電路502與506皆為進(jìn)行評估，則“或”函數(shù)為“偽”，因此當(dāng)CLK信號拉至高電平時，Q輸出信號將變?yōu)椤皞巍?即拉至低電平)。反之，當(dāng)一或多個輸入信號D1-DN為“真”時，互補(bǔ)式“或”邏輯電路502與506皆為不予評估，使得相對應(yīng)的D1B-DNB輸入信號為“偽”。此外，當(dāng)互補(bǔ)式“或”邏輯電路402與406皆為不予評估，則“或”函數(shù)將為“真”，因此當(dāng)CLK信號拉至高電平時，Q輸出信號將變?yōu)椤罢妗?即拉至高電平)。
使用互補(bǔ)式輸入動態(tài)邏輯電路300與其相關(guān)形式(例如互補(bǔ)式輸入動態(tài)邏輯電路400)，有數(shù)項(xiàng)益處與優(yōu)點(diǎn)?；パa(bǔ)式輸入動態(tài)邏輯電路300特別適用于高扇入“與”應(yīng)用，例如用于解碼電路。如前面在參考圖4的討論時所提到的，互補(bǔ)式輸入動態(tài)邏輯電路300和400的輸出評估路徑因?yàn)樽疃鄡H有兩個元件，因此相較于在此之前所提供的其它邏輯電路明顯較快。相較于目前用以實(shí)作高扇入“與”函數(shù)的分解技術(shù)，互補(bǔ)式輸入動態(tài)邏輯電路300和400將比其快到接近一個數(shù)量級，而互補(bǔ)式輸入動態(tài)邏輯電路500因?yàn)橛苫パa(bǔ)式“或”邏輯電路502和506的N溝道與P溝道元件以堆疊配置方式所構(gòu)成，因此會因?yàn)榛w效應(yīng)和延遲的產(chǎn)生而限制扇入數(shù)。
圖6為一用以實(shí)作一復(fù)雜邏輯函數(shù)的示范互補(bǔ)式輸入動態(tài)邏輯電路600的示意圖。因?yàn)榛パa(bǔ)式輸入動態(tài)邏輯電路600與互補(bǔ)式輸入動態(tài)邏輯電路300在圖形結(jié)構(gòu)上具有相似特征，因此能夠以接近于3到4個“或”項(xiàng)實(shí)作，并且每個“或”項(xiàng)皆包含一個高扇入的邏輯“與”函數(shù)。由互補(bǔ)式輸入動態(tài)邏輯電路600所實(shí)作的復(fù)雜邏輯函數(shù)，一具有下列方程式(1)形式的復(fù)雜“與”與“或”函數(shù)Q＝D11·D12·…D1X+D21·D22·…D2Y+…+DM1·DM2·…DMZ (1)其中，點(diǎn)“·”代表邏輯“與”函數(shù)，而加號“+”代表邏輯“或”函數(shù)。方程式(1)為M個多重輸入“與”項(xiàng)的邏輯“或”運(yùn)算，通常見于管線處理系統(tǒng)的運(yùn)算中。第1項(xiàng)有X個“與”項(xiàng)D11、D12、…、D1X；第2項(xiàng)有Y個“與”項(xiàng)D21、D22、…、D2Y；依此類推，直到最后一項(xiàng)或是第M項(xiàng)(最后一項(xiàng))共有Z個“與”項(xiàng)DM1、DM2、…、DMZ。
互補(bǔ)式輸入動態(tài)邏輯電路600共有M個互補(bǔ)式N溝道動態(tài)邏輯電路，每個皆類似于互補(bǔ)式輸入動態(tài)邏輯電路300的互補(bǔ)式N溝道邏輯電路部分。第一互補(bǔ)式N溝道動態(tài)邏輯電路602，用以實(shí)作第一個“與”項(xiàng)AND1(即D11·D12·…D1X)，其包括一P溝道帶頭元件P10、一N溝道結(jié)尾元件N10、一以AND1標(biāo)記的N邏輯方塊604，以及一儲存電路S1。其中，CLK信號被供應(yīng)至元件P10與N10的柵極端；反向輸入信號D11B～D1XB(即D1XBD11B)被提供到N邏輯方塊604個別的輸入端；帶頭元件P10的源極端連接VDD，漏極端則連接至第一初步評估點(diǎn)NTOP1；結(jié)尾元件N10的源極端連接至GND，漏極端連接至第一參考點(diǎn)NBOT1；N邏輯方塊604的輸出連接NTOP1點(diǎn)，參考點(diǎn)連接到NBOT1點(diǎn)。與“與”N邏輯電路402的配置方式相近的是，二者皆包含X個以并聯(lián)方式配置的N溝道元件，而每個N溝道元件的柵極端都可接收來自D1XBD11B的反向輸入信號；儲存電路S1用以實(shí)作為半保持電路，并且和儲存電路304同樣包含一反向器U11，以及一連接于VDD與點(diǎn)NTOP1間的P溝道元件P11。
互補(bǔ)式輸入動態(tài)邏輯電路600其它M-1個“與”項(xiàng)的互補(bǔ)式N溝道動態(tài)邏輯電路的實(shí)作配置方式，皆與第1個互補(bǔ)式N溝道動態(tài)邏輯電路602相同。如圖所示，最后一個(或第M個)互補(bǔ)式N溝道動態(tài)邏輯電路606，用以實(shí)作最后一個“與”項(xiàng)ANDM(即DM1·DM2·…DMZ)，其包括一P溝道帶頭元件PM0、一N溝道結(jié)尾元件NM0、一個以ANDM標(biāo)記的N邏輯方塊608，以及一儲存電路SM。其中，CLK信號被提供到元件PM0與NM0的柵極端；反向輸入信號DM1B-DMZB(即DMZBDM1B)被提供到N邏輯方塊608；帶頭元件PM0的源極端連接VDD，而漏極端連接至最后一個初步評估點(diǎn)NTOPM；結(jié)尾元件NM0的源極端連接GND，而漏極端連接至最后一個參考點(diǎn)NBOTM；N邏輯方塊608的輸出連接至NTOPM點(diǎn)，參考點(diǎn)連接到NBOTM點(diǎn)，與“與”N邏輯電路402的配置方式相近的是，兩者皆包含Z個以并聯(lián)方式配置的N溝道元件，并且每個N溝道元件的柵極端都可接收來自DMXBDM1B的反向輸入信號；儲存電路SM用以實(shí)作半保持電路，并且和儲存電路304同樣包含一反向器UM1，以及一連接于VDD與點(diǎn)NTOPM間的P溝道元件PM1。
M個初步評估點(diǎn)NTOP1～NTOPM都分別連接到M個P溝道件P21～P2M各柵極端，同時也連接到M個N溝道導(dǎo)通元件N11～NM1的各柵極端。P溝道元件P21～P2M以串聯(lián)方式配置，或以P堆疊連接于VDD與輸出評估點(diǎn)PTOP之間。其中，第一個P溝道元件P21的漏極端連接至點(diǎn)PTOP，且其源極端連接至第二個P溝道元件P22(圖中沒有顯示)的漏極端；第二個P溝道元件P22的源極端連接至第三個P溝道元件P23(圖中沒有顯示)的漏極端；依此類推，直到最后一個P溝道元件P2M的源極端連接至VDD。N溝道導(dǎo)通元件N11～NM1以并聯(lián)方式連接于PTOP與一反向器/驅(qū)動器UC0輸出之間，而該反向器/驅(qū)動器UC0于點(diǎn)CLKB處提供一反向時鐘脈沖信號CLKB。其中，每個N溝道導(dǎo)通元件N11～NM1的漏極端連接至PTOP點(diǎn)，而源極端連接反向器/驅(qū)動器UC0以接收CLKB信號；反向器/驅(qū)動器UC0的輸入用以接收CLK信號，而其輸出即為CLKB信號；一輸出反向器/驅(qū)動器U2的輸入端連接至PTOP點(diǎn)，而其輸出則提供一輸出信號Q。
互補(bǔ)式輸入動態(tài)邏輯電路600的運(yùn)算方式如下所述。當(dāng)CLK信號為低電平時，每個初步評估點(diǎn)NTOP1～NTOPM分別由對應(yīng)的帶頭元件P10～PM0拉至高電平，使得每一個N溝道導(dǎo)通元件N11～NM1被啟動。反向器/驅(qū)動器UC0將CKLB信號拉至高電平，并且將PTOP預(yù)先充電至高電平，因此Q輸出信號初始值拉至低電平。因?yàn)镹邏輯方塊AND1～ANDM以并聯(lián)方式連接，因此當(dāng)CLK信號拉至高電平時，每一個N邏輯方塊AND1～ANDM分別同時評估各輸入信號。如果一或多個N邏輯方塊AND1～ANDM不予評估，則相對應(yīng)的評估點(diǎn)NTOP1～NTOPM將因?yàn)樗鶎?yīng)的儲存元件S1～SM的操作結(jié)果而維持在高電平，因此將使得相對應(yīng)的N溝道導(dǎo)通元件N11～NM1維持在開啟狀態(tài)。當(dāng)一或多個N溝道導(dǎo)通元件因?yàn)镃LKB信號為低電平而動作時，反向器/驅(qū)動器UC0對PTOP點(diǎn)放電至低電平，致使Q輸出信號成為高電平(“真”)。此狀況發(fā)生于當(dāng)一或多個N邏輯方塊AND1～ANDM所有的反向輸入皆為“偽”時(意即非反向輸入全為“真”)，所以導(dǎo)致復(fù)雜邏輯函數(shù)為“真”。另一方面，如果所有N邏輯方塊AND1～ANDM皆為進(jìn)行評估，而且所有P溝道元件P21～P2M皆導(dǎo)通，則N溝道導(dǎo)通元件N11～NM1將于PTOP拉至高電平時皆被關(guān)閉，因此使得Q輸出信號為低電平(“偽”)。此種情況發(fā)生于N邏輯方塊AND1～ANDM的中至少有一個反向輸入為“真”的時候(意即相對應(yīng)的非反向輸入為“偽”)，所以復(fù)雜邏輯函數(shù)的結(jié)果為“偽”。
若將圖3的互補(bǔ)式輸入動態(tài)邏輯電路300與互補(bǔ)式輸入動態(tài)邏輯電路600加以比較，不同于以P邏輯實(shí)作復(fù)雜邏輯函數(shù)補(bǔ)碼，后者著眼于每個初始評估點(diǎn)NTOP1～NTOPM的觀點(diǎn)。由觀察簡單的互補(bǔ)式電路可知，所需邏輯運(yùn)算的P邏輯互補(bǔ)式實(shí)作的表達(dá)式被邏輯地視為實(shí)作另一邏輯函數(shù)補(bǔ)碼的表達(dá)式。所以，與其以P邏輯實(shí)作每個包含并聯(lián)P溝道元件“與”項(xiàng)的“與”項(xiàng)邏輯函數(shù)補(bǔ)碼，NTOP1～NTOPM點(diǎn)被當(dāng)作P溝道元件P21～P2M的P邏輯堆疊的輸入，以用于決定輸出評估點(diǎn)PTOP的狀態(tài)。因此，因?yàn)镸個互補(bǔ)式P邏輯方塊(每個方塊皆代表一“與”項(xiàng))之中的每一個皆可用一單一的P溝道元件加以置換，而且每個P溝道元件P21～P2M柵極端皆通過對應(yīng)的評估點(diǎn)NTOP1～NTOPM驅(qū)動，故配置結(jié)果已達(dá)明顯簡化的效果。
互補(bǔ)式輸入動態(tài)邏輯電路600在N邏輯方塊AND1～ANDM的N溝道評估路徑中，并不需要堆疊式元件。例如，互補(bǔ)式輸入動態(tài)邏輯電路300在配置N與P溝道評估路徑時，皆需要堆疊元件以得到復(fù)雜邏輯函數(shù)每個額外的“或”項(xiàng)，然而，互補(bǔ)式輸入動態(tài)邏輯電路600雖在P溝道評估路徑中堆疊P溝道元件P21～P2M，“或”項(xiàng)的最大數(shù)目將受限于漏流量(leakage issue)與基體效應(yīng)。如實(shí)施例所示，“或”項(xiàng)數(shù)被限制至大約三到四項(xiàng)。對簡單的電路而言，互補(bǔ)式輸入動態(tài)邏輯電路600稍微慢于互補(bǔ)式輸入動態(tài)邏輯電路300，因?yàn)镹邏輯方塊AND1～ANDM皆在驅(qū)動PTOP前進(jìn)行評估。然而，以目前實(shí)作復(fù)雜函數(shù)的技術(shù)相比，使用互補(bǔ)式輸入動態(tài)邏輯電路600的方法還是較其快了一個數(shù)量級。
圖7是一使用多互補(bǔ)式輸入動態(tài)邏輯電路702、704、706的互補(bǔ)式輸入動態(tài)邏輯電路700的簡化方塊圖。其中，每個用以實(shí)作具有較多“與”項(xiàng)的互補(bǔ)式輸入動態(tài)邏輯電路，皆與互補(bǔ)式輸入動態(tài)邏輯電路600相似。第1個邏輯電路702用以處理兩個邏輯項(xiàng)，包括第一個有A個“與”項(xiàng)，即D11、D12、…、D1A；第二個有B個“與”項(xiàng)，即D21、D22、…、D2B。第二個邏輯電路704用以處理另兩個邏輯項(xiàng)，包括第三個有C個“與”項(xiàng)，即D31、D32、…、D3C；第四個有D個“與”項(xiàng)，即D41、D42、…、D4D。依此類推，最后一個邏輯電路706用以處理最后第M與第N個邏輯項(xiàng)，分別包括Y個與Z個“與”項(xiàng)。為了獲得最佳解，每個互補(bǔ)式輸入動態(tài)邏輯電路702～706都只處理兩個“與”項(xiàng)。
互補(bǔ)式輸入動態(tài)邏輯電路702～706的輸出，被提供到各“或”門708輸入端，以決定最后的輸出值Q。如圖所示，邏輯電路702提供一輸出Q12至“或”門708一輸入端，而邏輯電路704則提供一輸出Q34至“或”門708的另一個輸入。依此類推，最后一個邏輯電路706提供輸出QMN至“或”門708的另一個輸入。本領(lǐng)域技術(shù)人員應(yīng)可理解到任何數(shù)目的互補(bǔ)式輸入動態(tài)邏輯電路都可利用并聯(lián)方式堆疊而成，因此“或”門708可以輕易地通過所欲的多個輸入個數(shù)加以實(shí)作，卻無須考慮元件基體效應(yīng)或延遲問題。例如，“或”門708可利用將N溝道元件并聯(lián)(圖中未標(biāo)示)而實(shí)作，并且每個N溝道元件分別用于接收相對應(yīng)的互補(bǔ)式輸入動態(tài)邏輯電路702～706的輸出結(jié)果。
互補(bǔ)式輸入動態(tài)邏輯電路300適用于允許循序邏輯運(yùn)算的組合，且該種運(yùn)算組合包含邏輯的“與”運(yùn)算順序。圖8為一常見多工解碼器800的方塊圖，用以作為一管線系統(tǒng)中的循序“與”運(yùn)算范例，以供兩組地址位間選擇與解碼所選結(jié)果之用。如圖所示，兩組已編碼的位A[1:0]和B[1:0]分別被提供到兩位多工器802的輸入端。此一圖解實(shí)施例顯示每一地址具有兩個位，而本領(lǐng)域技術(shù)人員應(yīng)可理解到，目前一般用于地址運(yùn)算的多工解碼器都至少需要兩個位。一選擇信號SEL用以提供至多工器802的第一個選擇輸入，以及反向器U1的輸入端，而反向器U1的輸出則被提供至多工器802另一個選擇輸入端。SEL信號的狀態(tài)用于已編碼地址位A[1:0]或B[1:0]之間的選擇，而被選中的位(以信號ENCODED[1:0]表示)被提供到解碼器804的輸入端，以供解碼器804將ENCODED[1:0]信號解碼為輸出信號DECODED[3:0]。
任何本領(lǐng)域技術(shù)人員應(yīng)可以理解到，進(jìn)行位解碼包含同時進(jìn)行邏輯上的“與”運(yùn)算，以決定每個解碼輸出DECODED[3:0]的狀態(tài)。例如，EDCODED
信號的狀態(tài)由下述方程式(2)所示的“與”運(yùn)算所決定ENCODED[1]B·ENCODED
B (2)其中，符號“·”表示局部“與”運(yùn)算，而附加于信號名稱的后的字母“B”表示邏輯反向。當(dāng)接收到SEL信號，則多工器802選取A[1:0]信號為ENCODED[1:0]信號；反之，若接收到相反的SEL信號，則B[1:0]信號被選取。
圖9為一示范互補(bǔ)式輸入動態(tài)多工解碼器電路900的示意圖，其用以決定最高解碼位或DECODED[3]信號的解碼狀態(tài)?；パa(bǔ)式輸入動態(tài)多工解碼器電路900包含第一與第二互補(bǔ)式輸入動態(tài)邏輯電路902與906，而且其與先前所提到的互補(bǔ)式輸入動態(tài)邏輯電路400實(shí)作方式相同。其中，互補(bǔ)式輸入動態(tài)邏輯電路902與互補(bǔ)式輸入動態(tài)邏輯電路400類似，差異在于導(dǎo)通元件N1更名為N4；信號點(diǎn)NTOP、NBOT、CLKB、PTOP分別重新更名為NTOP1、NBOT1、CLKB1、PTOP1；以三個N溝道元件N1、N2、N3并聯(lián)的“與”N邏輯電路402，被當(dāng)作N邏輯電路903實(shí)作；以三個P溝道元件P1、P2、和P3并聯(lián)的“與”P邏輯電路406，被當(dāng)作P邏輯電路904實(shí)作；儲存電路304由相同儲存電路905取代；反向器/驅(qū)動器U2被移除，或是用一個兩輸入“與”非門/驅(qū)動器U4取代。此外，PTOP1信號被提供到“與”非門/驅(qū)動器U4的一個輸入。
互補(bǔ)式輸入動態(tài)邏輯電路906也與互補(bǔ)式輸入動態(tài)邏輯電路400類似，差異在于導(dǎo)通元件N1更名為N9；信號點(diǎn)NTOP、NBOT、CLKB、PTOP分別重新更名為NTOP2、NBOT2、CLKB2、PTOP2；以三個N溝道元件N6、N7、N8并聯(lián)的“與”N邏輯電路402，被當(dāng)作N邏輯電路907實(shí)作；以三個P溝道元件P9、P10、和P11并聯(lián)的“與”P邏輯電路406，被當(dāng)作P邏輯電路908實(shí)作；儲存電路304由相同儲存電路909取代；反向器/驅(qū)動器U2被移除；PTOP2信號被提供到“與”非邏輯門/驅(qū)動器U4的另一輸入。
如圖所示，互補(bǔ)式輸入動態(tài)邏輯電路902與906分別包含對應(yīng)的時鐘脈沖反向器/驅(qū)動器UC0和UC2，并且用以將CLK信號反向，以及對于分布式配置提供各反向時鐘脈沖CLKB1和CLKB2?？梢圆煊X到的是，單一時鐘脈沖緩沖電路可以被使用，以取代提供單一的緩沖和反向時鐘脈沖信號到每個導(dǎo)通元件的做法。
N溝道元件N1的柵極接收一反向SEL信號(或?qū)懗蒘ELB)。N溝道元件N2與N3的柵極分別接收一反向A0與A1信號(或?qū)懗葾0B和A1B)。因此，互補(bǔ)式輸入動態(tài)邏輯電路902可以得到的邏輯值為SEL·A0·A1。N溝道元件N6的柵極端接收SEL信號。N溝道元件N2與N3的柵極端分別接收一反向B0與B1信號(或?qū)懗葿0B和B1B)。因此，互補(bǔ)式輸入動態(tài)邏輯電路906可以得到邏輯值SELB·B0·B1。因此，互補(bǔ)輸入動態(tài)多工器電路900決定DECODED[3]＝ENCODED[1]’ENCDDED
，而該結(jié)果出現(xiàn)于“與”非門/驅(qū)動器U4的輸出端。
A和B地址位的解碼以并聯(lián)實(shí)作。SEL信號的狀態(tài)可決定被解碼的A或B輸出哪一個將被選擇與提供到N與門U4。若SEL信號被持有(即SELB被舍棄)，則選擇與互補(bǔ)式輸入動態(tài)邏輯電路902有關(guān)的A位，接著較低的互補(bǔ)式輸入動態(tài)邏輯電路906將對于驅(qū)動PTOP輸出評估點(diǎn)為高電平進(jìn)行評估。此時若A0和A1信號為高電平，則導(dǎo)通元件N4導(dǎo)通，以允許CLKB1信號驅(qū)動PTOP1輸出評估點(diǎn)為低電平，并且造成DECODED[3]輸出信號拉至高電平。
在決定所有的DECODED[3:0]位的全快速多工解碼器中，互補(bǔ)式輸入動態(tài)多工解碼器電路900被重復(fù)使用四次(一個位一次)，而地址位被提供到被選擇的評估路徑的N溝道與P溝道元件輸入端，以作為解碼輸出位。較低位DECODED[2:0]用以執(zhí)行輸入位與其補(bǔ)碼組合的邏輯的“與”運(yùn)算。例如，為了獲得DECODED[2]位，互補(bǔ)式輸入動態(tài)多工解碼器電路900重復(fù)使用，同時，除了被交換的地址位外，輸入信號大體上相同。此外，A0/A1和A0B/A1B交換，并且B0/B1和B0B/B1B交換(意即不是A0B而是A0被提供到N溝道元件N2的柵極端；不是A0而是A0B被提供到P溝道元件P4的柵極端；不是A1B而是A1被提供到N溝道元件N3的柵極端；不是A1而是A1B被提供到P溝道元件P5的柵極端；不是B0B而是B0被提供到N溝道元件N7的柵極端；不是B0而是B0B被提供到P溝道元件P10的柵極端；不是B1B而是B1被提供到N溝道元件N8的柵極端；不是B1而是B1B被提供到P溝道元件P11的柵極端)。
額外的位可以利用在各評估路徑中增加額外的N溝道與P溝道元件去解碼(意即分別在點(diǎn)NTOPx/NBOTx間與點(diǎn)VDD/PTOPx間加入，并且其中的“x”表示并聯(lián)的互補(bǔ)式輸入動態(tài)邏輯電路的數(shù)目)。通過增加多工函數(shù)可以達(dá)成從2個以上的輸入集合中選擇，而增加方式在各的評估路徑的并聯(lián)N溝道與P溝道元件中，添加并聯(lián)解碼階層和選擇信號的輸入邏輯組合。
“與”非門U4大致上可以利用與互補(bǔ)式輸入動態(tài)邏輯電路400相同的方式實(shí)作，而必須具有足夠的輸入和一反向輸出。利用將互補(bǔ)式輸入動態(tài)邏輯電路400的反向器/驅(qū)動器U2以反向驅(qū)動器(圖中沒有顯示)來取代，或是在輸出添加另一個反向器(圖中沒有顯示)，可以實(shí)作出反向輸出。本領(lǐng)域技術(shù)人員應(yīng)可察覺到，因?yàn)槠涓呱热胩匦?，所以可以使用互補(bǔ)式輸入動態(tài)邏輯電路400當(dāng)作輸出“與”非門以幫助任何個數(shù)的地址(例如四個以上)。
圖10為一示范快速動態(tài)多工解碼器的簡化方塊圖，為通過互補(bǔ)式輸入動態(tài)邏輯電路來解碼四個四位地址A[3:0]、B[3:0]、C[3:0]和D[3:0]的示范快速動態(tài)多工解碼器1000的簡化方塊圖。動態(tài)多工解碼器1000包含16個互補(bǔ)式輸入動態(tài)多工解碼器電路MD15、MD14、…、MD0(或?qū)懗蒑D[15:0])，每一個互補(bǔ)式輸入動態(tài)多工解碼電路分別解碼16個輸出解碼位DECODED[15:0]中的一個。除了為了從多個地址間選擇而包含的額外互補(bǔ)式輸入動態(tài)邏輯電路，每一個互補(bǔ)輸入動態(tài)多工解碼電路MD[15:0]皆和互補(bǔ)式輸入動態(tài)多工解碼器電路900具有相同的實(shí)作方式。同時，在每個互補(bǔ)式輸入動態(tài)多工解碼電路中的每一個互補(bǔ)式輸入動態(tài)邏輯電路，包含了額外的的N溝道與P溝道元件(在對應(yīng)的N邏輯與P邏輯電路中)，以用于解碼額外的選擇和地址位。
每一個互補(bǔ)式輸入動態(tài)多工解碼器電路MD[15:0]都很相似，所以在此只顯示第一個多工解碼器電路MD15的細(xì)節(jié)。地址與選擇位A[3:0]、B[3:0]、C[3:0]、D[3:0]和SEL[1:0]，以及相對應(yīng)的反向地址與選擇位A[3:0]B、B[3:0]B、C[3:0]B、D[3:0]B和SEL[1:0]，皆被提供到每一個互補(bǔ)式輸入動態(tài)多工解碼電路MD[15:0]中。多工解碼器電路MD15包含四個互補(bǔ)式輸入動態(tài)邏輯電路1002、1004、1006和1008，依據(jù)四輸入BADB門1010的輸入分別提供四個輸出評估點(diǎn)輸出PT1、PT2、PT3和PT4。“與”非門1010的輸出提供最上層的解碼位DECODED[15]。
多工函數(shù)利用兩個選擇位在四個地址A、B、C、D中選擇。其中若SEL1和SEL02皆經(jīng)邏輯電路1002而獲得，則地址A被選擇；若獲得SEL1而SEL0無效(經(jīng)邏輯電路1004)，則地址B被選擇；若SEL1無效而SEL0被獲得(經(jīng)邏輯電路1006)，則地址C被選擇；若SEL1和SEL02皆無效(經(jīng)邏輯電路1008)，則地址D被選擇。因此，A地址位被提供到邏輯電路1002，B地址位被提供到邏輯電路1004，C地址位被提供到邏輯電路1006，而D地址位被提供到邏輯電路1008。每一個N溝道和P溝道都包含六個元件(兩個選擇位四個地址位))。每一個評估路徑的選擇和地址位的特殊組合根據(jù)被解碼的特殊輸出位而選擇。
根據(jù)本發(fā)明的實(shí)施例，可利用互補(bǔ)式輸入動態(tài)邏輯電路來實(shí)作動態(tài)多工解碼器。相比較之下，互補(bǔ)輸入動態(tài)多工解碼電路900會比一般常用多工解碼器(如多工解碼器800)快速。根據(jù)本發(fā)明實(shí)例，多工解碼器所使用的互補(bǔ)式輸入動態(tài)邏輯電路的解碼位數(shù)目是可以而易于擴(kuò)張，以便從兩個以上的解碼輸入集合中作選擇。
在一般全動態(tài)多工解碼器實(shí)施例中，N個編碼地址每一個都有M個地址位，產(chǎn)生2M個解碼輸出位，其中N、M為大于1的整數(shù)。所有被提供的2M個動態(tài)多工解碼器，每一個皆包含N個從解碼位中選擇，并對所選擇的位解碼以提供單一解碼位的互補(bǔ)式輸入動態(tài)邏輯電路。因此全多工解碼器包含2M組的N個互補(bǔ)式輸入動態(tài)邏輯電路。每個動態(tài)多工解碼器的每一個互補(bǔ)式輸入動態(tài)邏輯電路都接收一地址的位和該地址的反向位，而該特殊位被解碼，以決定是其地址還是其反向的副本將被提供到N溝道評估路徑或是P溝道評估路徑之中。
更進(jìn)一步，P個選擇位包含其中(P是大于0且足以從N個編碼地址中選擇的整數(shù))，舉例來說，N＝2地址時，P＝1；N＝3或N＝4地址時，P＝2；N＝5～8地址時，P＝3；依此類推。每一個P選擇位都被提供到每一個互補(bǔ)式輸入動態(tài)邏輯電路的每一個P溝道與N溝道路徑中。在每一個互補(bǔ)式輸入動態(tài)邏輯電路的每一個評估路徑中的P位，其特殊組合或邏輯狀態(tài)被決定，以用于選擇相對應(yīng)而由互補(bǔ)式輸入動態(tài)邏輯電路所處理的地址。如動態(tài)多工解碼電路900所示，為了選擇A地址，在互補(bǔ)式輸入動態(tài)邏輯電路902中，SEL信號于P溝道評估路徑中被提供，而其反向的SELB則于對應(yīng)的N溝道評估路徑中被提供；為了選擇B地址，因此在互補(bǔ)式輸入動態(tài)邏輯電路906中，選擇位SEL/SELB的邏輯狀態(tài)為反向的。
雖然本發(fā)明已經(jīng)盡力提及某種程度上較佳的方式，并且將可考慮的細(xì)節(jié)部分詳加描述，然而其它方式或變化也可能同時值得考慮。舉例來說，一輸出信號的特殊邏輯狀態(tài)可依據(jù)其在邏輯電路中的使用而可能反向。此外，雖然本發(fā)明公開考慮的應(yīng)用是金屬氧化物半導(dǎo)體(MOS)型態(tài)的元件(包含互補(bǔ)式MOS元件及與其類似的元件，例如NMOS與PMOS晶體管)，但也可以相同方式應(yīng)用于其他相近的技術(shù)與圖形結(jié)構(gòu)，例如雙載子元件或其它相似的。
最后，本領(lǐng)域技術(shù)人員應(yīng)可察覺到可以快速使用上述公開的概念，將上述具體實(shí)施例當(dāng)作設(shè)計或修改后的結(jié)構(gòu)的基礎(chǔ)，并得到與本發(fā)明相同的目的而不違背本發(fā)明的精神與范圍，因此，本發(fā)明的保護(hù)范圍以權(quán)利要求書所界定的為準(zhǔn)。
權(quán)利要求
1.一種用于評估一復(fù)雜邏輯函數(shù)的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于包括多個互補(bǔ)式輸入動態(tài)邏輯電路，每個用以決定相對應(yīng)的多組“與”邏輯項(xiàng)中的一個，并且用以指明該互補(bǔ)式“與”函數(shù)，其方式是通過相對應(yīng)的多個初步評估點(diǎn)中的一個；多個P溝道元件，以串聯(lián)方式連接于一源電壓與一輸出評估點(diǎn)之間，每個P溝道元件包括一連接至相對應(yīng)多個該初步評估點(diǎn)其中一個的柵極端；一反向器/驅(qū)動器，包括一用于接收時鐘脈沖信號的輸入端，一提供輸出與反向時鐘脈沖信號的輸出端；以及多個N溝道導(dǎo)通元件，以并聯(lián)方式連接于該輸出評估點(diǎn)與該反向器/驅(qū)動器之間，每個N溝道導(dǎo)通元件包括一連接至相對應(yīng)多個初步評估點(diǎn)其中一個的柵極端。
2.如權(quán)利要求1所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，該多個互補(bǔ)式輸入動態(tài)邏輯電路的每個包括一或多個N溝道元件，以并聯(lián)方式連接于一相對應(yīng)初步評估點(diǎn)與一相對應(yīng)結(jié)尾元件之間，每個N溝道元件包括一個柵極端，其用以接收一組相對應(yīng)“與”邏輯項(xiàng)中的一相對應(yīng)“與”邏輯項(xiàng)。
3.如權(quán)利要求2所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，該多個互補(bǔ)式輸入動態(tài)邏輯電路中的至少一個，包括多于四個的N溝道元件，以并聯(lián)連結(jié)以達(dá)到高扇入。
4.如權(quán)利要求2所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，該多個互補(bǔ)式輸入動態(tài)邏輯電路的每個，包括該一或多個N溝道元件的每個，以并聯(lián)連接于該相對應(yīng)初步評估點(diǎn)與一相對應(yīng)多個參考點(diǎn)之一；一帶頭元件，接收該時鐘脈沖信號與連接至該相對應(yīng)初步評估點(diǎn)，當(dāng)該時鐘脈沖信號為低電平時，預(yù)先充電該相對應(yīng)初步評估點(diǎn)；一結(jié)尾元件，接收該時鐘脈沖信號，并且連接至一相對應(yīng)參考點(diǎn)；其中，該帶頭與結(jié)尾元件響應(yīng)該時鐘脈沖信號，以啟動一相對應(yīng)的互補(bǔ)式輸入動態(tài)電路進(jìn)行評估。
5.如權(quán)利要求4所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，該帶頭元件包括一P溝道元件，該P(yáng)溝道元件包括一連接至一源電壓的源極端，一接收該時鐘脈沖信號的柵極端，一連接至一相對應(yīng)初步評估點(diǎn)的漏極端；該結(jié)尾元件包括一N溝道元件，該N溝道元件包括一連接至接地端的源極，一接收該時鐘脈沖信號的柵極端，一連接至一相對應(yīng)參考點(diǎn)的漏極端。
6.如權(quán)利要求4所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，還包括多個保持電路，每個連接于一源電壓與一相應(yīng)初步評估點(diǎn)之間。
7.如權(quán)利要求1所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，還包括一輸出驅(qū)動器，是具有一輸入端以連接至該輸出評估點(diǎn)，一輸出端以提供一邏輯函數(shù)結(jié)果。
8.一種互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于包括多個互補(bǔ)式N邏輯“與”電路，每個連接至相對應(yīng)的多個初步評估點(diǎn)的其中之一，并且每個包括至少一個用以接收一相對應(yīng)多組“與”邏輯項(xiàng)的輸入；多對帶頭與結(jié)尾元件，每對元件響應(yīng)一時鐘脈沖信號以預(yù)先充電一相對應(yīng)的初步評估點(diǎn)，以啟動一相對應(yīng)互補(bǔ)式N邏輯“與”電路以進(jìn)行評估；一P邏輯電路，連接至該多個初步評估點(diǎn)與一輸出評估點(diǎn)，當(dāng)該多個互補(bǔ)N邏輯“與”電路的每個進(jìn)行評估時，將該輸出評估點(diǎn)拉至高電平；以及一N邏輯導(dǎo)通元件，連接于該輸出評估點(diǎn)與該多個初步評估點(diǎn)之間，當(dāng)該多個N邏輯“與”電路的任一個為不予評估，將該輸出評估點(diǎn)拉至低電平。
9.如權(quán)利要求8所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，每一互補(bǔ)式N邏輯“與”電路包括一或多個N溝道元件，以并聯(lián)方式連接，每一N溝道元件包括一柵極端，用以接收一反向“與”邏輯項(xiàng)，一漏極端，一源極端，連接于一相對應(yīng)初步評估點(diǎn)與一相對應(yīng)結(jié)尾元件之間。
10.如權(quán)利要求9所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，至少一個互補(bǔ)輸入邏輯“與”電路包括多于四個N溝道元件，以并聯(lián)聯(lián)結(jié)以達(dá)成高扇入。
11.如權(quán)利要求8所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，還包括一反向器/驅(qū)動器，包括一輸入端，用以接收該時鐘脈沖信號，一輸出端，用以提供緩沖與反向時鐘脈沖信號至該N邏輯導(dǎo)通電路，當(dāng)該時鐘脈沖信號為低電平時，通過該N邏輯導(dǎo)通元件預(yù)先充電該輸出評估點(diǎn)。
12.如權(quán)利要求8所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，還包括一輸出驅(qū)動器，包括一連接至該輸出評估點(diǎn)的輸入端，一提供邏輯函數(shù)結(jié)果的輸出端。
13.如權(quán)利要求8所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，還包括多個保持電路，每個所述保持電路連接于一源電壓與一相對應(yīng)的該多個初步評估點(diǎn)之一兩者之間。
14.如權(quán)利要求8所述的互補(bǔ)式輸入動態(tài)邏輯電路，其特征在于，該多對帶頭與結(jié)尾元件的每對元件包括一P溝道元件與一N溝道元件，其中，該P(yáng)溝道元件包括一源極端，連接至源電壓，一柵極端，接收該時鐘脈沖信號，一漏極端，連接至一相對應(yīng)的初步評估點(diǎn)；該N溝道元件包括一源極端，連接至接地端，一柵極端，接收該時鐘脈沖信號，一漏極端，連接至一相對應(yīng)的一多個互補(bǔ)式N邏輯電路其中之一。
15.一種用以評估一復(fù)雜動態(tài)邏輯函數(shù)的方法，其特征在于包括同時評估多組“與”邏輯項(xiàng)，利用一各別的多個互補(bǔ)式“與”邏輯電路，并且控制用以指示各別的“與”邏輯評估的各個多個初步評估點(diǎn)；監(jiān)控多個初步評估點(diǎn)的每一個，是通過P邏輯，當(dāng)每一多個互補(bǔ)式“與”邏輯電路進(jìn)行評估，將一輸出評估點(diǎn)拉至高電平；以及監(jiān)控多個初步評估點(diǎn)每一個，是通過N邏輯，當(dāng)多個互補(bǔ)式“與”邏輯電路任一個為不予評估時，將輸出評估點(diǎn)拉至低電平。
16.如權(quán)利要求15所述的用以評估一復(fù)雜動態(tài)邏輯函數(shù)的方法，其特征在于包括實(shí)作每一互補(bǔ)式“與”邏輯電路，以并聯(lián)連接一或多個N溝道元件于一相對應(yīng)初步評估點(diǎn)與一相對應(yīng)結(jié)尾元件之間，以及提供一反向“與”門項(xiàng)至每一N溝道元件的柵極端。
17.如權(quán)利要求15所述的用以評估一復(fù)雜動態(tài)邏輯函數(shù)的方法，其特征在于還包括反向與緩沖一時鐘脈沖信號以提供一反向時鐘脈沖信號，預(yù)先充電多個初步評估點(diǎn)的每一個至高電平，以及當(dāng)時鐘脈沖信號為低電平時，經(jīng)由N邏輯而通過傳送反向時鐘脈沖信號以預(yù)先充電輸出評估點(diǎn)至高電平。
18.如權(quán)利要求17所述的用以評估一復(fù)雜動態(tài)邏輯函數(shù)的方法，其特征在于還包括當(dāng)時鐘脈沖信號為高電平，并且當(dāng)多個互補(bǔ)“與”邏輯電路為不予評估時，經(jīng)由N邏輯而通過傳送反向時鐘脈沖信號，將輸出評估點(diǎn)拉至高電平。
19.如權(quán)利要求15所述的用以評估一復(fù)雜動態(tài)邏輯函數(shù)的方法，其特征在于還包括當(dāng)相對應(yīng)“與”邏輯電路為不予評估時，持續(xù)將多個初步評估點(diǎn)的任一個拉至高電平。
全文摘要
一種互補(bǔ)式輸入動態(tài)邏輯電路及用以評估一復(fù)雜動態(tài)邏輯函數(shù)的方法，包括輸入動態(tài)電路、P溝道元件、用以提供反向時鐘脈沖號的反向器/驅(qū)動器、N溝道導(dǎo)通元件。其中，每一互補(bǔ)式輸入動態(tài)邏輯電路用以決定相對應(yīng)的多組“與”邏輯項(xiàng)其中之一的互補(bǔ)式“與”函數(shù)，以及通過相對應(yīng)的多個初步評估點(diǎn)其中之一以指明互補(bǔ)式“與”函數(shù)。P溝道元件以串聯(lián)方式連接于一源電壓與一輸出評估點(diǎn)之間，并且每個皆有一連接至相對應(yīng)初步評估點(diǎn)的柵極端。N溝道導(dǎo)通元件以并聯(lián)方式連接于輸出評估點(diǎn)與反向器/驅(qū)動器之間，并且每個皆有一連接至相對應(yīng)初步評估點(diǎn)的柵極端。輸出驅(qū)動器或反向器/驅(qū)動器用以將輸出評估點(diǎn)的信號加以緩沖與反向，并且提供邏輯函數(shù)的結(jié)果。
文檔編號H03K19/01GK1514543SQ20031010132
公開日2004年7月21日 申請日期2003年10月15日 優(yōu)先權(quán)日2003年3月21日
發(fā)明者米爾·S·亞哲, 雷蒙·A·貝爾川, A 貝爾川, 米爾 S 亞哲 申請人:智慧第一公司