專利名稱：數字器件的互連的制作方法
技術領域：
本發明涉及數字器件的互連。
背景技術：
計算機通常是用諸如廣域網(WAN)和局域網(LAN)之類的網絡相互連接起來的。網絡還用在電路板級，以使中央處理單元(CPU)能共享信息或實現相互通信。盡管這類CPU相隔很小的距離，但傳輸介質(例如導電跡線)上產生的信號損失和反射仍可能十分顯著。
圖1示出包括一個3端口Y形網絡的網絡。
圖2示出包括一個3端口德爾塔形網絡的網絡。
圖3示出包括一個5端口星形網絡的網絡。
圖4示出包括一個5端口德爾塔形網絡的網絡。
圖5示出包括用于連接2個CPU的分接電阻器的網絡。
圖6示出包括用于連接3個CPU的分接電阻器的網絡。
圖7示出包括用于連接5個CPU的分接電阻器的網絡。
圖8示出包括一個3端口Y形網絡和多個定向耦合器的網絡。
圖9示出單端的和差分的星形網絡電阻功率分配器。
圖10示出差分星形網絡電阻功率分配器的另一個實施方案。
圖11示出差分星形網絡電阻功率分配器的另一個實施方案。
圖12示出分布式分接電阻功率分配器。
圖13示出彈性體連接器分接電阻功率分配器。
詳細說明正如下面要更加詳細說明那樣，數字器件可以用導線和阻抗路徑進行連接。通常，第一導線與第一數字器件相連，第二導線與第二數字器件相連，而阻抗路徑將第一導線與第二導線相連。阻抗路徑的阻抗為第一導線和第二導線特性阻抗的至少1/3。在其它優點中，將阻抗路徑加到導線之間的連接上，信號能以比直接連接更小的碼間干擾和比電磁耦合更低的低頻濾波在數字器件之間傳送。
參看圖1，網絡10包括在節點50相連的三個電阻器20a-c，用來形成Y形網絡60，使通過任何一個電阻器傳輸的信號能量等分到另外兩個電阻器上。電阻器20a和20b將導電跡線30a與導電跡線30b相連，電阻器20b和20c將導電跡線30b與導電跡線30c相連，以及電阻器20a和20c將導電跡線30a與導電跡線30c相連。
各自具有相應的收發信機140a-c的三個CPU 40a～c分別與三個導電跡線30a-c相連。通過對電阻器20a-c選擇相同的電阻，由一個CPU播發的信號將等分到另外兩個CPU上。例如，若CPU 40a通過導電跡線30a發送信號，經收發信機140a進入電阻器20a，則信號在被CPU40b和40c接收之前將等分到電阻器20b和20c上。由于電阻器20a-c的電阻相同，故對CPU 40a-c提供雙向對稱通信。在接收信號時，收發信機140a-c的輸入阻抗與相應導電跡線30a-c的阻抗匹配(相等)。
通過使導電路經30a-c的特性阻抗Z0相匹配，在電阻器20a-c之間將傳送最大信號功率。為使特性阻抗達到匹配，電阻器20a-c中每一個的電阻值R由下式確定R=(N-2N)×Z0,]]>式中N是CPU數，也是與Y形網絡60相連的電阻器數。因此，Y形網絡60中三個電阻器20a～c的每一個可能具有至少為1/3 Z0的電阻，且隨著更多的CPU與Y形網絡60相連，各個電阻也會增大。通過使導電跡線30a-c的阻抗相匹配，導電跡線與電阻器20a-c之間的反射減小，從而降低傳播信號的碼元干擾。
電阻器20a～c為無源器件且具有包括低頻(例如低到0 Hz)的頻率響應。因此，當信號通過每個電阻器時，低頻信號分量通過，并能實現比電磁耦合器更寬的信道帶寬，這有助于取得更高的數據傳輸速率。本例中，Y形網絡60包括三個電阻器，然而，隨著與Y形網絡相連的CPU數的增加，與Y形網絡相連的電阻器數也相應增加。
在CPU 40a-c之間傳輸的信號包含對二進制位編碼的碼元。信號在網絡10內部傳播時將在阻抗不連續處被反射，引起使信噪比惡化的碼內干擾和碼間干擾。通過選擇電阻器20a-c的電阻，使網絡60的輸入端口和輸出端口的節點阻抗與導電跡線30a-c的特性阻抗匹配，能降低由阻抗不連續性引起的反射。由于電阻器20a-c不是定向的，故信號經過電阻器時在任一個方向上均呈雙向對稱衰減，從而當信號在任何方向通過電阻器時，其反射將減小。
參考圖2，一個德爾塔形網絡70代替了圖1中拓樸上等效的Y形網絡60，以形成網絡10。不過，德爾塔形網絡70的結構是以單個電阻器作為阻抗路徑，專用于獨有的一對導電跡線30a-c。電阻器20a將導電跡線30a與導電跡線30b相連，電阻器20b將導電跡線30b與導電跡線30c相連，以及電阻器20c將導電跡線30a與導電跡線30c相連。
通過將一個電阻器專用于每個導電跡線之間的連接，電阻器的寄生效應便遍布于整個德爾塔形網絡70。電阻器的寄生效應可能為電容性或電感性，且與封裝、定位和每個電阻器的連接有關。與德爾塔形網絡相反，Y形網絡是將某些電阻器寄生效應集中在一個節點上。回頭參看圖1，例如，各電阻器20a-c都與節點50相連，這就使得每個電阻器的寄生效應可影響到經節點傳輸的所有信號。回到圖2，相反，德爾塔形網絡70是將電阻器20a-c與三個節點80a-c相連，因而分散了電阻器寄生效應的影響。因此，被德爾塔網絡70分離的信號受到寄生效應的影響，此寄生效應取決于信號傳輸經過哪個節點。
例如，當CPU 40a經收發信機140a發送信號時，信號在節點80a處分離并傳播進入電阻器20a和20c。當CPU 40b經收發信機140b接收被發送的信號時，信號只受與CPU 40b相連的電阻器(具體地說即電阻器20a和20b)的寄生效應的影響。相應地，經收發信機140c被CPU 40c接收的信號受電阻器20c和20b的寄生效應的影響。
與圖1中的Y形網絡相似，圖2所示德爾塔形網絡70的電阻器20a-c具有相同的電阻R，以使所發送的信號有相等的分離，而導電跡線30a-c的特性阻抗Z0相匹配，以降低信號的碼元干擾。不過，這時R由下式確定R＝(N-2)×Z0，式中N仍然是與德爾塔形網絡70相連的CPU數。因此，將上式應用于圖2所示例子時，德爾塔形網絡70中三個電阻器20a-c的每一個都具有電阻Z0。若德爾塔形網絡70擴展到連接更多的CPU，則每個電阻會增大。
參看圖3，由圖1的Y形網絡60擴展而成的5端口星形網絡90包括連到節點100上的五個電阻器20a-e。星形網絡90依靠各自的收發信機140a-e允許五個CPU 40a-e相互之間經導電跡線30a-e以對等通信拓樸的方式發送信號。電阻器20a-e仍選擇為具有相同的電阻，使信號平均分散在CPU 40a-e中。將與圖1相聯系的關系式用于使導線30a-e的特性阻抗匹配，以降低碼元干擾。星形網絡90的構形可以針對任意CPU數作進一步擴展，但連接更多的CPU會造成更多的信號分割，從而降低接收CPU處的信號功率和信噪比。此外，盡管將電阻器20a-e選擇成平均分配信號能量，但隨著電阻器數量的增加(相應于CPU數的增加)，集中在節點100上的電阻器寄生效應也會增加。依據電阻器20a-e的實現方式，此寄生效應的增加可以為星形網絡90能支持的CPU數設置一個實際極限。
參看圖4，網絡10包括一個擴展到連接五個CPU 40a～e的德爾塔形網絡110，以及用于進行對等通信的相應收發信機140a～e。為了經導電跡線30a-e向各個獨有的CPU間連接提供專用電阻器，需要十個電阻器20a-j。暫時回頭參看圖3，在星形網絡90中，為了連接五個CPU40a-e，只需五個電阻器20a-e。然而，電阻器20a-e的寄生效應都集中在單一節點100上。可是，對于圖4，十個電阻器20a-j的寄生效應則分布在五個節點120a-e上。因此，在這種布置中，為連接德爾塔形網絡中預定CPU數(N)所需的電阻器總數(E)由下式確定E=N×(N-1)2.]]>同前例一樣，選擇電阻器20a-j具有相同的電阻，使在CPU 40a-e中分配相同的信號能量。例如，若CPU 40a經收發信機140a和導電跡線30a發送信號，則信號能量將平均分散在電阻器20a、20c、20d和20e上，以向CPU 40b、40c、40d和40e提供相等的信號部分。此外，為導電跡線30a-e的特性阻抗匹配和降低碼元件干擾，電阻器20a-j的電阻也由與圖2所用相同的關系式確定。然而，如上所述，當與德爾塔形網絡110相連的CPU數增加時，每個進行接收的CPU所接收的能量和信噪比均會降低。因此，擴展并非是無限制的。
參看圖5，網絡10包括電阻器20a，它分接導電跡線30a和30b，以使傳播信號在導電跡線之間通過。與上述將信號分散到三個或更多個導電跡線中的Y形網絡和德爾塔形網絡不同，電阻器20a只連接了兩個導電跡線。通過將導電跡線30a和30b分接，CPU 40a和40b可以相互發送和接收信號。兩個導電跡線30a，30b都具有特性阻抗Z0，且電阻器20a的電阻遠大于Z0，例如是5倍大。因此，只有小部分信號能量從任何一個導電跡線轉移，同時也不能擾亂任何一個導電跡線的Z0。然而，寄生效應可能伴隨電阻器20a的實施出現，且可能使在兩個導電跡線30a、30b之間通過的信號的總體性能變壞。
網絡10還包括將CPU 40a，40b連接到各自導電跡線30a，30b上的收發信機140a和140b。收發信機140a，140b也調節由CPU 40a、40b發送或接收的信號。而當收發信機接收信號時，收發信機的輸入阻抗與導電跡線30a，30b的阻抗相匹配。端子電阻器150a，150b端接在各相應導電跡線30a，30b的末端，以減小內反射。端子電阻器150a，150b應具有與Z0相匹配的電阻。
電阻器20a可以用由高阻抗傳輸線實現的導電跡線代替，以分接兩個導電跡線，其好處是導電跡線通常具有比電阻器更弱的寄生效應。不過，為使提供的特性阻抗遠大于導電跡線30a，30b的特性阻抗，導電跡線在電氣上必須很長。在某些頻率上，這可能需要不切實際的面積大小或者可能不像電阻器那樣經濟實用。另外，也可以使用串聯電阻遠大于串聯電抗的有損耗傳輸線。
參看圖6，網絡10擴展到包括分別由三個電阻器20a，20b，20c分接的三個導電跡線30a，30b，30c，以連接各個獨有的導電跡線對，并為CPU 40a，40b，40c的各個相應的獨有導電跡線對提供專用通信路徑。電阻器20a-c中的每一個都具有遠大于導電跡線30a-c的特性阻抗的電阻，盡管每個電阻器的電阻可能不相同。
電阻器20將導電跡線30a與導電跡線30b相連，從而提供CPU 40a與40b之間的通信路徑；電阻器20b將導電跡線30b與導電跡線30c相連，從而提供CPU 40b與40c之間的通信路徑；以及電阻器20c將導電跡線30a與導電跡線30c相連，從而提供CPU 40a與40c之間的通信路徑。此外，與圖5相似，網絡10包括用來調節由CPU 40a-c發送或接收的信號的收發信機140a-c，而這些收發信機提供的輸入阻抗在其接收信號時可與導電跡線30a-c相匹配。各端子電阻器150a-c具有與相應導電跡線30a-c之特性阻抗匹配的電阻，可降低由端接各相應導電跡線30a-c所產生的反射。
當三個CPU 40a-c之一經各自的收發信機140a-c向各相應導電跡線發送信號時，信號能量被與導電跡線相連的電阻器分接。然后，信號能量向另外兩個導電跡線傳播并由另兩個CPU接收。例如，若CPU40a經收發信機140a向導電跡線30a發送信號，則信號能量被電阻器20a和20c分接。因此，一部分信號能量向導電跡線30b和30c傳輸。這部分信號一旦出現在另兩個導電跡線30b，30c上，便經各自的收發信機140b和140c被CPU 40b和40c接收。
參看圖7，網絡10被擴展成包括五個導電跡線30a-e，使在五個CPU 40a-e進行雙向通信，這等效于擴展圖4所示的德爾塔形網絡10。與網絡10相連的CPU數(N)仍需要(E)個電阻器來提供各獨有CPU對之間的專用通信路徑，E由下式確定(引自上文)E=N×(N-1)2.]]>此外，隨著與網絡相連的CPU數的增加，端子電阻器數也相應增加。導電跡線30a-e用端子電阻器150a-e端接，以降低信號反射。
如前所述，電阻器20a-j可能具有相同的電阻，也可能沒有相同的電阻。通常，位置更靠近相應連接的CPU對的電阻器比離所連接的CPU對更遠的電阻器具有更大的電阻。然而，各電阻仍遠大于導電跡線30a-e的特性阻抗，因此只有小部分傳輸信號饋至其它導電跡線。由于只有小部分信號經特定電阻器傳播，故若得到的部分信號被第二個電阻器分離，則只有很小部分原始信號可能經第二個電阻器傳播，而不能被CPU 40a-e檢測。
通過用電阻器20a-j分接導電跡線30a-e，每一CPU可以向另外四個CPU播送信號。但是，也如前所述，過度的信號分離會降低每個進行接收的CPU的信噪比和減小所接收的能量，此能量可能低于CPU的接收閾值。
參看圖8，網絡10包括如圖1所示的Y形網絡60電阻功率分配器和用于在CPU 40a-e之間傳輸信號的兩個耦合器200a，200b。本例中，CPU 40b和40c利用耦合器200a和200b與導電跡線30a進行電磁耦合，而CPU 40a，40d和40e則經Y形網絡60與網絡10直接相連。耦合器200a和200b不會顯著影響導電跡線30a的特性阻抗，因為導電跡線30b和30c與導電跡線30a呈電磁耦合而未直接相連。當在耦合器200a和200b處呈現的阻抗與導電跡線30a，30b和30c的特性阻抗相匹配時，便出現最小反射。
耦合器200a，200b向導電跡線30a發送信號，但耦合器是定向器件并具有濾除信號的低頻分量的頻率響應。耦合器200a，200b至少有一個優點，即將來自元件封裝和連接器的寄生效應同所耦合的導電跡線30a隔離；而電阻器20a-c的寄生效應則會直接影響所連接的導電跡線30a，30d和30e。
本例中，CPU 40a起主控CPU的作用并協助CPU 40b與40c之間的傳輸。由于CPU 40b和40c是靠單獨的耦合器200a，200b與導電跡線30a耦合，故為使信號在兩個CPU之間傳輸，必須將它們經過兩個耦合器200a，200b進行耦合。然而，由于耦合器200a，200b的耦合系數和方向性都很小，故經兩個耦合器耦合的信號可能減小到不能檢測的程度。因此，在CPU 40b或40c產生的信號必須首先發送至主控CPU 40a，再由后者重新發送，使有足夠大的信號幅度經第二個耦合器進行耦合。例如，為了將信號從CPU 40b發送至40c，CPU 40b通過導電跡線30b發送信號，經收發信機140b并進入耦合器200a。信號經過200a耦合，向導電跡線30a傳播，并經收發信機140a調節之后被主控CPU 40a接收。然后，主控CPU 40a將信號經收發信號機140a發送回導電跡線30a，信號通過耦合器200a傳播并進入耦合器200b。信號再經耦合器200b耦合至導電跡線30c，并在經收發信機140c進行信號調節之后被CPU 40c接收。將信號從CPU 40c發送至CPU 40b也要求發送至主控CPU 40a并由后者重新發送，但以相反的方式進行。
主控CPU 40a可以配置成能重新發送各種形式的接收信號。例如，主控CPU 40a可以發送經放大或經濾波的接收信號，或者，主控CPU 40a可以在對接收信號中的信息位解碼之后重新發送原始信號的復制波形。
CPU 40d和40e與帶有Y形網絡60電阻功率分配器(它包含電阻器20a-c)的網絡10相連。與圖1中所描述的Y形網絡60相似，電阻器20a-c具有相同電阻，以在導電跡線30a，30d和30e之間給出相同的信號分離。因此，與同導電跡線30a相耦合的CPU 40b和40c不同，CPU 40a，40d和40e可以相互直接發送信號，而無須由主控CPU 40a進行任何重新發送。
例如，若CPU 40d將信號經收發信機140d，導電跡線30d發送至Y形網絡60，則電阻器20b，電阻器20a和20c將平均分配信號，以便經相應的導電跡線30a和30e以及收發信機140a和140e在CPU 40a和40e上接收。與上面各例相似，端子電阻器150d，150e與耦合器200a，200b相連，以減小網絡10中的內反射。網絡10可以擴展或縮減到包括更多或更少的耦合器和電阻功率分配器，條件是在工作帶寬應維持適當的信噪比。
前面例子中所述電阻功率分配器實際上可以由分立元件或由可涂敷或層疊到電路板上的分布式電阻材料來實現。電阻功率分配器布局的安排十分靈活，可以在相當小的電路板空間內實施。另外，布局方案可以減小電阻功率分配器中各個組成部分之間的定時非對稱性。
參看圖9(a)和9(b)，5端口電阻功率分配器可由單端電阻功率分配器300和差分電阻功率分配器400來實現。暫時參看圖3，該圖大致示出了單端5端口星形網絡90電阻功率分配器且允許在五個CPU40a-e之間進行對等信號播送。回到圖9(a)，單端電阻功率分配器300具有星形圖案的單層電阻材料310，而圖9(b)所示差分功率分配器400則用兩層星形圖案電阻材料410，415來構成供差分信號用的電阻器對。
單端電阻功率分配器300的每個分支320a-e和差分電阻功率分配器400的每對分支420a-e與圖3的5端口電阻功率分配器90的相應電阻器20a-e相對應。回到圖9，每個分支320a-e或每對分支420a-e從相應星形圖案的中心點延伸到端子330a-e(對于單端電阻功率分配器300)或延伸到端子對430a-e(對于差分電阻功率分配器400)。端子330a-e和端子對430a-e可以布置成與導電跡線相連，使能接入外部電路。例如，參看圖9(a)，端子330c和330d與導電跡線340c和340d相連；再參看圖9(b)，端子對430c和430d與導電跡線對440a，440b和440c，440d相連。
電阻功率分配器300的分支320a-e的尺寸對稱，而電阻功率分配器的各對分支420a-e的尺寸也對稱，因此，信號以相同時間經每個分支或每對分支傳播。例如，參看9(a)，從端子320a傳輸至端子320b的信號將具有等于從端子320a傳輸至端子320c的傳播時間。類似地，參看圖9(b)，從差分端子對430a傳輸的差分信號將需要相同的傳播時間在其它差分端子對430b-e的每一對處被接收。
差分電阻功率分配器400中所實施的兩個星形圖案化電阻材料層410，415用介質材料進行電氣絕緣，使電流不能在兩個星形圖案層之間通過。各個導電跡線對440a，440b和440c，440d位置非常接近，因而也用介質材料460隔開，使能進行側面差分耦合。與上述所有電阻功率分配器相似，為了提供更多的CPU網絡連接，可以增加分支數。盡管用介質材料460隔開，每個端子對430a-e仍可能從介質材料460的任一側面接近(已示出)或從介質材料僅有的一個側面接近(未示出)。
參看圖10(a)，該圖用圖形示出一個差分電阻功率分配器600，該功率分配器包含分立電阻元件。原理電路包括電阻器610a-f，各電阻器應具有相同電阻，以使差分信號在導電跡線620a-f之間平均分配。電阻器610a-f還與一對差分總線線路630a，630b相連，使向一對導電跡線傳輸的差分信號將經相應的電阻器對傳播，且處在總線線路630a，630b上。一旦在總線線路630a，630b上，信號便在其它電阻器對之間分配，并由其它導電跡線對接收。例如，向導電跡線對620a和620b傳輸的差分信號經電阻器610a和610b并向總線線路630a和630b傳播。信號在其它電阻器對610c，610d和610e，610f之間分配，并在其它導電跡線對620c，620d和620e，620f上被接收。
這種布置的對稱性比圖9(a)和9(b)所示的星形圖案布置的對稱性差，且端子對之間的傳播時間會變化。例如，由于沿總線線路630a，630b有不同的傳播距離，故使差分信號從導電跡線對620a和620b傳輸至導電跡線對620c和620d要比從導電跡線對620a和620b傳輸至導電跡線對620e和620f的時間短。
由于所有元件均處在一層上，故這種物理布局會引起不同的傳播延遲。然而，與其它類型的電阻功率分配器相比，這種布局卻具有元件的制造成本低的優點。盡管這里示出的電阻功率分配器600是用來分離差分信號的，但它也能分離單端信號。
參看圖10(b)，電阻功率分配器600的物理布局是在一層上實現并采用標準的分立表面安裝電阻元件。如對圖10(a)所述，成對的導電跡線620a-f接收差分信號并經電阻器610a-f將信號發送至差分總線線路630a，630b。一旦處于差分總線線路630a，630b上，差分信號能量便在其它電阻器之間分配，信號向其它各對導電跡線傳播。例如，向導電跡線對620a和620b發送的差分信號經相應的電阻器對610a，610b并向差分總線線路630a，630b傳播。然后，差分信號在另外兩對分立電阻器610c，610d和610e，610f之間分配，并經可以將信號傳送至其它電路的其它對導電跡線620c，620d和620e，620f傳播。圖10(a)和10(b)所示電阻功率分配器600可以擴展成包括一些與差分總線線路630a，630b相連的附加導電跡線和電阻器。
通過延伸電阻器610b，610d和610f下方的總線線路630b，可以在一層上實現電阻功率分配器600，因而縮短多層連接和總線線路630a，630b的長度。由于縮短了總線線路630a，630b的長度，便減小了寄生效應以及延時的失配。
通過使總線線路630a，630b的路徑非常接近的路由形成共面邊緣耦合總線線路，還能充分利用差分信號發送的優越性。通過用單一導電跡線代替成對導電跡線，以及將單一分立電阻器用于每一成對分立電阻器并用一根總線線路代替一對總線線路，也能對單端信號實現差分電阻功率分配器600。
參看圖11，電阻功率分配器600做成圓形結構，以減小經過阻抗路徑的傳播時間變化。電阻功率分配器600包括電阻器610a-j和導電跡線620a-j，這與圖10(b)所示電阻器和導電跡線相類似。不過，這種實現方法通過用疊層圓形導線650a，650b代替總線線路630a，630b，縮短了電阻器之間的非對稱路徑。
本例中，五對導電跡線620a，620b、620c，620d、620e、620f、620g，620h以及620i，620j中的每一對都可能接收經相應分立電阻器對并向圓形導線650a，650b傳播的差分信號。差分信號分散到其它各對分立電阻器610a-j上，并向其它各對導電跡線620a-j傳播。
由于圓形導線650a，650b的外形對稱，故與圖10的實施方案相比，可以減小從一對導電跡線傳播到其它導電跡線對的差分信號的延時變化。這種物理布局還具有下列優點，即包含各對導電跡線620a，620b、620c，620d、620e，620f、620g，620h以及620i，620j的導電跡線非常接近并能改善差分信號發送性能。
盡管圓形導線650a，650b具有圓的幾何外形，但另一些閉合形狀的導線也能用來減小傳播時間差異。例如，像等邊三角形或正方形這樣一類規則多邊形均可以均衡延遲。通常，為了獲得最大帶寬，閉合形狀的周長應在所關注的最高頻率處呈現電氣短路。
參看圖12，電阻功率分配器實際上是用分接兩個導電跡線710，720的分布式電阻器700實現。回頭參看圖5，電阻器20a分接各具有特性阻抗Z0的兩個導電跡線30a，30b，同時電阻器20a具有遠大于Z0的電阻，因此，只有小部分傳播信號在導電跡線30a，30b之間雙向傳送。
返回圖12，按圖案構成的電阻材料形成分布式電阻器700。分布式電阻器700夾在各具有特性阻抗Z0的兩個導電跡線710，720之間。與圖5所示電阻器20a相類似，分布式電阻器700的電阻遠大于導電跡線710，720和Z0。
當信號經導電跡線之一傳播時，分布式電阻器700將一小部分信號分接到另一個導電跡線上。例如，若信號在導電跡線710上傳播，則分布式電阻器700從導電跡線710分出一部分信號并將該部分信號傳送至另一個導電跡線720。分布式電阻器700能夠在導電跡線710，720之間進行雙向信號傳送，所以，信號可以反方向傳送。
為了確保分布式電阻器的性能，分布式電阻器700的長度730一般大于傳播信號特征波長的約1/10。例如，信號的波長可能是正交調幅信號的載頻波長、與已調脈沖的邊緣過度速率相對應的波長或其它波長量度。分布式電阻器700也可以制成為延伸越過單層電路板表面，或在多層電路板之間延伸的形式或采用其它類似結構。
分布式電阻700還可以通過形成兩個電阻材料區域的方法來實現用于差分信號的目的，其中一個區域分布在兩個導電跡線之間，而第二個區域分布在輔助差分導電跡線之間。由于總電阻可能沿長度730增加，故分布式電阻700能為傳播的信號提供方向性。還可以沿長度730改變電阻器700每單位長度的電阻率，以進一步改善方向性。
參看圖13，電阻功率分配器600包括電阻性彈性連接器800，用于提供分接位于印制電路板830中金屬襯墊810a-d和處在印制電路板840內部的金屬襯墊820a-d之間的信號的電阻器。金屬襯墊810a-d，820a-d與也處在相應印制電路板830，840內的相應導電跡線850a-d，860a-d相連。電阻性彈性連接器800插入用于在印制電路板830，840之間定位的插座870內并用夾子(未示出)施加壓力，以保證金屬襯墊810a-d，820a-d與電阻性彈性連接器800之間的接觸。與圖12的電阻功率分配器相似，電阻性彈性連接器800的電阻遠大于導電跡線850a-d，860a-d的特性阻抗，所以，電阻功率分配器600適合于高數據率通信。
在前面針對圖1～8所討論的例子中，CPU 40a-e發送和接收數字信號，但是其它數字器件也可能用來發送和接收數字信號。例如，存儲器芯片、圖形處理器、網絡處理器、可編程邏輯器件、網絡接口器件、觸發器或另一些類似數字器件可用于發送和接收數字信號。某些CPU在其內部電路中也可能包含收發信機。所以，在另一個例子中，在CPU40a，40b里面可能包含圖5所示收發信機140a，140b。還可以利用各種器件來調節CPU所發送和接收的信號。除收發信機外，轉發緩沖器或類似信號調節器件可以與CPU相連來調節信號。
在網絡10內可以用各種類型的導線將CPU與電阻功率分配器相連。導電跡線常用在電路板和連接CPU的多層電路插卡上。然而，另一些導線，如刻蝕的導線，柔性電路(flex circuit)、單心線、電纜或類似導電器件也可能用于將CPU與電阻功率分配器相連。
如上所述，電阻功率分配器包括將信號分散到CPU之間的電阻器。但是，電容器、電感器、二極管或其它類似器件也可以用于分離信號。電阻器還可以利用有源器件(如晶體管)做成可變電阻器，使在制造之后能對電阻功率分配器進行重新配置。此外，這種實施方案能利用反饋來控制電阻，以抵消制造變化、溫度變化或其它類似偏離。和單端信號功率分配器還可以配置成分離差分信號。
功率分配器可以用不同的結構來實現，而不局限于圖9～13所示的結構。若干材料和制造方法可用來方便地生產低成本的功率分配器。例如，電阻功率分配器可以用可光成像的電阻層生產或者可以用光刻和化學腐蝕工藝構成圖案。若干材料，如鎳鉻鐵合金(可從BITechnologies Corp.of Fullerton，CA得到)，氮化鉭(可從InternationalResistive Company，Inc.，of Corpus Christi，TX得到)，電阻膏劑(可從Metech，Inc.，of Elverson，PA得到)，電阻漿料(可從Coates CircuitProducts，of Midsomer Norton，Bath，United Kingdom得到)、OhmegaplyTM(可從Ohemga Technologies Inc.，of Culver City，CA得到)、電阻彈性體連接器(可從Fujipoly America Corporation，ofCarteret，NJ得到)或另一些類似材料可用于生產電阻層。若干方法也可以用于將電阻材料組合到低成本印制線路板中。
如對圖8所述，耦合器可以在導電跡線之間耦合一部分信號。然而，另一些耦合器，如電容耦合器、電感耦合器或其它類似器件也可用于在導電跡線之間耦合信號。差分耦合器(例如，8端口差分耦合器)也可用于將差分信號耦合至CPU。每種耦合器結構實際上是分離的，例如平分成兩個元件。耦合器還可以由帶線、微帶、槽線、鰭線、共面波導結構或類似波導結構構成。
上述功率分配器可以支持各種信號發送方法來實現高數據率通信。一些實例包括二進制數字信號發送、多電壓電平信號發送、基于邊緣或基于脈沖的調制信號發送制式以及窄帶調制載波制式，如QAM、QPSK、FSK或類似的調制技術。為了在數據率和可靠性方面實現最佳通信，應使信號發送方法適合于特定網絡實施方案的特性。
針對圖7的各種類型的阻抗可以端接導電跡線30a-e并減小信號在網絡10內部的內反射。端子電阻器150a-e可以端接導電跡線30a-e，但任何類型的阻抗都能用作端子。例如，電容器、電感器、二極管或晶體管均可提供端接導電跡線的阻抗。電容器、電感器、二極管或晶體管還可以與電阻器一起用來提供端子。
以上介紹了本發明的一些例子。盡管如此，在不背離本發明的理念和范圍的前提下，當然也可以作各種變更。因此，在以下權利要求范圍內包含了另一些例子。
權利要求
1.一種裝置，包括第一和第二數字器件；具有第一特性阻抗的第一導線，該第一導線與第一數字器件相連，具有第二特性阻抗的第二導線，該第二導線與第二數字器件相連；以及將第一導線與第二導線連接的阻抗路徑，該阻抗路徑具有的阻抗為至少1/3第一特性阻抗和至少1/3第二特性阻抗。
2.權利要求1的裝置，其中，阻抗路徑包含至少一個電阻元件。
3.權利要求2的裝置，其中，該至少一個電阻元件包含電阻器。
4.權利要求1的裝置，其中，差分電信號在第一和第二數字器件之間傳送。
5.權利要求1的裝置，其中，阻抗路徑包含以Y形網絡連接的至少三個電阻元件，一個電阻元件與第一導線相連，而另一個電阻元件與第二導線相連。
6.權利要求1的裝置，其中，阻抗路徑包含以德爾塔形網絡連接的至少三個電阻元件，一個電阻元件與第一導線相連，而另一個電阻元件與第二導線相連。
7.權利要求2的裝置，其中，該至少一個電阻元件包含至少一層。
8.權利要求2的裝置，其中，該至少一個電阻元件包含圖案化的電阻材料。
9.權利要求2的裝置，其中，該至少一個電阻元件包含至少一個部件。
10.權利要求1的裝置，其中，數字器件中至少一個包含發射器、接收器或者發射器和接收器。
11.權利要求1的裝置，其中，數字器件中至少一個包含中央處理單元。
12.一種方法，包括以下步驟將第一導線和第二導線分別與第一數字器件和第二數字器件相連，該第一導線具有第一特性阻抗，該第二導線具有第二特性阻抗；以及將阻抗路徑與第一導線和第二導線相連，該阻抗路徑具有的阻抗為至少1/3第一特性阻抗和至少1/3第二特性阻抗。
13.權利要求12的方法，還包含在阻抗路徑中堆疊電阻元件。
14.權利要求12的方法，還包含在阻抗路徑中按星形圖案安裝電阻元件。
15.權利要求12的方法還包含在至少一條導線上安裝至少一個電阻元件。
16.一種方法，包括以下步驟將電信號經阻抗路徑傳送到至少一條導線上，該至少一條導線具有第一特性阻抗，該阻抗路徑具有的阻抗為至少1/3第一特性阻抗。
17.權利要求16的方法，其中，電信號是單端信號。
18.權利要求16的方法，其中，電信號是差分信號。
19.一種裝置，包括適配于連接兩個數字器件的兩個端子；與第一端子相連的第一導線，與第二端子相連的第二導線；該第一導線具有第一特性阻抗，該第二導線具有第二特性阻抗；以及將第一導線與第二導線相連的阻抗路徑，該阻抗路徑具有的阻抗為至少1/3第一特性阻抗和至少1/3第二特性阻抗。
20.權利要求19的裝置，其中，阻抗路徑包含至少一個電阻元件。
21.權利要求20的裝置，其中，該至少一個電阻元件包含電阻器。
22.權利要求20的裝置，其中，該至少一個電阻元件包含高阻抗傳輸線。
23.權利要求19的裝置，其中，阻抗路徑包含以Y形網絡連接的至少三個電阻元件，一個電阻元件與第一導線相連而另一個電阻元件與第二導線相連。
24.權利要求19的裝置，其中，阻抗路徑包含以德爾塔形網絡連接的至少三個電阻元件，一個電阻元件與第一導線相連，而另一個電阻元件與第二導線相連。
25.一種裝置，包括包括與母板相連的第一中央處理單元和第二中央處理單元的計算機；與第一中央處理單元相連并沿母板延伸的第一導線，該第一導線具有第一特性阻抗；與第二中央處理單元相連并沿母板延伸的第二導線，該第二導線具有第二特性阻抗；以及與第一導線和第二導線相連的阻抗路徑，該阻抗路徑具有的阻抗為至少1/3第一特性阻抗和至少1/3第二特性阻抗。
26.權利要求25的裝置，其中，阻抗路徑包含至少一個電阻元件。
27.權利要求26的裝置，其中，該至少一個電阻元件包含電阻器。
28.權利要求26的裝置，其中，該至少一個電阻元件包含高阻抗傳輸線。
29.權利要求25的裝置，其中，阻抗路徑包含以Y形網絡連接的至少三個電阻元件，一個電阻元件與第一導線相連，而另一個電阻元件與第二導線相連。
30.權利要求25的裝置，其中，阻抗路徑包含以德爾塔形網絡連接的至少三個電阻元件，一個電阻元件與第一導線相連，而另一個電阻元件與第二導線相連。
31.一種網絡，包括第一，第二和第三CPU；與第一CPU相連的第一導線，與第二CPU相連的第二導線，與第三CPU相連的第三導線，第一導線具有第一特性阻抗，該第二導線具有第二特性阻抗，該第三導線具有第三特性阻抗；以及包括第一、第二和第三電阻元件的阻抗路徑，第一電阻元件將第一導線與第二導線相連，第二電阻元件將第二導線與第三導線相連，第三電阻元件將第一導線與第三導線相連，第一電阻元件具有至少1/3第一特性阻抗和至少1/3第二特性阻抗的阻抗，第二電阻元件具有至少1/3第二特性阻抗和至少1/3第三特性阻抗的阻抗，第三電阻元件具有至少1/3第一特性阻抗和至少1/3第三特性阻抗的阻抗。
32.權利要求31的網絡，其中，第一電阻元件、第二電阻元件和第三電阻元件以Y形網絡連接。
33.權利要求31的網絡，其中，第一電阻元件、第二電阻元件和第三電阻元件以德爾塔形網絡連接。
全文摘要
在某些實施方案中，具有某個特性阻抗的第一導線與某個數字器件相連，而也具有某個特性阻抗的第二導線與另一個數字器件相連。阻抗路徑將兩導線連接起來，并具有為第一導線特性阻抗的至少1/3的阻抗以及為第二導線特性阻抗的至少1/3的阻抗。還提出另外幾種實施方案。
文檔編號H03H7/48GK1663119SQ03814490
公開日2005年8月31日 申請日期2003年4月4日 優先權日2002年4月19日
發明者J·本哈姆, J·克里奇羅, R·阿米爾塔拉亞, M·奈洛, T·西蒙 申請人:英特爾公司