專利名稱：分數n頻率合成器內的數字增量求和調制器的制作方法
技術領域：
本發明總地涉及基于增量求和調制器(delta-sigma modulator)的分數N鎖相環頻率合成器，具體地說，涉及對鎖相環反饋通道內的多模分頻器(multi-modulus frequency divider)進行控制的數字增量求和調制器。
背景技術：
數字頻率合成器久已在通信系統中，特別是RF通信系統內用來產生在RF信道上承載的RF信號。在頻率合成中，所希望的是在盡可能短的時間內獲得所選的頻率輸出，而使任何寄生的輸出頻率減到最少。眾所周知，通過在鎖相環(PLL)內壓控振蕩器(VC0)的輸出端與相位頻率檢測器(PFD)之間安置一個分頻器功能就可以創建一個頻率合成器，其中VCO輸出頻率是加到PFD上的輸入基準頻率的整數N倍。所關心的寄生輸出通常與相位檢測器有關，且出現在相位檢測器的工作頻率處，該工作頻率通常與信道間隔相同。在PLL內合并分數N分頻功能具有許多優點，并且通過使相位檢測器對于同樣的信道間隔可以在高得多的頻率上工作，而有助于克服寄生頻率輸出的問題。
已知有一些方法基于整數N頻率合成來實現分數N分頻功能的設想，且包括脈沖吞除(pulse swallow)、相位內插、Wheatly隨機抖動和增量求和調制，以便控制多模(包括雙模)分頻器來提供分頻功能。在這些已知方法中，為了達到低的相位噪聲、短的建立時間、精細的信道分辨率和寬的調諧帶寬，分數N頻率合成器的增量求和調制器實現是所希望和優選的。增量求和調制器分數N頻率合成器基于分頻比平均的構思，其中使用的是一個整數分頻器而不是一個分數分頻器。分頻比動態地在兩個或更多個值之間切換，實際上提供了一個非整數的分頻功能。用增量求和調制器控制多模分頻器的最重要的優點之一是能對由增量求和調制器控制的分數N分頻功能引入的相位噪聲整形。通常與這樣的增量求和調制器分數N頻率合成器有關的一個問題是在分數偏置(offset)頻率處出現或者存在分數寄生(spurious)電平。分數寄生電平還可能出現在分數偏置頻率的諧波處。基于增量求和調制器的分數N頻率合成器內的分數寄生電平可能是源自幾個源，包括增量求和調制器本身的操作，在驅動環路濾波器的多模預定標器(prescaler)或電荷泵與外界之間通過電源饋線或基片的耦合，以及電荷泵的非線性。分數寄生頻率也可能源自多模預定標器的間隔誤差或定時誤差。
因此，所希望的是提供一種分數N頻率合成器中的增量求和調制器，這種增量求和調制器可以達到低的相位噪聲、短的建立時間、精細的信道分辨率和寬的調諧帶寬。
因此，本發明的一個目的是提供一種在鎖相環分數N頻率合成器中的數字增量求和調制器，這種數字增量求和調制器提供增大的多模輸入控制范圍。
本發明的另一個目的是提供一種在鎖相環分數N頻率合成器中的數字增量求和調制器，其中在從-1到+1這個區間內產生所希望的分數多模控制輸入信號。
本發明的又一個目的是提供一種在鎖相環分數N頻率合成器中的數字增量求和調制器，其中通過將一個分數頻率加到一個小于所希望的頻率的整數頻率上或者從一個大于所希望的頻率減去一個分數頻率來獲得所希望的頻率。
本發明的又一個目的是提供一種具有一個用于二進制補碼格式的調制數據信號的直接輸入端的數字增量求和調制器。
本發明的又一個目的是提供一種數字增量求和調制器，其中在用作直接調制分數N頻率合成器的調制器內處理該調制數據信號。
發明概要如下面要進一步說明的那樣，體現本發明的增量求和調制器的一個優點是一個調制數據信號、一個抖動信號或一個各不同信號的和可以直接接到調制器的輸入端上。
本發明的增量求和調制器的另一個優點是所希望的或所選的信道頻率可以通過使所希望的頻率的一個整數組成部分加上或減去一個分數組成部分來獲得，其中分數組成部分可以設置成從-1到+1之間的任何值。
本發明的增量求和調制器的另一個優點是調制數據信號或抖動信號可以用二進制補碼格式直接接到輸入端上。
本發明的增量求和調制器的又一個優點是抖動信號可以是一個二進制補碼格式的正弦波。
本發明的增量求和調制器的又一個優點是二進制補碼格式的輸入信號可以是所有包括分數組成部分的調制數據信號或抖動信號的和或是其任何組合的和。
按照本發明的第一方面，控制分數N頻率合成器內的多模分頻器的數字增量求和調制器包括多個在前饋電路拓撲結構內級聯的增量求和調制器級，且這些級的數目定義了一個N階增量求和調制器。這種調制器具有一個直接連接輸入裝置，用來接收一個規定供選擇的所希望的頻率的N比特輸入控制字。所希望的頻率被分解成具有一個整數組成部分和一個分數組成部分。這種調制器還具有符號比特輸入裝置，用來接收一個指示是通過將分數組成部分加到整數部分還是通過從整數部分減去分數組成部分來選擇所希望的頻率的方向信號。提供了耦合到所述增量求和調制器級上的邏輯裝置，用來檢測和確定一個頻率相對所希望的頻率的量和方向，以產生一個經加權的M比特輸出的多模分頻器控制字。
優選的是，所述前饋級聯電路拓撲結構包括一個級聯的延遲式累加器序列。
優選的是，所述前饋級聯電路拓撲結構包括一個流水線式累加器拓撲結構，其中輸入控制字被管道移位(pipe shift)，而輸出控制字被對準移位(align shift)。
優選的是，所述邏輯裝置還包括在累加器的進位溢出信號輸出端內的定時補償寄存器和對進位溢出信號輸出執行微分計算的微分電路裝置。
優選的是，所述微分電路裝置包括一個級聯的微分器序列。
優選的是，所述N比特輸入控制字是二進制補碼格式的。
優選的是，所述N比特輸入控制字被抖動，以產生一個平均零抖動的N比特輸入控制字。
優選的是，N比特控制字被抖動為二進制補碼格式的正弦波信號。
按照本發明的另一個方面，控制分數N頻率合成器內的多模分頻器的增量求和調制器包括多個級聯的前饋累加器，其中累加器的數目為增量求和調制器的階。雖然以一個三階增量求和調制器進行說明，但這種設計考慮和實現同樣也適用于更高的階。第一累加器包括一個接收表示所希望的信道頻率選擇的N比特調制數據信號的第一輸入端和一個接收表示為了產生與所希望的所選信道頻率相應的頻率而從一個固定頻率加上或減去一個頻率偏置的方向的符號(SIGN)比特控制字的第二輸入端。第一累加器包括一個耦合到第一后隨累加器的輸入端上的前饋輸出端、一個指示上溢或下溢狀況的第一進位信號C1輸出端和一個指示溢出方向的符號比特信號輸出端。第一進位信號C1和符號比特信號在邏輯裝置內被邏輯地組合且產生一個第一邏輯輸出控制字。第一后隨累加器包括一個耦合到一個第二后隨累加器的輸入端上的前饋輸出端和一個指示上溢或下溢狀況的第二進位信號C2輸出端。第二后隨累加器包括一個耦合到一個反饋輸入端上的前饋輸出端和一個指示上溢或下溢狀況的第三進位信號C3輸出端。對分別來自第一后隨累加器和第二后隨累加器的進位輸出信號C2和C3求和，使得這些進位輸出信號加到一個等于零的凈和上，以便不影響分數控制字輸入。所得到的進位輸出信號C2與C3之和被加給第一邏輯輸出控制字，從而提供一個多模分頻功能控制字。
優選的是，所述N比特調制數據信號是二進制補碼格式。
在本發明的又一個方面，這些前饋輸出各通過一個相應的延遲寄存器耦合，而第一進位信號C1和符號比特信號輸出分別通過第一和第二組多個延遲寄存器耦合。第二進位信號C2通過第三組多個延遲寄存器耦合，而第三進位信號C3通過第四組多個延遲寄存器耦合。
附圖簡要說明從以下結合附圖對一些示范性實施例的說明中可以更容易看到本發明的增量求和調制器的其他一些特征、效益和優點，在這些附圖中
圖1為示出基于增量求和的分數N鎖相環頻率合成器的原理性功能方框圖；圖2為基本累加器結構的原理圖；圖3為延遲累加器結構的原理圖；圖4為示出體現本發明的三階增量求和調制器頻率合成器的原理圖；圖5為在本發明中所用的微分器傳遞函數實現的一個實施例的原理圖；以及圖6為示出體現本發明的三階增量求和調制器頻率合成器的另一個優選實施例詳細說明現在來看這些附圖，首先考慮圖1，以便對本發明可以有更好的理解，圖中例示了一個典型的基于增量求和調制器的分數N鎖相環頻率合成器的原理性功能方框圖，總地表示為10。增量求和分數N頻率合成器10包括相位頻率檢測器(PFD)16、環路濾波器22和壓控振蕩器(VC0)28。頻率合成器10的輸入端12上的基準頻率Fref被加到PFD 16的輸入端14上。多模分頻器34位于VCO輸出端30與PFD 16的輸入端38之間的反饋環路內。PFD 16的輸出端18耦合到環路濾波器22的輸入端20上。環路濾波器22在功能上作為一個積分電容器操作。環路濾波器22的輸出端24被耦合到VCO的輸入端26上。VCO 28根據它的輸入端26上的信號在VCO輸出端30上產生一個頻率信號Fout。VCO輸出端30上的頻率信號Fout被耦合到多模分頻器(MMD)34的輸入端32上。多模分頻器34還耦合到總地標為42的增量求和調制器(DSM)上，且受它控制。DSM 42的控制輸出端44被耦合到MMD 34的控制輸入端40上。多模分頻器34的輸出端36被連接到PFD 16的輸入端38上。PFD 16的輸入端38上的信號Fcomp表示環路相位誤差，即頻率Fout與輸入頻率Fref之間的相位差。MMD 34的輸出信號Fcomp是VCO輸出信號Fout除以分數除數或者多模分頻器的受DSM 42控制的分頻因子M(Fcomp＝Fout/M)的相位。在PFD 16的輸出端18上產生頻率Fcomp與頻率Fref之間的相位差。實際上，MMD 34的輸出信號36是一個時鐘信號，而PFD 16測量Fcomp信號的上升沿與Fref信號的上升沿間的差。同樣，相位差也可以用Fcomp和Fref信號的下降時鐘沿產生。在本領域內，PFD 16通常示為兩個分開的功能塊一個相位檢測器(PD)和一個電荷泵(CP)，對于PFD工作的進一步解釋讀者可以參考一些教材、文獻、數據表及其他容易得到的信息。PFD 16測量相位差，且調整(提前或推遲)VCO 28的相位，從而調整VCO產生的頻率Fout。VCO輸出端30上的頻率Fout與輸入基準頻率Fref通過一個由MMD 34確定的換算因子而有關。
VCO輸出端30上的頻率Fout是輸入基準頻率Fref的一個分數。由于MMD34實際上并不是用一個分數分頻比而是用一個整數值分頻，因此分數N頻率合成通過分頻比平均來實現，也就是說，分頻比動態地在兩個或更多值之間切換，實際上使分頻器用一個非整數來分頻。在圖1中，DSM 42按照耦合到DSM 42的輸入端48的輸入線46上的一個N比特控制字Fract內的信息來控制MMD 34的分頻比。為了理解的目的，在圖1中，輸入控制字Fract包括要向包括任何預分頻器的多模分頻器提供的所有必要信息。同樣，多模分頻器可以采取不同的形式和實現，并且為了解釋的目的，在圖1中多模分頻器產生環路相位誤差信號Fcomp。DSM 42的時鐘信號沒有在圖1中示出，然而它可以是Fref、Fcomp或甚至更快的時鐘信號，其中最大的時鐘頻率Fmax是VCO輸出頻率Fout。如在這里要進一步討論的那樣，優選的是使用Fcomp時鐘信號作為確保DSM的輸出信號正確地與MMD同步的時鐘信號。
分數N頻率合成器的輸出頻譜的形狀、寄生電平和寄生成分直接取決于數字增量求和調制器的階。較高階的數字增量求和調制器的輸出噪聲譜密度被顯示為以較大的速率單調地增大，且使量化噪聲移向較高的頻率。較高的帶外噪聲電平通過用一個被設置為比增量求和調制器的階數高一階的環路濾波器來抑制。該較高階數字增量求和調制器增大了電路的復雜性、芯片大小和功率消耗。為了改善性能和最小化分數寄生電平有許多必須考慮的因素。在采用較小的信道步幅時一些通過為累加器添加一些比特而實現的情況中，取得較好的分數寄生性能。結果是在錯誤的方向上使所希望的信道有輕微的偏移。降低較高階增量求和調制器產生的分數寄生電平的一種較好的解決方案是用一個偽隨機信號，諸如一種抖動模式，來使靜態輸入隨機化。這種隨機化產生所希望的平均值，且只引起具有最少寄生成分的量化噪聲。然而，按照所用的抖動的統計特性，量化噪聲可以比不抖動情況下差許多倍。此外，如果將與采樣頻率相比較的長偽隨機序列饋入該增量求和調制器，就不可能得到正確的分數偏置。雖然可能加上一個抖動信號來嘗試減小分數寄生電平，但它是在正的這側，例如通過序列8 16 8 16等進行，導致一個固定的分數誤差。在這種情況下，平均值是已知的，而它對所希望的信道頻率的影響可以事先計算出來且加以補償。然而，如果所希望的信道頻率接近整數信道頻率(例如，分數為0.999)，就不可能加上例如上面那樣的抖動信號。
應該明確的是，增量求和調制器的功能是產生或者生成一個長的偽隨機數流，其中這些偽隨機數平均到一個等于所希望的分數分頻比的分數。本發明的提供一個接收包括一個整數組成部分和一個值在-1到+1之間的分數組成部分的二進制補碼形式的控制信號的直接輸入端的構思打算用于已知的和將來開發的各種增量求和調制器，無論其設計、實現或階如何。例如，任何階的增量求和調制器可以用一種流水線式累加器拓撲結構實現，其中輸入信號處于“管道移位域(pipe shifteddomain)”，通過任何所希望數目的級聯的流水線式加法器和/或累加器級，而對輸出信號進行對準移位。沿著級聯的各級按照要求引入適當所需的延遲，以提供輸出信號。讀者可以從本領域內的一些教科書和文獻查閱流水線式實現的增量求和調制器的其他信息和詳細情況。本發明人的構思通過添加比常規設計多的、相對小數目的邏輯門而將增量求和調制器的范圍擴展到負值。因此，本發明的數字增量求和調制器為了取得所希望的效益，對于實現而言是經濟、高效和實際的。
在說明圖4和6所示的本發明的一些具體示范性實施例前，下面首先簡要說明一下設計思想，這將有助于對本發明的理解。圖2示出了一個基本的累加器結構，且在前饋通道內沒有延遲，以及通常局限于只在低頻應用中使用。圖2所示的累加器被配置成一個積分器且由下式定義y(i)＝x(i)+y(i-1)圖2所示的積分器的傳遞函數在z域內為H(z)＝1/(1-z-1)圖3例示了一種較為適合高頻應用的累加器結構，其中在前饋通道內安置了一個寄存器。圖3所示的結構可以稱為“延遲累加器”，因為傳送給下一個累加器的相位誤差信號受到了延遲。在用于以下的數字增量求和調制器實例中時，將看到并沒有為調制器的輸出添加延遲。在這里結果是累加器傳送的信號被延遲了一個時鐘周期。圖3所示的“延遲累加器”由下式定義為y(i)＝x(i-1)+y(i-1)而傳遞函數為H(z)＝z-1/(1-z-1).
來看圖4，圖中例示了本發明的數字增量求和調制器的一個示范性實施例，且其總地標為100。增量求和調制器100是一個三階調制器，包括三個級聯的、分別標為102、104和106的一階增量求和調制器。可以理解，這個調制器可以是任意所希望階的調制器。圖4所示的三階增量求和調制器在前向通道內沒有延遲，且只能用于低頻應用中。與所希望的信道或頻帶相應的N比特輸入控制字出現在輸入線112上，且被耦合到組成增量求和調制器102的累加器110的輸入端108。累加器110的輸出端114還耦合到寄存器118的輸入端116上。寄存器118的輸出端120耦合到累加器114的輸入端122上。累加器110的輸出端114耦合到級聯的第二增量求和調制器104內累加器132的輸入端130上。累加器132的輸出端134還耦合到寄存器138的輸入端136上。寄存器138的輸出端140耦合到累加器132的輸入端142上。累加器132的輸出端134被耦合到形成級聯的第三增量求和調制器106的累加器152的輸入端150上。累加器152的輸出端154耦合到寄存器158的輸入端156上。寄存器158的輸出端160耦合到累加器152的輸入端162上。
引線124上的符號比特輸入信號用于選擇所希望的信道，且被耦合到累加器110的輸入端128。可以用兩種不同的方式或從兩個不同的方向選擇所希望的信道，例如一個與100.25相應的信道，例如可以用100+0.25或101-0.75來選擇信道100.25。所發送的調制數據信息以二進制補碼格式呈現給輸入端124，其中最高有效比特(MSB)是符號比特。累加器110的輸出端170上的進位信號C1表示上溢或下溢狀況，而進位輸出信號呈現給邏輯功能裝置180的輸入端174。溢出的方向作為一個符號比特呈現在累加器110的輸出端172上，且被耦合到邏輯功能裝置180的符號輸入端176，這里符號比特信號被與進位信號邏輯地組合且被呈現在輸出端178上。下溢狀況由“-1”表示，上溢狀況由“+1”表示，而正常情況或功能示為“0”。邏輯功能180的輸出端178被耦合到總地標為190的級聯的微分級內微分器194的輸入端192上。微分器194的輸入端192上的信號與輸入端196上的、由總地標為200的級聯的第二微分級中和總地標為210的級聯的第三微分級中級聯微分器的組合所得出的信號組合在一起。累加器132的輸出端144上的進位信號C2被耦合到微分器220的輸入端222，這里該累加器輸出信號與由級聯的第三級210所得出且耦合到微分器220的輸入端224的微分信號組合在一起。
級聯的第三級增量求和調制器106的累加器152的輸出端164上的進位信號C3被耦合到寄存器214的輸入端212和微分器218的輸入端216。寄存器214的輸出端218被耦合到微分器218的輸入端226上，這里將寄存器輸出信號與在輸入端216上的進位信號C3組合在一起。微分器218的輸出端228上的所得出的信號被耦合給微分器220的輸入端224，這里將這個所得出的信號與來自級聯的第二級增量求和調制器的累加器132的進位信號C2組合在一起。微分器220的輸出端230上的信號被耦合到寄存器234的輸入端232和微分器240的輸入端236。寄存器234的輸出端2 38被耦合到微分器240的輸入端242上，其中將寄存器輸出信號與來自級聯的第二微分器200的微分器輸出端230的所得出的信號組合在一起。微分器240的輸出端244上的所得出的信號被耦合給微分器194的輸入端196，其中將這個所得出的信號與來自邏輯功能裝置180的輸出邏輯信號組合在一起，從而在輸出端246上提供一個多模分頻器控制信號。微分器輸出246被耦合到增量求和調制器輸出控制引線248。通過用第一累加器110內部的一個異“或”門和邏輯功能裝置180內的“與”門，數字增量求和調制器100以最少的附加邏輯門實現。
在異“或”功能合并入第一級累加器110時，邏輯功能裝置180用一個“與”邏輯功能執行。另一個實現是在邏輯功能裝置180內包括“異或”邏輯功能和“與”功能，在這種情況下符號比特呈現在異“或”和“與”邏輯功能的輸入端。
下表表明所需的邏輯功能，使所希望的控制多模分頻器的分數分頻功能可以從“-1”到“+1”這個區間內選擇。
優選的是在前饋通道內在累加器110的輸出端114到累加器132的輸入端130之間用一個寄存器和在累加器132的輸出端134到累加器152的輸入端150之間用一個寄存器。在到隨后的累加器級的前饋通道中使用寄存器使增量求和調制器在較高的時鐘頻率工作。在典型的PLL應用中，增量求和調制器以與相位檢測器電路同樣高的時鐘頻率(例如，100MHz)工作。為輸出端添加寄存器是一種被采納的邏輯設計，并且是眾所周知的同步設計方法。
圖4所示的增量求和調制器結構是本發明的一種可行實現。唯一困難是確定或知道在所需的微分計算中相加或求和組件和寄存器的大小。優選的是通過將表示式分成一些片斷來分離和執行對于各級的溢出信息的微分計算，在這種情況下可以為求和功能確定固定的系數。微分器的傳遞函數D(z)在Z域是眾所周知的，且被定義為D(z)＝1-z-1。于是，兩個相繼的微分器的傳遞函數就為H(z)＝(1-z-1)-2＝(1-z-1)*(1-z-1)＝1-2z-1+z-2。這個傳遞函數可以如圖5所示那樣實現。
現在來看圖6，圖中例示了用于分數N頻率合成器的數字增量求和調制器的另一個實施例，其總地標為300。增量求和調制器300包括三個級聯的增量求和調制器302、304、306，從而提供一個三階增量求和調制器。這個實現是基于級聯的、分別與增量求和調制器級302、304、306相應的鎖存式累加器310、330、350的序列的方法。在線312上的代表所希望的信道頻率的N比特輸入字被耦合到累加器310的輸入端314。累加器310的輸出端314被耦合到累加器310的前饋通道內寄存器318的輸入端316上。寄存器318的輸出端320被耦合到累加器310的輸入端322和級聯的第二級304的累加器330的輸入端332上。累加器330的輸出端334被耦合到寄存器338的輸入端336上。寄存器338的輸出端340被耦合到累加器330的輸入端342和累加器350的輸入端352上。累加器350的輸出端354被耦合到寄存器358的輸入端356上。累加器358的輸出端360被耦合到累加器350的輸入端362上。在線370上的符號比特控制字被耦合到累加器310的輸入端372，用來如上面結合圖4所說明的那樣選擇所希望的信道。累加器310的輸出端374上的進位輸出信號C1通過延遲寄存器376、378、380被耦合到邏輯功能裝置386的進位輸入端384。累加器310的符號輸出端388通過寄存器390、392、394被耦合到邏輯功能裝置386的輸入端398上，這里符號信號被與邏輯功能裝置的輸入端384上的進位信號C1邏輯地組合在一起，以在邏輯功能裝置386的輸出端400上提供一個“-1”、“0”或“+1”。
級聯的第二增量求和調制器級304的累加器330的輸出端402上的進位信號C2通過四個寄存器406、408、410被耦合給微分器414的輸入端412。寄存器408的輸出端416被耦合到微分器414的“+1”輸入端418上。累加器350的輸出端440上的進位信號C3通過四個寄存器444、446、448被耦合到加法器功能塊452的“+1”輸入端450。寄存器446的輸出端454被耦合到加法器功能塊452的“-2”輸入端456上。寄存器444的輸出端458被耦合到加法器功能塊452的“+1”輸入端460上。邏輯功能電路386的輸出端400被耦合到加法器464的輸入端462上。加法器414的輸出端466被耦合到加法器464的輸入端468上。輸出端470是輸入端462、468上所得到的信號之和。輸出端470被耦合到加法器474的輸入端472上，而加法器452的輸出端476被耦合到加法器474的輸入端478上。輸入端472和478上被邏輯地相加到一起，且加法器474的輸出端480被耦合給引線482，從而將增量求和調制器輸出控制提供給多模分頻器。在所示這個實施例中，增量求和調制器300為了獲得所希望的分數而產生的多模分頻器控制輸出是一個4比特控制字。累加器310、330、350被鎖存，使得在出現一個時鐘脈沖后，數據被一次一個時鐘脈沖步長地傳送通過每個累加器。進位輸出374、402、440通過比累加器數目少一個延遲的延遲寄存器耦合。所有的較高階累加器進位輸出402、440加到一個為零的凈和上，以便不擾亂所希望的對第一累加器310的分數設置。固定的系數直接取自涉及累加器的階的帕斯卡(Pascal)三角關系。
以上用一些優選實施例說明了用于分數N頻率合成器的數字增量求和調制器。可以理解，本領域的技術人員可以對以上所說明的實例作出各種修改的改變，例如，可以采用其他增量求和調制器電路拓撲結構，且該增量求和調制器的階也可以高于作為示范所說明的三階，而并不背離本發明的精神實質和專利保護范圍。因此，以上對本發明的說明是例示性的而不是限制性的。
權利要求
1.一種控制分數N頻率合成器內的多模分頻器的數字增量求和調制器，所述數字增量求和調制器包括多個以前饋電路拓撲結構級聯的增量求和調制器級，該增量求和調制器級定義一個N階增量求和調制器；輸入裝置，用來接收一個規定供選擇的所希望頻率的N比特輸入控制字，所述所希望的頻率具有一個整數組成部分和一個分數組成部分；符號比特輸入裝置，用來接收一個指示是通過將所述分數組成部分加上所述整數部分還是通過從所述整數部分減去所述分數組成部分來選擇所希望的頻率的方向信號；以及耦合到所述增量求和調制器級上的邏輯裝置，用來檢測和確定一個頻率相對所希望的頻率的量和方向，以產生一個經加權的M比特輸出多模分頻器控制字。
2.在權利要求1中所定義的數字增量求和調制器，其中所述前饋級聯電路拓撲結構包括一個級聯的延遲式累加器序列。
3.在權利要求1中所定義的數字增量求和調制器，其中所述前饋級聯電路拓撲結構包括一個流水線式累加器拓撲結構，其中輸入控制字被管道地移位，而輸出控制字被對準移位。
4.在權利要求2中所定義的數字增量求和調制器，其中所述邏輯裝置包括累加器進位溢出信號輸出端中的定時補償寄存器和對進位溢出信號輸出執行微分計算的微分電路裝置。
5.在權利要求4中所定義的數字增量求和調制器，還包括所述微分電路裝置包括一個級聯的微分器序列。
6.在權利要求1中所定義的數字增量求和調制器，其中所述N比特輸入控制字是二進制補碼格式的。
7.在權利要求1中所定義的數字增量求和調制器，其中所述N比特輸入控制字被抖動，以產生一個平均零抖動N比特輸入控制字。
8.在權利要求7中所定義的數字增量求和調制器，其中所述N比特控制字被抖動作為一個二進制補碼格式的正弦波信號。
9.一種控制分數N頻率合成器內的多模分頻器的數字增量求和調制器，所述數字增量求和調制器包括多個級聯的前饋累加器，其中所述多個累加器的數目為所述增量求和調制器的階；所述多個累加器中的第一累加器包括一個第一輸入端，用來接收一個表示所希望的信道頻率選擇的N比特調制數據信號，一個第二輸入端，用來接收一個表示為了產生與所希望的所選信道頻率相應的頻率而向一個固定頻率加上或從其減去一個頻率偏置的方向的符號比特控制字，一個耦合到所述多個累加器中的第一后隨累加器的輸入端的前饋輸出端，一個指示上溢或下溢狀況的第一進位信號C1輸出端，以及一個指示溢出方向的符號比特信號輸出端；邏輯裝置，用來組合所述第一進位信號C1和所述符號比特信號，據此產生一個第一邏輯輸出控制字；所述第一后隨累加器還包括一個耦合到第二后隨累加器的輸入端上的前饋輸出端，以及一個指示上溢或下溢狀況的第二進位信號C2輸出端；所述第二后隨累加器還包括一個耦合到一反饋輸入端上的前饋輸出端，以及一個指示上溢或下溢狀況的第三進位信號C3輸出端；用來對分別來自所述第一后隨累加器和第二后隨累加器的進位輸出信號C2和C3求和的裝置，使得該進位輸出信號加到一個等于零的凈和上；以及用來使所得到的進位輸出信號C2和C 3之和與所述第一邏輯輸出控制字相加的裝置，從而提供一個多模分頻功能控制字。
10.如在權利要求9中所定義的增量求和調制器，其中所述N比特調制數據信號是二進制補碼格式的。
11.如在權利要求10中所定義的增量求和調制器，其中所述N比特調制數據信號被抖動，以產生一個平均零抖動。
12.如在權利要求9中所定義的增量求和調制器，其中所述用于求和的裝置包括一個微分器。
13.如在權利要求9中所定義的增量求和調制器，所述增量求和調制器還包括所述前饋輸出各通過一個相應的延遲寄存器耦合；所述第一進位信號C1通過多個延遲寄存器耦合；所述符號比特信號輸出通過第二組多個延遲寄存器耦合；所述第二進位信號C2通過第三組多個延遲寄存器耦合；以及所述第三進位信號C3通過第四組多個延遲寄存器耦合。
全文摘要
本發明所提供的控制分數N頻率合成器(10)內的多模分頻器(34)的數字增量求和調制器(100)的特征是在一個前饋電路拓撲結構內的一些級聯的增量求和調制器級(102，104，106)，以將可能的多模控制輸出值擴展到從－1到+1的范圍之間。一個直接輸入端接收N比特輸入控制字(112)，它可以被例如二進制補碼格式的正弦波抖動。這種數字增量求和調制器可以是任何類型的，并且包括一些級聯的累加器(114，134，154)和流水線式累加器拓撲結構。
文檔編號H03M7/36GK1685616SQ03814172
公開日2005年10月19日 申請日期2003年6月11日 優先權日2002年6月20日
發明者J·P·帕塔納 申請人:諾基亞有限公司