具有增強共模輸入范圍的運算放大器的制作方法

專利名稱：具有增強共模輸入范圍的運算放大器的制作方法
技術領域：
本發明涉及運算放大器，更具體的說，涉及具有增強共模輸入范圍的運算放大器。
背景技術：
1970年以來標準NTSC彩色視頻系統已經非常普及并在今天持續得到廣泛的應用。基帶NTSC視頻信號具有大約1.3伏峰對峰值(Vpp)并且自從該技術出現以來基本上沒有變化。早期的視頻系統具有相對高的電源電壓，其正負電源電壓的差值通常是30伏。使用30V電壓的模擬電路處理1.3Vpp的信號意味著空間問題幾乎不是問題。空間問題出現在當輸入電壓太靠近電路電源電壓以致電路不能正常工作時。給定特定電源電壓，共模輸入范圍(common-modeinput range，CMIR)定義為使電路能夠正確工作的輸入電壓的范圍。
將多個電路(模擬和數字)集成到單IC上的需要意味著使用具有很小幾何形狀的CMOS技術。當晶體管的大小收縮時，使用相同數量的硅面積可以集成更多的電路。然而，當晶體管大小收縮時，使裝置安全工作的最大電壓也收縮。當電源電壓接近信號振幅時，電路設計的挑戰性戲劇性地增加。所需的CMIR包括大量的有效電源電壓。通常并不希望NTSC信號衰減，因為NTSC信號是單端的，并且此衰減會導致嚴重的噪音問題。
許多運算放大器使用軌對軌電路技術，該技術使CMIR能夠包含全部電源電壓。這些布局技術經常采用兩個輸入級，一個用于靠近每個電源電壓工作。一個輸入級使用PMOS差分對，另一個使用NMOS差分對。由于這兩個輸入對的跨導不相匹配，并且不在過程變化上追蹤彼此，整個放大器線性度降低，并且很難達到高性能。
另一種由于其高CMIR而經常被挑選的運算放大器布局技術是折疊共源共柵布局(folded-cascode topology)技術(參見“Analysis and Design of AnalogIntegrated Circuits(模擬集成電路分析和設計)”，Grey，Hurst，Lewis & Meyer，John Wiley and Sons，第四版，2001年，第446-450頁)。定義MOS門限電壓為Vt，定義過激電壓(overdrive voltage)VGT＝VGS-Vt，在Gray等人的圖6.28中，最大輸入共模電壓VCMI(max)＝VDD-Vt5-VGT5-VGT1(假設在Grey等的圖6.28中匹配的晶體管對為M1-M2，M11-M12，M1A-M2A，其中數字標注為晶體管編號)。同樣無論晶體管是NMOS管還是PMOS管，都假設Vt和VGT為正值。大于VCMI(max)的電壓會導致M5脫離飽和度并且M5的電流將降低。折疊共源共柵電路經常使VCMI達到負電源(通常在低電源電壓電路中接地)而不產生任何問題。然而，在整體增益緩沖結構中，反轉運算放大器的輸入與輸出相連，其成為限制電壓浮動的輸出。
雖然折疊共源共柵運算放大器的線性度比典型的軌對軌設計方法更好，它仍然存在線性度的問題，這是由于Gray等人的圖6.28中M5有限的輸出阻抗。當共模輸入電壓VCMI變化時，尾電流VD5也改變，這將反過來改變級增益。級增益變化是輸入級跨導gm與輸出電阻R0乘積的函數。當尾電流增加時增益降低。為了克服此問題，尾電流源是共源共柵的，但是這將進一步將VCMI(max)降低額外的VGT。

發明內容
因此，本發明涉及一種具有增強共模輸入范圍的運算放大器，其顯著克服了相關技術的一個或多個缺點。
本發明提供了一個包括帶第一差分晶體管對的第一級(其在它們的柵極上接收差分輸入信號)、連接到第一差分晶體管對的源極的第一尾電流源晶體管、以及與第一差分晶體管對的漏極串聯的負載晶體管對。輸入級包括第二差分晶體管對(其柵極連接到所述第一差分晶體管對的各自漏極)，以及連接到差分晶體管對源極的第二尾電流晶體管。輸出級輸出對應于差分輸入信號的信號。
另一實施例提供包括第一級的運算放大器，該第一級輸入差分輸入信號。輸入級包括連接到第一級的第二差分晶體管對，以及連接到差分晶體管對源極的尾電流晶體管。輸出級輸出對應于差分輸入信號的信號。第一級擴展所述輸入級的共模輸入范圍。
本發明附加的特性和優點將在以下內容中闡述，其中的部分將脫離相應描述或者通過本發明的實踐被獲知。通過結構，尤其是在文字描述、權利要求和附圖中所指出的內容，將認識并獲得本發明的優點。
可以理解的是，前面的一般性描述以及以下詳細描述是示范性和說明性的，用于提供對本發明的權利要求作進一步的解釋。


包含于此以提供對于本發明的進一步了解并組成本說明書的一部分的相關附圖，示出了本發明的相關實施例并和具體實施方式
部分一起用于解釋本發明的原理。在以下附圖中圖1示出了本發明的一個實施例的三級運算放大器；圖2示出了本發明的一個實施例的被可壓迫尾電流源所偏置的運算放大器輸入級；圖3示出圖1和圖2的閉環運算放大器的更高級的示意圖；圖4示出使用本發明對共模輸入范圍改進的示意圖。
具體實施例方式
以下將結合相應的附圖詳細描述本發明的較佳實施例。
圖1示出本發明一個實施例的三級放大器。如圖1所示，所述放大器包括傳統的兩級放大器102和附加級101(gm-gm級)。圖1中這些級稱為傳統放大器102和“第一級”101。
所述放大器102是習知技術，其包括兩個差分對晶體管M4和M5、NMOS晶體管對M8和M9、尾電流晶體管M13、輸出信號Vout的輸出級M12、M11和M10。晶體管M4、M5、M13、M12、M11和M10是PMOS晶體管，晶體管M8和M9是NMOS晶體管。晶體管M8和M9的源極接地。晶體管M9的漏極連接到晶體管M10的柵極，并通過電容CO(2.4pF)和電阻R1(140Ω)連接到輸出Vout。晶體管M4、M5、M8和M9共同表示輸入極102A的一個實例，晶體管M10、M11和M12是輸出級102B的實例。換句話說，放大器102是傳統的兩級運算放大器。
在一個實施例中，偏置電壓VB2、VB3、VB3C一般為1.2至1.4伏。電源電壓VDD一般為2.5伏，但經常會發生10％至15％的變化，因此額定2.5V的電路必定會降到2.2V工作。
傳統放大器的級增益隨著輸出電壓變化，常常會導致失真和非線性。在實際視頻應用中，需要有至少10比特的線性度，即所述電路應和1/210(對應于60dB的線性度(1比特＝6dB))成正比。更多時候需要達到至少70dB的線性度(對應于11-12比特)。有時候需要使用.平滑CMOS技術，獲得低功率、低面積、低噪音、高線性度和高擺動的電路。差分對晶體管M4和M5不能單獨實現此電路。
把低增益、高帶寬的輸入級加到放大器102將犧牲它的部分閉環帶寬。但其可簡化并改進所述運算放大器的一些方面。
如圖1進一步示出的第一級101包括輸入差分晶體管對M0和M1，它們的漏極分別與負載晶體管M2和M3相連。晶體管M2和M3的漏極和柵極接地。晶體管M2和M3的基片與它們的源極相連。
尾電流晶體管M14的漏極與晶體管M0和M1的源極相連(在節點尾部1)，并且其源極與電源電壓VDD相連。晶體管M14的柵極電壓為VB1(直流偏置電壓)，VIP驅動晶體管M0的一個柵極，并且VIN驅動晶體管M1的一個柵極。在閉環工作狀態下(如圖3所示)，VIN和VOUT彼此相連(圖1未示出)。VIN和VIP對應于運算放大器的“-”和“+”輸入(見圖3)。
M0和M1的漏極也分別與M4和M5的柵極相連。
當第一級101的增益是晶體管M0跨導和晶體管M1跨導的比值GM0/GM1，此增益在處理溫度和偏置變化的情況下保持恒定，這是因為所有的晶體管都是PMOS裝置。所述第一級101承擔了VCMI中的所有變化，從而簡化了放大器102的設計并使其能夠在高增益和低噪音方面被優化。在典型的應用中，圖1中運算放大器的閉環增益大約為1，即第一級101作為緩沖級。如果第一級101的開環增益為1.7，輸入的噪聲降低1.72，即建議使用的附加級導致噪音方面的優勢。
節點ggn和ggp處的平均電壓并不變化，即盡管輸入電壓VIN和VIP發生擺動，所述平均電壓為固定值。第一級101抑制加載在VIP和VIN上的共模電壓。這樣，第一級101吸收了寬的輸入擺動。當M0和M1柵極上的輸入電壓朝負電源擺動時，輸入到放大器102的共模輸入電壓保持固定，這是因為第一級101吸收了共模輸入電壓的變化。
需要注意的是，尾電流源晶體管M14可以被理想的電流源代替。
在圖1所示電路中，晶體管M14、M0、M1、M2和M3都是PMOS晶體管。如果所有晶體管的極性反轉(即圖1中所有NMOS晶體管被PMOS晶體管代替，并且所有PMOS晶體管被NMOS晶體管代替)，所述電路將以相同的方式工作。然而，很重要的一點是M0和M1具有相同的極性(即NMOS或PMOS)，并且M2和M3具有相同的極性。如果對于制造過程參數的控制為門限電壓、跨導和人體效應(即基板源電壓或基片源電壓)與工作溫度范圍完美匹配(換句話說，晶體管M0-M3的小信號模型參數充分等同)，那么差分晶體管對M0和M1，以及負載晶體管對M2和M3不必具有相同的極性。然而，當所述四個晶體管M0-M3的小信號模型參數不是完美匹配時，晶體管M0-M3必須具有相同的極性(全為PMOS或全為NMOS)。
如圖1所示，所述電路的VCMI(max)類似于折疊共源共柵，雖然它不需要共源共柵尾電流源，該電流源用于改進會導致低功率的線性度。在這里VCMI(min)＝Vt2+VGT2-Vt0(其中數字標注為晶體管編號)，假設Vt和VGT2相等。然而，當基板源電壓(VBS)增加時，MOS晶體管的基板電壓效應增加Vt。這體現在本布局技術的一些優點中。將基板(基片)與所述負載晶體管M2、M3的源極連接意味著VBS＝0，而負載晶體管M2、M3的Vt不會增大。將所述輸入差分晶體管對M0、M1與正電源VDD意味著當VCMI降低時，Vt0增加并且VCMI(min)降低，有效CMIR增加。
由于負載晶體管M2和M3為基片—源極連接，因此所述放大器電路獲得100毫伏的額外擺動電壓。
圖2示出對圖1放大器的改進，包括附加的電流源103(出于清楚描述的考慮，放大器102未予示出)。當VIP和VIN朝VDD尾部擺動時，晶體管M14脫離飽和區，并且其電流降低。這會導致帶寬降低，并且對于第二階增益和第一輸入級102而言，都將導致非線性。相應地，需要使M14進入線性模式，但仍然提供相同的漏極電流輸入到差分晶體管對M0、M1。換句話說，需要“擠壓”晶體管M14的漏極-源極電壓，即，使其在飽和區外面工作，但仍然提供和以上相同的電流。
如圖2所示，電流源103包括PMOS晶體管M15、M16、M17A、M17B、M18和M57。VIN和VIP分別驅動晶體管M17A和M17B的柵極。晶體管M15的源極與源電壓VDD連接，VB2驅動晶體管M15的柵極，并且晶體管M15的漏極與晶體管M16和M14的柵極相連。晶體管M15的漏極也和晶體管M18的源極相連。晶體管M18的漏極接地。晶體管M17A和M17B形成差分對，并且驅動NMOS晶體管M19，并且該晶體管M19的尾電流源是晶體管M16(在節點尾部1b)。晶體管M17A和M17B的漏極也和晶體管M18的柵極相連。晶體管M57的柵極連接到VB1，VB2驅動晶體管M15的柵極。
晶體管M16和M14形成帶電流鏡像，從而流入M16的電流也流入M14。如果晶體管M14的漏極-源極電壓VDS明顯和晶體管M16的VDS不同，和/或小于VGT，那么在這兩個晶體管中的電流不再是完全匹配。因此，兩個晶體管M17A和M17B用于矯正位置。當輸入電壓VIN、VIP增加并且開始接近VDD，并且晶體管M14的VDS降低時，晶體管M16的VDS也降低。當輸入電壓VIN、VIP增加并且開始接近VDD時，在高輸入電壓下，與沒有電流源103的情況相比，晶體管M16和M14中的電流保持相等。
晶體管M15為晶體管M18提供偏置電流，在存在電流流動的情況下，該晶體管M15也可用理想電流源或電阻代替。
需要注意的是在飽和區，晶體管M14需要有處于漏極和源極區之間的電壓VGT(事實上比VGT稍大)。在圖2的電路中，晶體管M14仍然作為電流源工作，但是它的漏極—源極電壓VDS小于VGT。出現這種情況是因為電流源103的輸入晶體管M16和M14有相同的VDS。所述M17A和M17B的源極電壓和所述輸入裝置的源極電壓相似，從而相等地匹配VDS14和VDS16。如果這些裝置的VDS和VGS匹配，那么漏極電流也會相等。
如果圖1中的晶體管M14只是一個簡單的尾電流源，VCMI(max)和折疊共源共柵布局技術類似。如圖2所示，晶體管M14、M16和M18組成緩沖器單電流鏡像，其中晶體管M15為晶體管M18提供偏置。使電流源晶體管M16變為可擠壓的裝置是兩個晶體管M17A和M17B，每一個晶體管的柵極與第一級101的每個輸入相連。當VCMI增加并且輸入差分對M0、M1開始擠壓M14并將其推入工作的線性區時，晶體管M17A和M17B同時擠壓晶體管M16，也將其推入工作的線性區。由于流出晶體管M19的電流并不變化，晶體管M16、M17A和M17B的漏極電流也不變化，從而在線性區晶體管M16的柵極電壓(標記為VB1)為所需漏極電流而調整到線性區域內的合適的值。由于VB1也驅動晶體管M14的柵極，所以當晶體管M14離開飽和區時，晶體管M14的漏極電流基本上不受影響，而不象折疊共源共柵布局中的單電流源那樣。在沒有擠壓尾部的情況下，VCMI(max)＝VDD-Vt0-VGT0-VGT14。在有擠壓尾部的情況下，沒有VGT14這一項，而VCMI(max)增加。
需要注意的是電流源103連接到放大器102中M13的柵極，而不是第一級101中晶體管M14的柵極。即使沒有第一級101，用于“擠壓”晶體管M13的附加電流源103也是有益的。(需要注意的是，圖1和2也示出根據本發明的一種示范性實現方式，不同晶體管的長度和寬度范圍)。
圖4通過以圖形方式示出歸一化最壞情況輸入級增益在所有最壞情況過程和溫度條件下(VDD＝2.5V)本發明的優點。
現在還沒有普遍接受的對能夠獲得高線性度的運算放大器共模輸入范圍(CMIR)的定義。一般的定義是所述放大器能夠獲得的最小和最大DC電壓。然而，在達到這些電壓之前信號可能失真。在一些CMIR上，如果放大器范圍的增益在感興趣的信號頻率上保持恒定，如果所述信號振幅處于CMIR范圍內，則該級不會影響放大器的總失真。圖4示出當共模輸入電壓VCMI從0伏到2伏掃描時最壞情況歸一化輸入級增益。所述數據減去歸一化增益(指對于每條曲線在VCMI＝1V時的增益)，從而所有的曲線通過一個公共點，并且可以比較作為VCMI函數的增益的變化。“最壞情況”在這里是指所有NMOS(高和低)晶體管和PMOS(高和低)晶體管的結合，模擬偏置電流(±20％)和工作溫度(0℃和125℃)，并且對于增加和減少的VCMI而言，圖4所示的曲線的增益從VCMI＝1V開始非常快速的變化1dB。每個增益在AC小信號模擬中確定，并且以最大為6MHz的NTSC信號頻率測量。
圖示的四條曲線代表四個不同的放大器電路(1)無gm-gm級101，放大器102包括PMOS差分晶體管對M4-M5、NMOS晶體管M8-M9和電流源M13(換句話說，僅傳統的放大器102)。
(2)加入帶差分晶體管對M1-M2，二極管M3-M4和恒定尾電流源M14的輸入級PMOS gm-gm級101。在此情況下，M14的柵極連接到恒定電壓參考信號，所述二極管的基板電路(body connection)連接到正電源。
(3)與對應于段落(2)的電路相比，在電路中加入了包括晶體管M15-M19、M57的擠壓電流源103。
(4)與對應于段落(3)的電路相比，所述二極管M3-M4的基板(基片)連接到它們各自的源極，伴隨著每個連續電路的變化，使所述增益保持恒定的所述CMIR增加。這增加了VCMI的范圍，從而信號會以很少的失真通過。
這樣，本發明提供了一種具有第一級的運算放大器，其輸入差分輸入信號并且吸收了差分輸入信號中的共模變化，并且輸出第一差分信號。所述輸入級包括從所述第一級接收所述第一差分信號的差分晶體管對。輸出級連接到輸入級并輸出對應于第一差分信號的放大后的信號。
以下列出本發明一個實施例的示范尺寸M0特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝12M1特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝48M2特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝12M3特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝12M4特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝12M5特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝12M8特性w(寬度)＝10μm，l(長度)＝0.4μm，m(階)＝32M9特性w(寬度)＝10μm，l(長度)＝0.4μm，m(階)＝32M10特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝16M11特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝80M12特性w(寬度)＝10μm，l(長度)＝0.48μm，m(階)＝80M13特性w(寬度)＝10μm，l(長度)＝0.5μm，m(階)＝60M14特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝64
M15特性w(寬度)＝10μm，l(長度)＝0.6μm，m(階)＝10M16特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝15M17A特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝12M17B特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝12M18特性w(寬度)＝10μm，l(長度)＝0.24μm，m(階)＝20M19特性w(寬度)＝10μm，l(長度)＝1μm，m(階)＝16M57特性w(寬度)＝10μm，l(長度)＝2μm，m(階)＝33熟知本領域的技術人員可理解的是，可在不脫離權利要求中界定的本發明的精神和保護范圍的情況下做出不同的改變。因此，本發明的寬度和保護范圍不應局限于任何上述示范性實施例，而僅應根據以下權利要求所定義。
權利要求
1.一種運算放大器，其特征在于，包括第一級，包括在其柵極接收差分輸入信號的第一差分晶體管對，和所述第一差分晶體管對的源極相連的第一尾電流源晶體管，以及與所述第一差分晶體管對的漏極串聯的負載晶體管對；第二級，包括第二差分晶體管對，其柵極和所述第一差分晶體管對的各自的漏極相連，第二尾電流晶體管，其與所述第二差分晶體管對的源極相連；還包括輸出與差分輸入信號對應的信號的輸出級，其中所述負載晶體管對的基片和它們各自的源極相連，以及其中所述第一級擴展所述運算放大器的共模輸入范圍。
2.如權利要求1所述的運算放大器，其特征在于所述第一差分對的晶體管具有相同的極性。
3.如權利要求1所述的運算放大器，其特征在于所述負載晶體管對中的晶體管具有相同的極性。
4.如權利要求1所述的運算放大器，其特征在于所述第一差分對的晶體管和所述負載晶體管對的晶體管具有相同的極性。
5.如權利要求1所述的運算放大器，其特征在于所述第一差分對的晶體管的小信號模型跨導和所述負載晶體管對的晶體管的小信號模型跨導相對于彼此充分固定。
6.如權利要求1所述的運算放大器，其特征在于所述第一差分對的晶體管是PMOS晶體管。
7.如權利要求1所述的運算放大器，其特征在于所述負載晶體管對的晶體管是PMOS晶體管。
8.如權利要求1所述的運算放大器，其特征在于進一步包括一個與所述第一尾電流源晶體管相連的電流源，所述第一尾電流源晶體管允許所述第一尾電流源晶體管的擠壓。
9.如權利要求8所述的運算放大器，其特征在于所述電流源包括第三差分晶體管對，其柵極由所述差分輸入信號驅動。
10.一種運算放大器，其特征在于，包括輸入差分輸入信號的第一級；輸入級，包括與所述第一級相連的第一差分晶體管對，以及與所述差分晶體管對的源極相連的第一尾電流源晶體管；輸出與差分輸入信號對應的信號的輸出級，其中所述第一級擴展所述運算放大器的共模輸入范圍，其中所述第一級包括第二差分晶體管對；與所述第二差分晶體管的源極相連的第二尾電流源晶體管；以及與所述第二差分晶體管對的漏極串聯的負載晶體管對，以及其中所述負載晶體管對的基片和各自的源極相連。
11.如權利要求10所述的運算放大器，其特征在于所述第一差分對的晶體管具有相同的極性。
12.如權利要求10所述的運算放大器，其特征在于所述負載晶體管對的晶體管具有相同的極性。
13.如權利要求10所述的運算放大器，其特征在于所述第一差分對的晶體管和所述負載晶體管對的晶體管具有相同的極性。
14.如權利要求10所述的運算放大器，其特征在于所述第一差分對的晶體管的小信號模型跨導和所述負載晶體管對的晶體管的小信號模型跨導相對于彼此充分固定。
15.如權利要求10所述的運算放大器，其特征在于所述第一差分對的晶體管是PMOS晶體管。
16.如權利要求10所述的運算放大器，其特征在于所述負載晶體管對的晶體管是PMOS晶體管。
17.如權利要求10所述的運算放大器，其特征在于進一步包括一個擴展所述第二尾電流源晶體管正常工作范圍的放大器。
18.如權利要求17所述的運算放大器，其特征在于所述電流源包括第三差分晶體管對，其柵極由所述差分輸入信號驅動。
19.如權利要求10所述的運算放大器，其特征在于所述第一級包括第二差分晶體管對；與所述第二差分晶體管對的源極相連的電流源；與所述第二差分晶體管對串連的負載晶體管對。
20.一種運算放大器，其特征在于，包括接收差分輸入信號的第一級；將輸入信號輸入到差分晶體管對的裝置；輸出對應于輸入信號的放大后的信號的裝置；以及擴展所述輸入裝置、輸出裝置的共模輸入范圍的裝置，所述擴展裝置連接到所述輸入裝置，其中所述第一級的增益在共模輸入范圍內充分恒定。
21.一種運算放大器，其特征在于，包括輸入輸入信號、承擔所述輸入信號中共模變化并輸出第一差分信號的第一級；包括從所述第一級接收所述第一差分信號的差分晶體管對的輸入級；與所述輸入級相連并輸出對應于所述第一差分信號的放大后的信號的輸出級；其中所述第一級的增益在所述共模輸入范圍內為充分恒定。
22.一種運算放大器，其特征在于，包括輸入第一差分輸入信號并輸出第二差分信號的第一級；包括從所述第一級接收所述第二差分信號的差分晶體管對的輸入級；與所述輸入級相連并輸出與所述第二差分信號對應的放大后的信號的輸出級，其中所述運算放大器的共模輸入范圍比單獨的所述輸入級和輸出級共模輸入范圍更大，其中所述第一級的增益在所述共模輸入范圍內為充分恒定。
23.一種運算放大器，其特征在于，包括輸入級，包括在其柵極輸入差分輸入信號的差分晶體管對，與所述第一差分晶體管對的源極相連的尾電流源晶體管，與所述第一差分晶體管對漏極串聯的負載晶體管對；與所述尾電流源晶體管的柵極相連的放大器，所述尾電流源晶體管允許擠壓所述第一尾電流源晶體管；以及輸出與所述差分輸入信號對應的信號的輸出級。
24.一種運算放大器，其特征在于，包括將輸入信號輸入差分晶體管對的裝置，所述輸入裝置包括與所述第一差分晶體管對的源極相連的尾電流源晶體管；擠壓所述尾電流源晶體管的裝置；輸出與所述輸入信號對應的放大后的信號的裝置；以及擴展所述輸入級、輸出級的共模輸入范圍的裝置，所述擴展裝置連接到所述輸入裝置，其中所述第一級的增益在所述共模輸入范圍內為充分恒定。
全文摘要
本發明涉及一種運算放大器，包括具有在其柵極輸入差分輸入信號的第一差分晶體管對的第一級、與所述第一差分晶體管對的源極相連的第一尾電流源晶體管，以及與所述第一差分晶體管對的漏極串聯的負載晶體管對。輸入級包括在其柵極與所述第一差分晶體管對的漏極相連的第二差分晶體管對，以及與所述差分晶體管對的源極相連的第二尾電流源晶體管。輸出級輸出與所述差分輸入信號對應的信號。
文檔編號H03F3/45GK1650515SQ03809468
公開日2005年8月3日 申請日期2003年2月27日 優先權日2002年3月1日
發明者艾瑞克·B·伯利克, 蘇麥特·瑞甘什 申請人:美國博通公司