專利名稱：雙環路pll的制作方法
技術領域：
本發明涉及具有頻率比較環路和相位比較環路的雙環路PLL。
背景技術：
以往，作為PLL(鎖相環路)，有具有頻率比較環路和相位比較環路并在不增加電壓控制振蕩器的增益的情況下得到寬頻帶區域的相位同步的雙環路PLL。關于該現有技術，例如在下述的文獻中進行了記載，該文獻是Yi-Cheng Chang，Edwin W.Greeneich，“MONOLITHIC PHASE-LOCKED LOOP CIRCUITS WITH COARSE-STEERING ACQUISITIONAID(帶有粗調整截獲輔助裝置的單片鎖相環路)”Circuit and Systems，1999.42nd Midwest Symposium on，Volumel，1999 Page(s)283-286 vol.1。
由于即使實現寬頻帶區域化也能減小電壓控制振蕩器的增益，故雙環路PLL具有可減小電壓控制振蕩器的輸入電壓的變動對于振蕩頻率的影響的優點。此外，該雙環路PLL具有即使電壓控制振蕩器的特性因制造工藝的離散性而變動也能利用頻率比較自發地將電壓控制振蕩器的特性校正為所需的特性的功能。
圖13示出現有的雙環路PLL的電路結構。在該圖中，1是相位比較器，2是充電泵，3是轉換到P側和F側的工作模式轉換開關，4是環路濾波器，5是電壓控制振蕩器(VCO)，6是分頻電路，7是頻率比較器，8是升降計數器，9是VCO特性控制電路，10是外部基準時鐘CLex，11是內部時鐘CLin，15是基準電壓Vref，16是頻率一致信號FSTOP，OUT是輸出端子，連接到電壓控制振蕩器5的輸出側。
以下，一邊參照圖13，一邊說明雙環路PLL的工作。
首先，在雙環路PLL中使工作模式轉換開關3處于F側，將對環路濾波器4的輸入電壓定為基準電壓Vref(15)，使來自相位比較器1的環路成為打開狀態。由此，成為通過頻率比較器7、升降計數器8、VCO特性控制電路9、電壓控制振蕩器5和分頻電路6的頻率比較環路。
在上述頻率比較環路中，供給恒定的基準電壓Vref(15)作為電壓控制振蕩器5的輸入電壓，只以頻率比較模式來工作。在該頻率比較模式中，頻率比較器7比較用分頻電路6對電壓控制振蕩器5的輸出頻率進行了分頻的內部時鐘CLin(11)的頻率與外部基準時鐘CLin(10)的頻率，在外部基準時鐘CLin(10)的頻率比內部時鐘CLin(11)的頻率高的情況下輸出UP信號，在外部基準時鐘CLin(10)的頻率比內部時鐘CLin(11)的頻率低的情況下輸出DOWN信號。升降計數器8接受來自頻率比較器7的UP信號或DOWN信號，根據該信號對計數值進行加1或減1的運算。VCO特性控制電路9接受升降計數器8的數字輸出，根據該數字輸出值使電壓控制振蕩器5的V-F(輸入電壓一頻率)特性偏移，以使輸出頻率變化。由此，內部時鐘CLin(11)的頻率以增減的方式變化，接近于外部基準時鐘CLin(10)。
進行上述的外部基準時鐘CLin(10)與內部時鐘CLin(11)的頻率比較，根據其結果使升降計數器8的計數值變化，利用VCO特性控制電路9使電壓控制振蕩器5的V-F特性變化，使內部時鐘CLin(11)的頻率接近于外部基準時鐘CLin(10)的頻率，重復進行上述一系列的工作，直到該兩頻率大體一致，從頻率比較器7輸出頻率一致信號FSTOP(16)。
如果從頻率比較器7輸出頻率一致信號FSTOP(16)，則升降計數器8的計數值被固定，將工作模式轉換開關3從F側轉換到P側，充電泵2的輸出側連接到環路濾波器4的輸入側。由此，對于環路來說，轉換為通過相位比較器1、充電泵2、環路濾波器4、電壓控制振蕩器5和分頻電路6的相位比較環路。
在該相位比較環路中，相位比較器1進行外部基準時鐘CLin(10)與內部時鐘CLin(11)的相位比較，如果外部基準時鐘CLin(10)的相位比內部時鐘CLin(11)的相位超前，則以與相位差對應的時間輸出UP信號，如果外部基準時鐘CLin(10)的相位比內部時鐘CLin(11)的相位滯后，則以與相位差對應的時間輸出DOWN信號。充電泵2根據來自相位比較器1的UP信號和DOWN信號對環路濾波器4進行充電和放電。環路濾波器4對來自充電泵2的充電和放電進行積分，變換為直流電壓，作為電壓控制振蕩器5的輸入電壓。利用該輸入電壓使電壓控制振蕩器5的輸出頻率變化。通過重復進行這一系列的工作，最終外部基準時鐘CLin(10)的相位與內部時鐘CLin(11)的相位同步，在電壓控制振蕩器5的輸出中，可得到與外部基準時鐘CLin(10)同步的、且其頻率倍增了N倍(N是分頻電路6的分頻比)的信號(時鐘)。
但是，在上述現有的雙環路PLL中，由于頻率比較環路內的升降計數器8是在每個步驟中變化“1”的結構，故在電壓控制振蕩器5的最大振蕩頻率為必要的情況下，必須使升降計數器8的計數值變化到最大值，但為此必須重復進行2M次(M是升降計數器8的比特數)頻率比較器7中的頻率比較，存在雙環路PLL的鎖定時間變長的問題。
發明內容
本發明是為了解決上述現有技術的問題而進行的，其目的在于提供能高速且高效地進行頻率比較的雙環路PLL。
為了實現上述的目的，在本發明中，在雙環路PLL中利用2分探查方式高效地進行頻率比較。
即，本發明的雙環路PLL是具有頻率比較環路和相位比較環路的雙環路PLL，其中，上述頻率比較環路具有頻率比較器，上述相位比較環路具有相位比較器，其特征在于在上述頻率比較環路中，具備利用2分探查方式進行基準頻率與輸出頻率的頻率比較的結構。
此外，本發明的特征在于在上述雙環路PLL中，在上述頻率比較環路中具備上述頻率比較器；接受來自上述頻率比較器的比較結果并使計數值上升或下降的升降計數器；以及接受上述升降計數器的計數值并根據該計數值使輸出頻率變化的電壓控制振蕩器，上述升降計數器具有存儲計數值的寄存器；根據來自上述頻率比較器的比較結果輸出上次的加減運算值的2分之1的正值或負值的輸入控制電路；以及對上述寄存器的計數值與上述輸入控制電路的輸出進行加法運算的加法運算器。
另外，本發明的特征在于在上述雙環路PLL中，上述頻率比較器具備根據上述2分探查進行的頻率比較的各階段使頻率比較的精度可變的精度可變電路。
再者，本發明的特征在于在上述雙環路PLL中，上述頻率比較器的結構是在輸出頻率為基準頻率以下時輸出UP信號、在輸出頻率為基準頻率以上時輸出DOWN信號，上述升降計數器具有在從上述頻率比較器同時接受了UP信號和DOWN信號時禁止計數值的上升或下降的錯誤計數防止電路。
另外，本發明的特征在于在上述雙環路PLL中，上述頻率比較器具有不將由上述電壓控制振蕩器產生的輸出頻率的變化控制中的過渡的頻率與基準頻率比較的結構。
此外，本發明的特征在于在上述雙環路PLL中，在上述相位比較環路中具備電壓控制振蕩器；以及在上述電壓控制振蕩器的前級配置的環路濾波器，在上述頻率比較環路的構成時，將上述環路濾波器與上述電壓控制振蕩器分離，同時分別對上述環路濾波器和上述電壓控制振蕩器供給規定值的基準電壓。
再者，本發明的特征在于在上述雙環路PLL中，在上述頻率比較環路的構成時對上述電壓控制振蕩器供給規定值的基準電壓，上述升降計數器具有優先順序轉換電路，該優先順序轉換電路接受來自上述頻率比較器的比較結果并在上述基準頻率與上述輸出頻率一致時根據對于上述基準電壓的規定值的離散度優先地使計數值上升或下降。
此外，本發明的特征在于在上述雙環路PLL中，具備在相位比較器的后級配置的充電泵；利用上述充電泵進行充電和放電的環路濾波器；以及利用上述環路濾波器供給輸入電壓的電壓控制振蕩器，上述充電泵在頻率比較模式時將規定值的基準電壓供給上述環路濾波器，另一方面在相位比較模式時根據來自上述相位比較器的輸出使上述環路濾波器充電或放電。
再者，本發明的特征在于在上述雙環路PLL中，在上述相位比較環路中具備在上述相位比較器的后級配置的充電泵；以及在上述充電泵的后級配置的環路濾波器，上述環路濾波器具備其一端連接到上述充電泵的輸出側的電阻；以及其柵端子連接到上述電阻的另一端的N型晶體管和P型晶體管，上述N型晶體管的源端子、漏端子和體端子連接到地上，上述P型晶體管的源端子、漏端子和體端子連接到電源上。
根據以上所述，在本發明中，由于在雙環路PLL中利用2分探查方式進行頻率比較環路中的頻率比較，故與以往那樣升降計數器在每個步驟中變化“1”的情況相比，可高效地進行頻率比較，可縮短鎖定時間，可縮短例如必須將頻率提高到最大頻率的情況等的時間。
再者，在本發明中，在用2分探查方式進行頻率比較的情況下，因為在頻率比較環路中電壓控制振蕩器的頻率變化量的絕對值以2分之1的步長逐漸減小地變化來進行，由于頻率比較器的精度可變電路與頻率比較的初期的階段那樣對頻率比較器要求的比較精度可較粗的狀況相一致地使該比較精度可變，故可使與2分探查的進行對應的頻率比較的初期的階段那樣的比較精度較粗，可在頻率比較的各階段中使頻率比較器的比較精度為最佳精度，可縮短在各階段中的頻率比較時間，進而可縮短鎖定時間。
此外，在本發明中，在由2分探查方式進行的頻率比較未結束的階段中輸出頻率與基準頻率一致的情況下，雖然頻率比較器同時輸出UP信號和DOWN信號，但由于錯誤計數防止電路禁止升降計數器中的計數值的上升或下降，故可防止錯誤計數，可在該時刻結束頻率比較模式。
再者，在本發明中，由于在電壓控制振蕩器以變化的方式控制了輸出頻率時頻率比較器不將該過渡的輸出頻率與基準頻率比較，故可常時地將穩定的輸出頻率與基準頻率比較，確保了良好的頻率比較。
另外，在本發明中，由于在頻率比較環路的構成時，將環路濾波器與電壓控制振蕩器分離，直接對電壓控制振蕩器供給基準電壓電路的規定值的基準電壓，故環路濾波器不成為負載，可減小基準電壓電路的負載，可快速地使電壓控制振蕩器的輸入電壓成為規定的基準電壓。而且，由于在該頻率比較環路的構成時，將上述分離了的環路濾波器的電壓充電到上述規定的基準電壓，故從該頻率比較環路轉移到相位比較環路，由于在上述環路濾波器連接到電壓控制振蕩器上時電壓控制振蕩器的輸入電壓中也沒有變化，故縮短了PLL的鎖定時間。
此外，在本發明中，在頻率比較環路的構成時，成為下述的狀況在對電壓控制振蕩器輸入的基準電壓比規定值低或高的情況下，PLL的鎖定時的電壓控制振蕩器的輸入電壓比規定值低或高，但在根據來自頻率比較器的比較結果基準頻率與輸出頻率大體一致的情況下，由于升降計數器的優先順序轉換電路80根據基準電壓的離散方向優先地使計數值下降或上升，故PLL的鎖定時的電壓控制振蕩器的輸入電壓大體成為規定值的基準電壓。因而，即使在對電壓控制振蕩器供給的基準電壓的電壓值因制造工藝的變動而變動的情況下，也可將PLL的鎖定時的電壓控制振蕩器的輸入電壓調整為規定值的最佳的基準電壓。
另外，在本發明中，由于用充電泵兼作轉換頻率比較模式與相位比較模式的工作模式轉換開關，故不需要該工作模式轉換開關，同時由于上述充電泵也發生在頻率比較模式時環路濾波器所必要的基準電壓，故也不需要該基準電壓的發生電路。
此外，在本發明中，在環路濾波器中，由于即使在功率下降時存在N型晶體管的漏泄電流，連接到電源上的P型晶體管的漏泄電流也流入到上述N型晶體管中而將其抵消，故可將環路濾波器的電位長時間地保持于大體相同的電位。因而，如果從功率下降轉移到通常的工作，則與現有的環路濾波器相比，可在短時間內進行鎖定。而且，由于除連接到地上的N型晶體管外還具備連接到電源上的P型晶體管，故可將對于偏置電壓的合成MOS電容的離散度限制為較小的值。
圖1是示出本發明的第1實施形態的雙環路PLL的電路結構的圖。
圖2是示出該雙環路PLL中具備的頻率比較器內的時鐘計數器的電路結構的圖。
圖3是示出該雙環路PLL的升降計數器中具備的輸入控制電路的電路結構的圖。
圖4是示出本發明的第2實施形態的雙環路PLL的頻率比較器中具備的時鐘計數器的電路結構的圖。
圖5是示出本發明的第3實施形態的雙環路PLL中具備的升降計數器內的輸入控制電路的電路結構的圖。
圖6是示出本發明的第4實施形態的雙環路PLL中具備的頻率比較器的電路結構的圖。
圖7是示出本發明的第5實施形態的雙環路PLL的電路結構的圖。
圖8是示出本發明的第6實施形態的雙環路PLL中具備的升降計數器內的輸入控制電路的電路結構的圖。
圖9是示出本發明的第7實施形態的雙環路PLL中具備的充電泵的電路結構的圖。
圖10是示出具備該充電泵的雙環路PLL的電路結構的圖。
圖11(a)是示出本發明的第8實施形態的雙環路PLL中具備的環路濾波器的電路結構的圖，該圖(b)是示出現有的雙環路PLL中具備的環路濾波器的電路結構的圖。
圖12(a)是示出本發明的第8實施形態的雙環路PLL中具備的環路濾波器內的MOS電容的電壓特性的圖，該圖(b)是示出現有的雙環路PLL中具備的環路濾波器內的MOS電容的電壓特性的圖。
圖13是示出現有的雙環路PLL的電路結構的框圖。
具體實施例方式
以下一邊參照附圖，一邊說明本發明的實施形態。
(第1實施形態)圖1示出本發明的第1實施形態的雙環路PLL的電路結構。在該圖中，1是相位比較器，2是充電泵，3是轉換到P側和F側的工作模式轉換開關，4是環路濾波器，5是電壓控制振蕩器(VCO)，6是分頻電路，7是頻率比較器，8是升降計數器，9是VCO特性控制電路，10是外部基準時鐘CLex，11是內部時鐘CLin，12是復位信號NR，15是基準電壓Vref，16是從上述升降計數器8輸出的頻率一致信號FSTOP。
此外，在上述頻率比較器7中，20、21是時鐘計數器，22是OR電路，23是AND電路。再者，在上述升降計數器8中，30是輸入控制電路，31是加法運算器，32是選擇器，33是寄存器。
上述相位比較器1比較外部基準時鐘CLin(10)與內部時鐘CLin(11)，將作為比較結果的UP信號和DOWN信號輸入到充電泵2中。工作模式轉換開關3具有連接到上述充電泵2的輸出側的P側和連接到基準電壓Vref(15)上的F側，將來自升降計數器8的頻率一致信號FSTOP(16)作為控制信號，轉換到上述P側和F側。在工作模式轉換開關3的輸出側連接環路濾波器4，將該環路濾波器4的輸出輸入到電壓控制振蕩器5中，利用該輸入電壓使頻率變化。上述電壓控制振蕩器5的輸出頻率被分頻電路6分頻，成為內部時鐘CLin(11)。
此外，上述頻率比較器7將上述外部基準時鐘CLin(10)和內部時鐘CLin(11)作為輸入，比較該兩時鐘的頻率(基準頻率與輸出頻率)，輸出UP信號或DOWN信號作為該比較結果的信號，同時由復位信號NR(12)進行初始化，接受來自升降計數器8的頻率一致信號FSTOP(16)而停止頻率比較。升降計數器8接受上述頻率比較器7的UP信號和DOWN信號，更新計數值，由復位信號NR(12)進行初始化。再者，VCO特性控制電路9接受上述升降計數器8的計數值，根據該計數值控制電壓控制振蕩器5的V-F特性。
其次，說明上述頻率比較器7的結構的細節。在該頻率比較器7中，時鐘計數器20對外部基準時鐘CLin(10)進行計數，利用后述的AND電路23的輸出進行復位，其輸出信號C成為UP信號。此外，另一個時鐘計數器21對內部時鐘CLin(11)進行計數，利用上述AND電路23的輸出進行復位，其輸出信號C成為DOWN信號。此外，OR電路22輸入上述2個時鐘計數器20、21的輸出CKO(后述)，其輸出成為來自頻率比較器7的時鐘信號CK。再者，AND電路23輸入復位信號NR(12)和上述時鐘計數器20、21的輸出NRO(后述)，其輸出信號作為復位信號對上述時鐘計數器20、21進行復位。
上述頻率比較器7內的2個時鐘計數器20、21的內部結構是相同的。以下，在圖2中示出一方的時鐘計數器20的內部結構。在圖2中，時鐘計數器20具有計數器40、AND電路41和D型觸發電路42。計數器40是ck端子43上接受外部基準時鐘CLin(10)，在NR端子上接受來自AND電路23的復位信號，對n比特(A1～An)進行計數。將該計數器40的最高位比特An作為C信號45輸出。此外，AND電路41輸入計數器40的最高位比特An和最低位比特A1，其輸出成為時鐘計數器20的輸出CKO(46)。再者，D型觸發電路42將上述AND電路41的輸出CKO(46)作為數據輸入，將對上述ck端子43輸入的外部基準時鐘CLin(10)或內部時鐘CLin(11)作為時鐘輸入，其輸出成為時鐘計數器20的輸出NRO(4)。
接著，說明圖1中示出的升降計數器8的內部結構。在該圖的升降計數器8中，寄存器33存儲升降計數器8的上次的計數值。此外，輸入控制電路30輸入頻率比較器7的來自時鐘計數器20的UP信號、來自另一個時鐘計數器21的DOWN信號和來自OR電路22的時鐘信號CK，具有圖3中示出的內部結構，如后述那樣，根據從頻率比較器7接受的UP信號或DOWN信號，輸出上次的加減運算值的2分之1的正值或負值。加法運算器31對上述輸入控制電路30的輸出與上述寄存器33的輸出進行加法運算。選擇器32輸入上述加法運算器31的輸出和寄存器33的輸出，將上述加法運算器31的輸出中的最高位比特作為控制信號，選擇上述2個輸出的某一個。上述寄存器33接受選擇器32的輸出，利用來自頻率比較器7的OR電路22的時鐘信號CK鎖存該選擇器32的輸出。
在此，在升降計數器8的計數值為N比特的情況下，輸入控制電路30的輸出和的比特數為N+1比特，選擇器32的輸入輸出和寄存器33的比特數分別由N比特來構成，加法運算器31的輸出的第N+1比特(最高位比特)作為符號比特來利用。此時，在對加法運算器31輸入寄存器33的輸出的部分中不足的1比特部分以最高位比特為“0”與比特數一致，常時地從寄存器33輸入正的值。上述符號比特(加法運算器31的輸出的最高位比特)在加法運算器31的輸出為OVERFLOW(溢出)或負值的情況下為“1”。
選擇器32將該符號比特作為控制信號輸入，在該符號比特為“1”的情況下，選擇寄存器33一側，用寄存器33按原樣鎖存該寄存器33的輸出值，防止了升降計數器8的計數值成為錯誤的值。
上述升降計數器8的輸入控制電路30，如圖3中所示，由N-1比特(C1～Cn-1)輸出的狀態轉移電路51、OR電路52、N-1個邏輯電路53和D型觸發電路54構成。狀態轉移電路51具有下述的結構在復位時輸出的最高位比特Cn-1為“1”，其它的比特為“0”，其后，每當接受來自頻率比較器7的時鐘信號CK時，輸出了“0”的比特中最高位比特轉移為“1”上述OR電路52接受來自頻率比較器7的DOWN信號和UP信號。上述各邏輯電路53的結構彼此相同。正型邏輯電路53，如圖3中所示，具備AND電路55、選擇器56和其它的2個AND電路57、58。上述AND電路55將上述OR電路52的輸出和DOWN信號作為輸入。選擇器56將上述AND電路55的輸出和上述OR電路52的輸出作為輸入，將后述的AND電路58的輸出作為控制信號，在該控制信號為“1”時，選擇AND電路55的輸出，為“0”時，選擇OR電路52的輸出。AND電路57將上述選擇器56的輸出和輸入控制電路30的對應比特的輸出作為輸入，其輸出成為自己的邏輯電路53的輸出。此外，AND電路58將輸入控制電路30的對應比特的輸出作為A端子輸入，將其對應比特的1比特前的比特作為B端子輸入，其輸出成為上述選擇器56的控制信號。在將輸入控制電路30的最低位比特C1輸入到A端子上的邏輯電路53中，對B端子輸入“0”(接地電位)。
此外，輸入控制電路30的D型觸發電路54將輸入控制電路30的最低位比特C1作為數據輸入，將來自頻率比較器7的時鐘信號CK作為時鐘輸入。
在上述輸入控制電路30中，將最高位比特In+1作為符號比特來使用，其最高位比特In+1和In按原樣輸出DOWN信號，N-1比特以下的輸出In-1、In-1、…、I1是對應的邏輯電路53的輸出。
前次，說明本實施形態的雙環路PLL的工作。此外，由于雙環路PLL的整體的工作與現有技術是同樣的，故只說明成為本發明的特征的使用了頻率比較環路的頻率比較模式中的工作。
在頻率比較器7中，由于外部基準時鐘CLin(10)和內部時鐘CLin(11)中的頻率高的一方迅速地將圖2的時鐘計數器內的計數器40的最高位比特定為“1”，故在外部基準時鐘CLin(10)比內部時鐘CLin(11)高的情況下先輸出UP信號，在與其相反的情況下先輸出DOWN信號。來自時鐘計數器20、21的信號CKO(46)，如圖2中所示，由于是計數器的最高位比特與最高位比特的AND邏輯，故從輸出了C信號(UP信號或DOWN信號)的時刻起到對CK端子43輸入的信號的1個周期后輸出信號CKO(46)。由于來自頻率比較器7的時鐘信號CK是時鐘計數器20、21的輸出信號CKO(46)的OR邏輯，故在先輸出了UP信號的情況下，在外部基準時鐘CLin(10)的1個周期后輸出時鐘信號CK，在先輸出了DOWN信號的情況下，在內部時鐘CLin(11)的1個周期后輸出時鐘信號CK。
因為時鐘計數器20、21的信號NRO(47)如圖2中所示是D型觸發電路42的輸出，故從輸出了信號NRO(47)的時刻起到對CK端子43輸入的時鐘信號的1個周期后被輸出。將這些信號NRO(47)分別輸入到AND電路23中，對時鐘計數器20、21本身進行復位。
如果將以上所述綜合起來，則頻率比較器7輸出UP信號或DOWN信號，在輸出了該UP信號或DOWN信號的1個周期后(1個周期是外部基準時鐘CLin(10)和內部時鐘CLin(11)中某一個快的一方的周期)輸出時鐘信號CK，在輸出了該時鐘信號CK的1個周期后(1個周期是外部基準時鐘CLin(10)和內部時鐘CLin(11)中某一個快的一方的周期)輸出復位信號NR0，對時鐘計數器20、21進行復位，重新進行頻率比較。
重復進行上述頻率比較器7的工作，直到利用來自升降計數器8的頻率一致信號FSTOP的輸入隔斷時鐘計數器20、21的輸入為止。
「升降計數器的工作」在升降計數器8中，加法運算器31對輸入控制電路30的輸出(上次的加減運算值的1/2值)與保持了計數值的寄存器33的輸出進行加法運算，在寄存器33從頻率比較器7的OR電路22接受了時鐘信號CK時，在寄存器33中鎖存該加法運算結果。
在此，說明升降計數器8的輸入控制電路30的輸出內容。關于n-1個邏輯電路53的輸出、即輸入控制電路30的比特I1～In-1，對于這些邏輯電路53中的AND電路58的A端子的電平為“1”、B端子的電平為“0”的邏輯電路53來說，如果UP信號和DOWN信號的某一個為“1”，則輸出“1”，對于A端子和B端子的電平都為“1”的邏輯電路53來說，只在UP信號為“1”時輸出“0”，只在DOWN信號為“1”時輸出“1”。此外，對于A端子和B端子的電平都為“0”的邏輯電路53來說，不管UP信號和DOWN信號如何，都輸出“0”。在此，在輸入控制電路30復位之后的初始狀態(只是最高位比特Cn-1為“1”、其它的比特為“0”的狀態)下，In-1比特為“1”，比In-1比特低的低位比特全部為“0”，比In-1比特高的高位比特In、In+1在輸入了UP信號時為“0”，在輸入了DOWN信號時為“1”。即，輸入控制電路30的輸出在初始狀態下，全部的比特In+1～I1在UP信號為“1”時為0010…0，在DOWN信號為“1”時為1110…0。
其后，如果對輸入控制電路30輸入頻率比較器7的時鐘信號CK，則狀態轉移電路51轉移到下一個狀態，成為Cn-1比特和Cn-2比特為“1”、Cn-3比特以后為“0”的狀態。該狀態下的輸入控制電路30的輸出在UP信號為“1”時為00010…0，在DOWN信號為“1”時為11110…0。
再者，如果也同樣地考慮對輸入控制電路30輸入了下一個時鐘信號CK的再下一個狀態，則每當從輸入了復位信號的初始狀態到輸入時鐘信號CK時，輸入控制電路30的輸出值的絕對值變化為升降計數器8的最大值2N的4分之1、2N的8分之1(上次的加減運算值的2分之1)、2N的16分之1(上次的加減運算值的2分之1)、…、“1”。而且，該輸入控制電路30的輸出在輸入了UP信號時為正值、輸入了DOWN信號時為負值。
在此，之所以不將初始狀態下的絕對值定為最大值2N的2分之1而定為最大值2N的4分之1，是因為在初始狀態下將寄存器33的值設置為最大值2N的2分之1。
因而，如果利用頻率比較器7進行頻率比較而對升降計數器8輸入UP信號或DOWN信號，則輸入控制電路30的輸出值在輸入了UP信號的情況下成為上次的加減運算值的2分之1的正值，在輸入了DOWN信號的情況下成為上次的加減運算值的2分之1的負值。然后，利用加法運算器31對該輸入控制電路30的輸出值與寄存器33的計數值進行加法運算，其結果再次輸入到寄存器33中。如果從來自頻率比較器7的UP信號或DOWN信號的輸出時算起慢了1個周期(該1個周期是外部基準時鐘CLin(10)和內部時鐘CLin(11)中快的一方的周期)從頻率比較器7接受時鐘信號CK，則寄存器33在該時刻鎖存上述加法運算器31中的加減運算值。由此，升降計數器8的計數值在輸入了UP信號的情況下只上升上次的加減運算值的2分之1，在輸入了DOWN信號的情況下只下降上次的加減運算值的2分之1。
其后，在頻率比較器7中，在從上述時鐘信號CK的輸出時算起的1個周期(該1個周期是外部基準時鐘CLin(10)和內部時鐘CLin(11)中快的一方的周期)后，從時鐘計數器20或21輸出復位信號NRO(47)，時鐘計數器20、21被復位。
VCO特性控制電路9接受上述升降計數器8的計數值的變化，根據該計數值使電壓控制振蕩器5的V-F特性變化。由此，電壓控制振蕩器5的輸出頻率發生變化，用分頻電路6對該輸出頻率進行了分頻的內部時鐘CLin(11)也變化了。
這樣，在頻率比較環路中，在頻率比較器7中進行外部基準時鐘CLin(10)與變化了的內部時鐘CLin(11)的頻率比較，根據其結果重復進行以上次的加減運算值的2分之1的值的步長使升降計數器8的計數值上升或下降的2分探查方式的頻率比較工作。
然后，在升降計數器8的輸入控制電路30內的狀態轉移電路51中，如果在最低位比特C1為“1”的狀態(即，升降計數器8成為最終步長間隔的狀態)下從頻率比較器7對輸入控制電路30輸入時鐘信號CK，則來自該輸入控制電路30內的D型觸發電路54的頻率比較停止信號16為“1”，由于將該信號16輸入到頻率比較器7和工作模式轉換開關3中，故頻率比較器7停止工作，同時工作模式轉換開關3從F側轉換到P側。由此，結束頻率比較模式，成為轉換到相位比較環路的相位比較模式。
如上所述，按照本發明，由于在雙環路PLL中可進行2分探查方式的頻率比較，故與現有的使用了1個步長間隔的升降計數器的雙環路PLL相比，可實現頻率比較工作的高速化和高效化，可縮短鎖定時間，例如在升降計數器8的比特數為“3”的情況下，以往必須進行最大為8次的頻率比較，而在本實施形態中進行3次頻率比較即可。
(第2實施形態)其次，說明本發明的第2實施形態的雙環路PLL。
在上述第1實施形態的雙環路PLL中，由于利用2分探查方式進行頻率比較，故在頻率比較環路時，以2分之1的步長逐漸地減小電壓控制振蕩器5的頻率變化量使之變化。因而，如在頻率比較的初始階段那樣，可使對頻率比較器7要求的比較精度較粗。但是，在第1實施形態的頻率比較器7的內部具備的圖2中示出的時鐘計數器20中，不管是頻率比較的初始階段(開始時)、中間階段和最終階段，常時地以相同的頻率比較精度(具體地說，時鐘計數器20中的時鐘CK(43)的計數的數)進行頻率比較，因此，在頻率比較開始的初始階段中，就以必要以上的精度進行了頻率比較，浪費了多余的頻率比較時間。
因此，在本實施形態中，通過對圖2的時鐘計數器20進行改良，使頻率比較精度可變，使頻率比較的初期、中期、最終階段中的頻率比較精度為最低限度必要的水平，進而縮短頻率比較時間，以謀求縮短鎖定時間。
圖4示出本實施形態的雙環路PLL的頻率比較器7在內部具備的時鐘計數器20’的具體結構。
在圖4的時鐘計數器20’中，具有根據頻率比較的2分探查進行的各階段使頻率比較的階段可變的精度可變電路59。在該精度可變電路59中輸入了來自圖3中示出的輸入控制電路30的狀態轉移電路51的n-1比特的輸出信號Cn-1、Cn-2、…、C1，該精度可變電路59具備與該輸出信號的比特數(＝n-1)相等的個數的2輸入型異或電路50(n-1)、50(n-2)、…、50(1)、與其數目相同的2輸入型AND電路49(n-1)、49(n-2)、…、49(1)和1個OR電路48。另一方面，計數器40’由m比特(m是超過n的正值)的計數器構成。
在上述精度可變電路59中，各異或電路50(n-1)、…、50(1)接受狀態轉移電路51的對應比特的輸出和該對應比特的1比特前的輸出。對接受狀態轉移電路51的最低位比特的輸出C1的異或電路50(1)輸入“0”(接地電位)。此外，各AND電路49(n-1)、…、49(1)接受對應的異或電路50(n-1)、…、50(1)的輸出，同時使上述計數器40’的高位n-1比特、即Am-(n-1)～Am比特與該n-1個AND電路49(n-1)、…、49(1)相對應，對其輸入該對應的第幾個比特的輸出，具體地說，對最高位比特的AND電路49(n-1)輸入計數器40’的第Am-(n-1)比特的輸出，對最低位比特的AND電路49(1)輸入計數器40’的最高位比特Am的輸出。然后，將各AND電路49(n-1)、…、49(1)的輸出輸入到OR電路48中，該OR電路48的輸出成為來自頻率比較器7的C信號(45)(UP信號或DOWN信號)。
因而，在本實施形態中，在狀態轉移電路51的輸出Cn-1～C1在各頻率比較階段(即，來自時鐘計數器20’的UP信號或DOWN信號的每個輸出)中，由于從起初的復位狀態的100…0起依次變化為110…0、111…0、…，最終成為111…1，故異或電路50(n-1)、…、50(1)的輸出的組合從起初的復位狀態起依次變化為100…0、010…0、…，最終成為000…“1。其結果，在頻率比較的第1階段中，由于計數器40’的Am-(n-1)比特的輸出的緣故，最高位比特的AND電路49(n-1)的輸出成為High，從OR電路48輸出C信號(45)(UP信號或DOWN信號)。然后，在第2階段中在計數器40’的再高了1比特的位的Am-(n-2)比特、在第3階段中在計數器40’的再高了1比特的位的Am-(n-3)比特中輸出C信號(45)(UP信號或DOWN信號)。然后，在最終階段中，在由于計數器40’的最高位比特Am的輸出的緣故，最高位比特的AND電路49(1)的輸出成為High，從OR電路48輸出C信號(45)(UP信號或DOWN信號)。
因而，每當頻率比較的階段增加時，因用于頻率比較的計數數以倍增方式增加，故頻率比較的精度也倍增了。反過來說，是在頻率比較的初期的階段、比較精度以2倍刻度變粗的結構。于是，如果使用具備本實施形態的時鐘計數器20’的頻率比較器7，則如在頻率比較的初期的階段那樣可使精度變粗，可使頻率比較的各階段中的頻率比較精度為最低限度必要的水平，可更高效地進行頻率比較。
(第3實施形態)其次，說明本發明的第3實施形態的雙環路PLL。
圖5是示出本實施形態的雙環路PLL具備的升降計數器的輸入控制電路的內部結構。關于該輸入控制電路以外的升降計數器的內部結構和頻率比較器等其它的構成部分，由于與第1實施形態的雙環路PLL是同樣的，故省略其說明和圖示。
在圖3中示出的第1實施形態的輸入控制電路30中，在來自頻率比較器7的UP信號和DOWN信號同時為“1”的情況下，成為與只輸入了DOWN信號的情況相同的輸出狀態，錯誤地進行了下降計數。之所以在從頻率比較器7輸出時鐘信號CK之前的階段中同時輸入UP信號和DOWN信號，是外部基準時鐘CLin(10)與內部時鐘CLin(11)的頻率大體一致的狀態，本來不應進行上升或下降計數。因此，在本實施形態中，對圖3的輸入控制電路30進行改良來解決這個問題。
在圖5中，輸入控制電路30’對于在上述第1實施形態中示出的圖3的輸入控制電路30再附加了錯誤計數防止電路60、D型觸發電路61和OR電路66。
上述錯誤計數防止電路60具備NAND電路62和2個AND電路63、64。上述NAND電路62將DOWN信號作為輸入，一方的AND電路63將DOWN信號和上述NAND電路62的輸出作為輸入，輸出DOWN’信號。另一方的AND電路64將UP信號和上述NAND電路62的輸出作為輸入，輸出UP’信號。利用該結構，錯誤計數防止電路60在UP信號和DOWN信號同時為“1”的情況下使UP’信號和DOWN’信號都為“0”。
此外，上述D型觸發電路61將由倒相器65對上述NAND電路62的輸出進行了倒相的信號、即UP信號與DOWN信號的邏輯積作為數據輸入，將時鐘信號CK作為時鐘輸入，鎖存UP信號和DOWN信號同時為“1”的狀態，輸出頻率一致信號67。
再者，OR電路66將來自上述D型觸發電路61的頻率一致信號67和來自己敘述的D型觸發電路54的輸出68(在以最終的步長間隔工作時輸出的信號)作為輸入，輸出頻率一致信號FSTOP(16)。
因而，在本實施形態中，在由2分探查方式進行的頻率比較未結束的階段中，在頻率比較器7中UP信號和DOWN信號同時為“1”的的頻率一致狀態下，由于錯誤計數防止電路60使UP’信號和DOWN’信號都為“0”，故不進行上升或下降計數，可防止錯誤計數。
此外，在該頻率一致狀態下，在從頻率比較器7輸出了時鐘信號CK的時刻用D型觸發電路61鎖存該頻率一致狀態，輸出頻率一致信號67。由于從OR電路66輸出的頻率一致信號FSTOP(16)成為上述頻率一致信號67與在以最終的步長間隔工作時從D型觸發電路54輸出的信號68的邏輯和，故在基于2分探查方式的頻率比較結束了的情況或頻率大體一致的情況下為“1”。即，在本實施形態中，在頻率在2分探查的中途大體一致、從頻率比較器7輸入時鐘信號CK之前同時輸入了UP信號和DOWN信號的情況下，由于禁止在升降計數器8中的錯誤計數并停止頻率比較模式，故可進一步削減頻率比較次數，可更高效地進行頻率比較。
(第4實施形態)接著，說明本發明的第4實施形態的雙環路PLL。
圖6是示出本實施形態的雙環路PLL具備的頻率比較器7’的內部結構。關于除了該頻率比較器7’以外的構成部分，由于與第1實施形態的雙環路PLL是同樣的，故省略其說明和圖示。
在上述第1實施形態中，在頻率比較環路中，在使升降計數器8的計數值變化以利用VCO特性控制電路9使電壓控制振蕩器5的V-F特性偏移時，在電壓控制振蕩器5的輸出頻率成為固定的頻率之前輸出過渡的頻率，由分頻電路6對該電壓控制振蕩器5的輸出頻率進行了分頻的內部時鐘CLin(11)也成為過渡的頻率。因而，在頻率比較器7中將這樣的過渡的頻率與外部基準時鐘CLin(10)比較的結構中，頻率比較器7的頻率比較工作變得不穩定。在本實施形態中，在內部時鐘CLin(11)的頻率達到穩定之前的期間內強制地禁止頻率比較。
即，在圖6的頻率比較器7’中，除了圖1中示出的頻率比較器7的結構外，附加了3個AND電路70、71、72和計數器73。上述計數器73根據來自時鐘計數器20、21的復位信號NRO的輸出而被復位，在該復位后，對內部時鐘CLin(11)進行計數，如果成為規定的計數的數，則將最高位比特Cn定為“1”。AND電路72將內部時鐘CLin(11)和用倒相器74對上述計數器73的最高位比特Cn進行了倒相的最高位比特的否定信號作為輸入，對計數器73輸入其輸出。AND電路70將外部基準時鐘CLin(10)和上述計數器73的最高位比特Cn作為輸入，對一方的時鐘計數器20輸入其輸出。AND電路71將內部時鐘CLin(11)和上述計數器73的最高位比特Cn作為輸入，對另一方的時鐘計數器21輸入其輸出。
因而，在本實施形態中，在使電壓控制振蕩器5的V-F特性偏移而電壓控制振蕩器5的輸出頻率為過渡的頻率的期間內、即在用計數器73以規定的時鐘數對內部時鐘CLin(11)進行計數之前，在頻率比較器7’中不進行頻率比較工作，其后，如果輸出頻率變得穩定，則在該時刻處初次分別將外部基準時鐘CLin(10)和內部時鐘CLin(11)分別輸入到時鐘計數器20、21中，開始進行頻率比較工作，因此，可在不受到電壓控制振蕩器5的V-F特性偏移時產生的過渡的內部時鐘CLin(11)的影響的情況下進行頻率比較。
(第5實施形態)其次，說明本發明的第5實施形態的雙環路PLL。
在上述圖1中示出的第1實施形態的雙環路PLL中，在頻率比較模式時將工作模式轉換開關3轉換到F側，通過對環路濾波器4供給基準電壓Vref(15)，供給了規定電壓作為電壓控制振蕩器5的輸入電壓，但用于環路濾波器4成為上述基準電壓Vref(15)的發生電路的負載，故電壓控制振蕩器5的輸入電壓到達規定電壓需要時間，其結果，在電壓控制振蕩器5的輸出變得穩定之前需要時間。在本實施形態中，在圖1的雙環路PLL的電路結構中增加了改良，以解決該缺點。
圖7示出本實施形態的雙環路PLL的結構。在該圖中，與圖1中示出的第1實施形態的不同點有2點，其1是變更了工作模式轉換開關3的配置位置，將其配置在環路濾波器4的后級，其2是設置了基準電壓電路17和開關18。關于頻率比較器7等的其它的構成部分，由于與第1實施形態的雙環路PLL是同樣的，故省略其說明和圖示。
在圖7中，基準電壓電路17發生基準電壓Vref(15)，對工作模式轉換開關3的F側供給基準電壓Vref(15)，同時經上述開關18將其供給環路濾波器4。該開關18在頻率比較模式時為ON(關閉)，在相位比較模式時為OFF(打開)。
在圖7中，在頻率比較模式時，工作模式轉換開關3轉換到F側，在電壓控制振蕩器5的前級配置的環路濾波器4與電壓控制振蕩器5分離，同時直接供給基準電壓電路17的規定值的基準電壓Vref(15)作為電壓控制振蕩器5的輸入電壓。因而，與圖1中示出的雙環路PLL比較，環路濾波器4不成為基準電壓電路17的負載，可減輕基準電壓電路17的負載。于是，在本實施形態中，由于可使電壓控制振蕩器5的輸入電壓迅速地達到基準電壓Vref(15)，故可縮短工作初期的電壓控制振蕩器5的輸出頻率的過渡的變化時間，可減小工作初期的過渡狀態對頻率比較的影響。
此外，在頻率比較模式時，開關18為ON(關閉)，由于與上述電壓控制振蕩器5分離了的環路濾波器4連接到基準電壓電路17上，故被供給與電壓控制振蕩器5的輸入電壓相同的基準電壓Vref(15)，在該頻率比較模式時間內達到基準電壓Vref(15)。
其后，如果轉移到相位比較模式，則開關18為OFF(打開)，環路濾波器4與基準電壓電路17分離，通過朝向工作模式轉換開關3的P側的轉換連接到電壓控制振蕩器5上。因而，在本實施形態中，即使從頻率比較模式轉換為相位比較模式，電壓控制振蕩器5的輸入電壓也不變動，因此，從外部基準時鐘CLin(10)與內部時鐘CLin(11)的頻率大體相等的狀態開始可立即進行相位比較。于是，即使在頻率比較模式時從電壓控制振蕩器5的輸入側分離了環路濾波器4并供給了基準電壓Vref(15)的情況下，也可平穩地轉移到相位比較模式，可有效地縮短頻率比較的時間。
(第6實施形態)接著，說明本發明的第6實施形態的雙環路PLL。
本實施形態是在上述圖1中示出的第1實施形態中在基準電壓Vref(15)起因于基準電壓電路17的制造工藝等的變動離開預定的規定值而變動的情況下防止雙環路PLL鎖定了時的電壓控制振蕩器5的輸入電壓變得過高或過低。
圖8示出本實施形態的雙環路PLL的升降計數器8具備的輸入控制電路30”的內部結構。關于該輸入控制電路30”以外的升降計數器8的內部結構和頻率比較器7等的其它的構成部分，由于與第1實施形態的雙環路PLL是同樣的，故省略其說明和圖示。
圖8中，輸入控制電路30”相對于上述第1實施形態中示出的圖3的輸入控制電路30，再附加了優先順序轉換電路80。
上述優先順序轉換電路80具備NAND電路81、2個OR電路82、83和2個AND電路84、85，同時被輸入DOWN優先信號PDN和UP優先信號PUP。對上述NAND電路81輸入來自頻率比較器7的DOWN信號和UP信號，對一方的OR電路82輸入NAND電路81的輸出和DOWN優先信號PDN，對另一方的OR電路83輸入上述NAND電路81的輸出和UP優先信號PUP。此外，對一方的AND電路84輸入上述OR電路82的輸出和DOWN信號，其輸出成為DOWN’信號。再者，對另一方的AND電路85輸入上述OR電路83的輸出和UP信號，其輸出成為UP’信號。
利用以上的結構，上述優先順序轉換電路80在外部基準時鐘CLin(10)與內部時鐘CLin(11)的頻率相接近、從頻率比較器7同時輸入了DOWN信號和UP信號時，即外部基準時鐘CLin(10)與內部時鐘CLin(11)的兩頻率(基準頻率與輸出頻率)一致時，由于NAND電路81的輸出為Low，故打算使UP信號優先的情況下，通過使UP優先信號PUP為High、使DOWN優先信號PDN為Low，UP’信號為High、DOWN’信號為Low，UP信號被優先。另一方面，在相反地打算使DOWN信號優先的情況下，通過使DOWN優先信號PDN為High、使UP優先信號PUP為Low，DOWN’信號為High、UP’信號為Low，DOWN信號被優先。
在此，監視基準電壓Vref(15)，在基準電壓Vref(15)起因于制造工藝的離散性等以比所希望的電壓高的方式離散時，如果利用優先順序轉換電路80使UP信號為優先，則在頻率比較的結束時，可相對于外部基準時鐘CLin(10)的頻率提高內部時鐘CLin(11)的頻率。因而，在其后的相位比較時，電壓控制振蕩器5的輸入電壓下降以便降低內部時鐘CLin(11)的頻率，最終雙環路PLL的鎖定時的電壓控制振蕩器5的輸入電壓成為比因離散而變高的基準電壓Vref(15)低的電壓，大體成為規定值的基準電壓Vref(15)。相反，在基準電壓Vref(15)以比所希望的電壓低的方式離散時，如果利用優先順序轉換電路80使DOWN信號為優先，則雙環路PLL的鎖定時的電壓控制振蕩器5的輸入電壓成為比因離散而變低的基準電壓Vref(15)高的電壓，大體成為規定值的基準電壓Vref(15)。
因而，在本實施形態中，在基準電壓Vref(15)由于工藝變動等的緣故偏離所希望的電壓的情況下，通過利用優先順序轉換電路80使UP信號優先或DOWN信號優先，也可防止雙環路PLL的鎖定時的電壓控制振蕩器5的輸入電壓的過高或過低，可引導到特性良好的所希望的電壓。
(第7實施形態)其次，說明本發明的第7實施形態的雙環路PLL。
圖9示出本實施形態的雙環路PLL具備的充電泵2的電路結構。此外，圖10示出具備該充電泵2的雙環路PLL的整體結構。
在圖10的雙環路PLL中，在相位比較器1的后級配置的充電泵2基于圖9中示出的結構。該充電泵2具備2個OR電路91、92、決定充電泵2的充電電流的P溝道型晶體管93、決定充電泵2的放電電流的N溝道型晶體管94和2個開關95、96。對上述P溝道型晶體管93和N溝道型晶體管94的各柵電壓進行偏置，使得充電泵2的充放電電流彼此相等。
上述2個OR電路91、92經倒相器90接受來自升降計數器8的頻率一致信號FSTOP(16)，同時一方的OR電路91接受來自相位比較器1的UP信號，另一方的OR電路92接受來自相位比較器1的DOWN信號。再者，開關95被上述OR電路91的輸出所控制來隔斷充電電流，開關95被OR電路92的輸出所控制來隔斷放電電流。
在本實施形態的充電泵2中，在頻率比較模式時，即，頻率一致信號FSTOP(16)為“0”時，開關95和開關96都成為ON(關閉)，在充電泵2的輸出CPout中，將電源電壓的大體2分之1的電壓作為基準電壓Vref輸出，將該基準電壓Vref輸入到環路濾波器4中。
另一方面，在，頻率一致信號FSTOP(16)為“1”而轉換到相位比較模式的情況下，在從相位比較器1輸入了UP信號時，只是開關95成為ON，進行充電工作，在從相位比較器1輸入了DOWN信號時，只是開關96成為ON，進行放電工作。
因而，在本實施形態的雙環路PLL中，由于在充電泵2內具有工作模式轉換開關的功能，故如比較示出本實施形態的圖10與圖1可判明的那樣，可省略工作模式轉換開關3和基準電壓Vref(15)。于是，在本實施形態的雙環路PLL中，可不需要圖1中示出的工作模式轉換開關3和基準電壓Vref(15)用的基準電壓電路，具有縮小電路面積和削減功耗的效果。
此外，在本實施形態中，應用于圖1中示出的雙環路PLL的環路濾波器，但當然也可將本發明應用于示出了現有例的圖13的雙環路PLL的充電泵。
(第8實施形態)其次，說明本發明的第8實施形態的雙環路PLL。
圖11(a)示出本實施形態的雙環路PLL具備的環路濾波器4的內部結構。關于該環路濾波器4以外的構成部分，由于與第1實施形態的雙環路PLL是同樣的，故省略其說明和圖示。
在本實施形態中，說明適合于雙環路PLL從功率下降(即，停止工作以抑制消耗電流的工作模式)快速地返回到通常工作的環路濾波器4的結構。
在圖11(a)中，環路濾波器4由連接到充電泵2的輸出側和電壓控制振蕩器5的輸入側(參照圖1)的端子100、其一端連接到該端子100上的電阻101、其柵端子連接到上述電阻101的另一端上的N溝道型晶體管102和P溝道型晶體管103構成。上述N溝道型晶體管102的源端子、漏端子和體端子連接到地上，上述P溝道型晶體管103的源端子、漏端子和體端子連接到電源Vcc上。
在此，在圖11(b)中示出現有的環路濾波器的結構。在該現有的環路濾波器4pr中，具備連接到充電泵2的輸出側和電壓控制振蕩器5的輸入側(參照圖1)的端子100以及由在該電阻100與地之間配置的電阻101和N溝道型晶體管106構成的串聯電路，利用上述N溝道型晶體管106的MOS電容構成環路濾波器4的電容。
在上述現有的環路濾波器4pr中，在功率下降時，環路濾波器4pr的端子100的電位因N溝道型晶體管106的漏泄電流的影響的緣故隨時間經過而下降。因此，在從功率下降轉移到通常工作時，由于電壓控制振蕩器5的振蕩頻率因環路濾波器4pr的電位下降而下降，故在雙環路PLL鎖定之前需要時間。此外，在以低電源電壓工作的情況下，如圖12(b)中所示，由于在對于MOS電容的偏置電壓的離散度大的電壓范圍內使用，故設計變得困難。
與此不同，在本實施形態的環路濾波器4中，即使有從N溝道型晶體管102流到地的漏泄電流，由于存在從連接到電源Vcc一側的P溝道型晶體管103流到N溝道型晶體管102的漏泄電流而互相抵消，故環路濾波器4的端子100的電位也難以下降。因而，在本實施形態的環路濾波器4中，由于在功率下降時環路濾波器4的端子100的電位與現有的環路濾波器4pr相比，可在長時間內保持于大體相同的電位，故從功率下降轉移到通常工作時，與現有的環路濾波器4pr相比，可在短時間內進行鎖定。
此外，在本實施形態的環路濾波器4中，由于如圖12(a)中所示其電容成為N溝道型晶體管102的MOS電容與P溝道型晶體管103的MOS電容的合成電容，故相對于該圖(b)中示出的現有的環路濾波器4pr的電容離散度，可將對于偏置電壓的合成MOS電容的離散度減少到原來的一半。
此外，在本實施形態中，應用于圖1中示出的雙環路PLL的環路濾波器4，但當然也可將本發明應用于示出了現有例的圖13的雙環路PLL的環路濾波器4或單環路PLL中具備的環路濾波器。
產業上利用的可能性如以上已說明的那樣，按照本發明的雙環路PLL，由于利用2分探查方式進行頻率比較環路中的頻率比較，故可高效地進行頻率比較，可有效地縮短鎖定時間，可縮短必須將頻率提高到最大頻率的情況等的時間。因而，如果應用于雙環路PLL，則是很合適的。
此外，按照本發明，在用2分探查方式進行頻率比較環路中的頻率比較時，由于可根據與該2分探查的進行對應的頻率比較的各階段使頻率比較的精度可變，故可縮短各階段的頻率比較中需要的時間，可進一步縮短鎖定時間。因而，如果應用于雙環路PLL，則是很合適的。
再者，按照本發明，在由2分探查方式進行的頻率比較未結束的階段中輸出頻率與基準頻率一致的情況下，由于強制地禁止升降計數器中的計數值的上升或下降，故可防止錯誤計數，可在該時刻早期地結束頻率比較模式。因而，如果應用于雙環路PLL，則是很合適的。
另外，按照本發明，由于不進行在電壓控制振蕩器以變化的方式控制了輸出頻率時的頻率比較，故可常時地將穩定的輸出頻率與基準頻率比較，可確保良好的頻率比較。因而，如果應用于雙環路PLL，則是很合適的。
此外，按照本發明，由于在頻率比較環路的構成時直接對電壓控制振蕩器供給基準電壓電路的基準電壓，故環路濾波器不成為負載，可減輕基準電壓電路的負載。而且，在該頻率比較環路的構成時，由于也對環路濾波器供給上述基準電壓電路的基準電壓，故可從該頻率比較環路平穩地進行朝向相位比較環路的轉移，可縮短相位比較的時間。因而，如果應用于雙環路PLL，則是很合適的。
再者，按照本發明，即使在對電壓控制振蕩器供給的基準電壓的電壓值因制造工藝的變動等而偏離規定值的情況下，利用進行UP優先或DOWN優先的優先順序轉換電路，也可將PLL鎖定了時的電壓控制振蕩器的輸入電壓調整為所希望的基準電壓。因而，如果應用于雙環路PLL，則是很合適的。
另外，按照本發明，由于用充電泵兼作轉換頻率比較模式與相位比較模式的工作模式轉換開關和基準電壓發生電路，故相應地可使雙環路PLL的結構變得簡單。因而，如果應用于雙環路PLL，則是很合適的。
此外，按照本發明，由于在環路濾波器內除了N型晶體管外還具備P型晶體管，在功率下降時，可用從P型晶體管流入到N型晶體管的漏泄電流來抵消從N型晶體管流出到地的漏泄電流，故可在長時間內將環路濾波器的電位保持于大體相同的電位，可在短時間內進行從功率下降轉移到通常工作后的PLL的鎖定。此外，與現有的環路濾波器相比，可將電壓離散度限制為較小的程度。因而，如果應用于雙環路PLL，則是很合適的。
權利要求
1.一種雙環路PLL，該雙環路PLL具有頻率比較環路和相位比較環路，上述頻率比較環路具有頻率比較器，上述相位比較環路具有相位比較器，其特征在于在上述頻率比較環路中，具備利用2分探查方式進行基準頻率與輸出頻率的頻率比較的結構。
2.如權利要求1中所述的雙環路PLL，其特征在于在上述頻率比較環路中具備上述頻率比較器；接受來自上述頻率比較器的比較結果，使計數值上升或下降的升降計數器；以及接受上述升降計數器的計數值并根據該計數值使輸出頻率變化的電壓控制振蕩器，上述升降計數器具有存儲計數值的寄存器；根據來自上述頻率比較器的比較結果，輸出上次的加減運算值的2分之1的正值或負值的輸入控制電路；以及對上述寄存器的計數值與上述輸入控制電路的輸出進行加法運算的加法運算器。
3.如權利要求2中所述的雙環路PLL，其特征在于上述頻率比較器具備根據上述2分探查進行的頻率比較的各階段使頻率比較的精度可變的精度可變電路。
4.如權利要求2中所述的雙環路PLL，其特征在于上述頻率比較器的結構是在輸出頻率為基準頻率以下時輸出UP信號、在輸出頻率為基準頻率以上時輸出DOWN信號，上述升降計數器具有在從上述頻率比較器同時接受了UP信號和DOWN信號時禁止計數值的上升或下降的錯誤計數防止電路。
5.如權利要求2中所述的雙環路PLL，其特征在于上述頻率比較器具有不將由上述電壓控制振蕩器產生的輸出頻率的變化控制中的過渡的頻率與基準頻率進行比較的結構。
6.如權利要求1中所述的雙環路PLL，其特征在于在上述相位比較環路中具備電壓控制振蕩器；和在上述電壓控制振蕩器的前級配置的環路濾波器，在構成上述頻率比較環路時，將上述環路濾波器與上述電壓控制振蕩器分離，同時分別對上述環路濾波器和上述電壓控制振蕩器供給規定值的基準電壓。
7.如權利要求2中所述的雙環路PLL，其特征在于在構成上述頻率比較環路時對上述電壓控制振蕩器供給規定值的基準電壓，上述升降計數器具有優先順序轉換電路，該優先順序轉換電路接受來自上述頻率比較器的比較結果，并在上述基準頻率與上述輸出頻率一致時，根據對于上述基準電壓的規定值的離散度優先地使計數值上升或下降。
8.如權利要求1中所述的雙環路PLL，其特征在于具備在相位比較器的后級配置的充電泵；通過上述充電泵進行充電和放電的環路濾波器；以及通過上述環路濾波器供給輸入電壓的電壓控制振蕩器，上述充電泵在頻率比較模式時將規定值的基準電壓供給上述環路濾波器，而在相位比較模式時根據來自上述相位比較器的輸出使上述環路濾波器充電或放電。
9.如權利要求1中所述的雙環路PLL，其特征在于在上述相位比較環路中具備在上述相位比較器的后級配置的充電泵；和在上述充電泵的后級配置的環路濾波器，上述環路濾波器具備一端連接到上述充電泵的輸出側的電阻；和柵端子連接到上述電阻的另一端的N型晶體管及P型晶體管，上述N型晶體管的源端子、漏端子和體端子連接到地上，上述P型晶體管的源端子、漏端子和體端子連接到電源上。
全文摘要
一種雙環路PLL，具有頻率比較環路和相位比較環路，在升降計數器(8)中，輸入控制電路(30)在從頻率比較器(7)接受了UP信號的情況下輸出上次的加減運算值的2分之1的正值，在接受了DOWN信號的情況下輸出上次的加減運算值的2分之1的負值。寄存器(33)存儲計數值。加法運算器(31)對上述輸入控制電路(30)的輸出與寄存器(33)的輸出進行加法運算。因而，升降計數器(8)以上次的加減運算值的2分之1的值進行上下計數，由于雙環路PLL能進行2分探查方式的頻率比較，故即使是輸出頻率高的情況，也能高效地進行頻率比較，縮短了鎖定時間。
文檔編號H03L7/08GK1533634SQ03800669
公開日2004年9月29日 申請日期2003年4月17日 優先權日2002年4月19日
發明者曾川和昭, 鈴木良一, 一 申請人:松下電器產業株式會社