專利名稱：具有不同時鐘的多個設備的時鐘同步裝置和方法
技術領域：
本發明涉及采用不同時鐘的時鐘同步設備，并且具體涉及用于同步采用不同的操作時鐘(在下文中稱作‘時鐘’(‘clock’))的兩個裝置的設備與方法。
背景技術：
一般而言，當RAM(例如，SDRAM(同步動態隨機訪問存儲器))與微處理器的存儲控制器的時鐘比率為2∶1時，調節而減慢RAM的時鐘速度，并使其具有與微處理器相同的時鐘速度。這有助于將時鐘比率同步為1∶1，而不管同步設備之間的接口如何。
如果連接的每個設備的時鐘相互不一致，則具有快的時鐘速度的設備的時鐘必須減慢到具有慢的時鐘速度的設備的時鐘的水平而用于連接。因此，用于同步具有不同時鐘的兩個設備之間的時鐘的現有技術方法存在下列問題具有快的時鐘速度的設備的最佳性能降低到具有慢的時鐘速度的設備的性能。
發明內容
本發明的一個示范性實施例提供一種采用不同時鐘的設備的時鐘同步裝置與方法，在連接每個具有不同時鐘速度的設備的情況下，該裝置與方法能夠最大程度地減少具有快的時鐘速度的設備的性能下降。
在本發明的另一個實施例中，提供采用不同時鐘的設備的時鐘同步裝置與方法，該裝置與方法能夠減少具有慢的時鐘速度的設備訪問具有快的時鐘速度的設備的訪問等待時間(latency)，以及能夠有效地使用兩個設備之間的傳送帶寬。
在本發明的另一個實施例中，一種采用不同時鐘的多個設備的時鐘同步裝置與方法包括第一設備，其根據第一時鐘操作并且以第二時鐘的速度產生控制信號；第二設備，其根據控制信號與第二時鐘同步操作，并且具有第一時鐘的一個時鐘周期的操作等待時間；以及時鐘驅動器，其用于通過將第一時鐘增大一定的偶數倍來產生第二時鐘，并且在第二時鐘與第一時鐘之間消除相位延遲。
在本發明的另一個實施例中，還提供采用不同時鐘的多個設備的時鐘同步方法，包括下列步驟編程RAM控制信號的產生間隔，從而對應RAM的操作等待時間，用于在具有微處理器時鐘速度的偶數倍速度的RAM與微處理器之間的連接；根據編程的產生間隔，以RAM時鐘速度產生對應于特定的操作模式的RAM控制信號，并且將該RAM控制信號從微處理器輸出到RAM；以及基于以RAM時鐘速度產生的RAM控制信號而保持編程的產生間隔的微處理器時鐘，根據在微處理器與RAM之間的操作模式執行操作。
在本發明的另一個實施例中，采用不同時鐘的多個設備的時鐘同步裝置，包括第一設備，其根據第一時鐘操作并且以第二時鐘的速度產生控制信號；第二設備，其根據控制信號與第二時鐘同步操作，并且具有第一時鐘的一個時鐘周期的操作等待時間；以及時鐘驅動器，其用于通過將第一時鐘倍頻預定的偶數倍產生第二時鐘，并且在第二時鐘與第一時鐘之間消除相位延遲。
在另一個實施例中，采用不同時鐘的多個設備的時鐘同步方法，包括編程存儲器控制信號的產生間隔，從而對應在微處理器與具有微處理器時鐘速度的預定偶數倍速度的存儲器之間的存儲器連接的操作等待時間；根據編程的產生間隔，以存儲器時鐘速度產生對應于特定的操作模式的存儲器控制信號，并且將該存儲器控制信號從微處理器輸出到存儲器；以及根據編程的產生間隔，基于以存儲器時鐘速度產生的存儲器控制信號的微處理器時鐘，根據在微處理器與存儲器之間的操作模式執行操作。
本發明的另外的優點與特性將在如下的描述中部分地闡述，并且對于本領域的普通技術人員，根據以下的檢查，本發明部分的優點與特性將變得明顯或可通過本發明的實踐領悟。本發明的優點可實現且可得到，所述的本發明的優點在隨附的權利要求中具體地指出。
本發明將參照附圖詳細描述，其中相同的參考數字指的是相同的元件，其中圖1示出了符合本發明的優選實施例的采用不同時鐘的設備的時鐘同步裝置的示范性配置；圖2示出了通過微處理器以RAM時鐘速度產生RAM控制信號的示范性方法；圖3示出了根據RAM的時鐘暫停功能，說明微處理器的讀取操作的示范性的時序圖；圖4示出了根據RAM的時鐘暫停功能，說明微處理器的寫操作的示范性的時序圖；圖5示出了符合本發明的另一個實施例，表示用于微處理器的讀取操作的時鐘同步方法的時序圖；圖6示出了符合本發明的再一個實施例，表示用于微處理器的脈沖寫操作的時鐘同步方法的時序圖；以及圖7是示出了在現有技術連接方法的性能與本發明的一個實施例的連接方法的性能之間的比較結果的表；具體實施方式
圖1示出了符合本發明的優選實施例的采用不同時鐘的設備的時鐘同步裝置的配置。圖1描述了一種具有不同時鐘的設備的時鐘同步裝置，包括微處理器10，其根據50MHz時鐘操作，并且根據50MHz的兩倍產生RAM控制信號；時鐘驅動器30，其用于將50MHz時鐘二倍頻以產生100MHz時鐘，并且補償由于在50MHz時鐘與100MHz時鐘之間的傳播延遲導致的相位差；RAM20，其根據100MHz時鐘操作，并且使用100MHz時鐘的兩個時鐘周期作為操作等待時間。這里，100MHz時鐘的兩個時鐘周期表示100MHz時鐘的兩個單位(tick)。
微處理器10包括存儲控制器(圖1中沒有示出)，其中RAM控制信號產生方法能夠由用戶編程。存儲控制器能夠是UPM(用戶編程機)。RAM20的管腳CKE(時鐘使能)通常以上拉的狀態使用，但是在本發明的一個實施例中，該管腳CKE連接到微處理器10的GPL(公共線)部分。因此，在微處理器10的控制下，RAM20具有保持多于一個操作定時的時鐘周期的時鐘暫停功能。
圖2示出了通過微處理器10的存儲控制器，根據50MHz的兩倍時鐘，RAM時鐘，產生RAM控制信號的方法。微處理器10通過使用系統時鐘(50MHz時鐘)的1/4周期的移位時鐘與系統時鐘，得到50MHz時鐘的兩倍時鐘，并且根據得到50MHz時鐘的兩倍時鐘，產生RAM控制信號(RAM字碼)。即使根據50MHz操作微處理器10，根據由微處理器10的存儲控制器產生的100MHz時鐘，也能夠產生RAM控制信號。
圖3示出了根據RAM的時鐘暫停功能，說明微處理器的讀取操作的示范性的時序圖。本發明的以下實施例表示一個示范性案例，其中微處理器10的時鐘的一個時鐘周期對應于RAM20的時鐘的兩個時鐘周期。如果RAM20只在一個時鐘周期保持數據輸出，則RAM20的第一輸出數據能夠由微處理器10識別。然而，在脈沖讀取的情況下，由微處理器10識別的第二數據將對應于RAM20的第三數據，并且在微處理器10識別第三與第四數據時，由于RAM20已輸出全部的數據，因此微處理器10不能夠識別數據。
此外，在完成數據輸出以后，RAM20要求預充電，鑒于微處理器10要求數據識別，從而微處理器10可能丟失存儲在RAM20中的數據。為了解決這個問題，需使用RAM20的時鐘暫停功能。
當微處理器10將時鐘使能信號(CKE)輸出到RAM20時，根據時鐘使能信號CKE，RAM20的內部信號CKE暫停一個時鐘脈沖，據此，RAM保持數據輸出多于一個時鐘。因此，RAM20能夠在微處理器10的每一個時鐘周期輸出數據，并且微處理器10能夠在微處理器10的每一個時鐘周期讀取輸出的數據。因此，微處理器10能夠讀取從RAM20輸出的全部數據而沒有丟失。
圖4示出了根據RAM的時鐘暫停功能，說明微處理器的寫操作的示范性的時序圖。在微處理器以脈沖寫入到RAM20的情況下，盡管微處理器10在每個時鐘脈沖輸出數據，這些數據也不是在每個時鐘脈沖輸入到RAM20。RAM20的時鐘暫停功能用于解決這個問題。
當微處理器10將時鐘使能信號CKE輸出到RAM20時，根據時鐘使能信號CKE，RAM20的內部CKE信號暫停一個時鐘脈沖，據此，RAM20在一個時鐘周期等待數據輸入，然后在下一個時鐘周期的上升沿從微處理器10接收數據。
因此，即使微處理器10在RAM20的每兩個時鐘周期中輸出數據，RAM20也能夠在每兩個時鐘周期中從微處理器10接收數據。微處理器10實際上將數據輸出到‘不關注’(‘don’t care’)的區域。但是，由于RAM20不關注‘不關注’的區域，因此沒有關系。
現在將描述根據本發明的另一個實施例的采用不同時鐘的設備的時鐘同步方法。首先，由用戶編程對應于RAM20的操作等待時間來編程RAM控制信號的產生間隔。其次，在微處理器與存儲器之間的特定操作模式的情況下，基于微處理器時鐘(50MHz)，微處理器10將對應于特定操作模式的RAM控制信號輸出到RAM20與微處理器10以及在特定操作模式中的RAM20的相互配合(interwork)。這樣，即使RAM20與微處理器10使用它們本身的時鐘，所述的RAM20與微處理器10也能夠基于微處理器時鐘執行特定操作模式。
圖5示出了符合本發明的另一個實施例，表示用于微處理器的讀取操作的時鐘同步方法的時序圖。
首先，用戶編程存儲控制器，從而從微處理器10的存儲控制器中能夠產生需要的RAM控制信號，其中的內容現在將詳細描述。
在RAM20執行數據輸出操作的情況下，如果RAM20具有100MHz時鐘的兩個時鐘周期作為來自時鐘驅動器30的操作等待時間，則RAM20的RCD(RAS到CAS延遲)，CL(CAS等待時間)與RP(預充電時間)分別為兩個時鐘周期，并且相當于微處理器10的一個時鐘周期。
用戶編程RAM控制信號如下。完成編程從而存儲在微處理器10的存儲控制表(UPM表)中的RAM20的RCD對應于微處理器10的一個時鐘周期。用戶編程對應的RAM控制信號，從而RAM20的信號RAS/能夠保持在低輸出狀態，也就是說，信號RAS/僅在微處理器10的1/4時鐘周期處于使能的狀態。
用戶編程對應的RAM控制信號，從而存儲在微處理器10的存儲控制表中的RAM20的CL信號對應微處理器10的一個時鐘周期，并且編程對應的RAM控制信號，從而RAM20的信號CAS/保持在低輸出狀態，也就是說，該信號CAS/能夠僅在微處理器10的1/4時鐘周期使能。
為了啟動時鐘暫停功能以保持用于兩個時鐘周期(微處理器10的一個時鐘周期)的RAM的數據輸出，用戶編程對應的RAM控制信號，從而時鐘使能信號CKE在微處理器10的1/4時鐘周期保持低輸出狀態。
用戶進行編程從而當時鐘使能信號CKE使能時，微處理器10能夠在下一個時鐘脈沖的上升沿從RAM20讀取數據。用戶進行編程從而存在于微處理器10的存儲控制表中的RAM20的RP對應于微處理器10的一個時鐘周期(其中相當于RAM20的兩個時鐘周期)，從而當一個數據從RAM20取出時，RAM20能夠預充電。
現在將描述微處理器10從RAM20中讀取數據而在微處理器10與RAM20之間進行時鐘同步。微處理器10的存儲控制器同時地輸出RAM控制信號以使能信號CS/(用于選擇存儲單元的信號)與信號RAS/(行地址選通信號)。RAM20的信號CS/與信號RAS/同時地被RAM控制信號使能。
這時，信號CS/與信號RAS/的低狀態，也就是說，被使能的信號CS/與信號RAS/，僅保持微處理器10((1)，(2))的1/4時鐘周期。
由于RCD已編程以對應微處理器10的一個時鐘周期，因此當微處理器10的一個時鐘周期從信號RAS/使能的點經過時，存儲控制器輸出RAM控制信號以使能信號CAS/(列地址選通信號)。
RAM20的信號CAS/由輸出的RAM控制信號使能，并且信號CAS/的使能狀態在微處理器10的1/4時鐘周期保持。這時，CL相當于微處理器10的一個時鐘周期。
當信號CAS/使能時，微處理器10輸出RAM控制信號以使能信號CKE，并且RAM20的信號CKE根據RAM控制信號(信號CKE在微處理器10的1/4時鐘周期保持使能的狀態)被使能。
當RAM20的數據(D0)輸出根據使能的信號CKE保持RAM20的兩個時鐘周期時，微處理器10在下一個時鐘周期(微處理器10的下一個時鐘周期)((5)，(6))的上升沿(‘A’點)采樣數據D0。
當數據(D0)輸出時，用于RAM20的預充電的RAM控制信號從微處理器10中輸出，并且這時，RAM20的RP被給予(充電)微處理器10的一個時鐘周期((7)，(8))。當一個讀取周期以這種方式完成時，新的讀取周期開始(9)，其中操作與上面描述的相同。
圖6示出了符合本發明的再一個實施例，表示用于微處理器的脈沖寫操作的時鐘同步方法的時序圖。
如果RAM20具有100MHz的兩個時鐘周期(微處理器10的操作時鐘周期)在數據輸出操作中作為操作等待時間，則RAM20的RCD(RAS到CAS延遲)、CL(CAS等待時間)與RP(預充電時間)分別為RAM20的50MHz的兩個時鐘周期，所述的RAM20的50MHz的兩個時鐘周期對應微處理器10的操作時鐘的一個時鐘周期。
用戶以如下方式編程RAM控制信號。也就是說，用戶編程對應的控制信號，從而存儲在微處理器10的存儲控制表(UPM表)中的RAM20的RCD、CL與RP對應微處理器10的一個時鐘周期。
此外，在編程RCD間隔期間處于使能的信號RAS/被編程以僅在微處理器10的1/4時鐘周期處于使能狀態。在編程CL間隔期間處于使能的信號CAS/與信號CKE被編程以僅在微處理器10的1/4時鐘周期保持使能狀態。
信號CKE由用戶編程，從而該信號CKE在微處理器10的每個時鐘的上升沿使能，直到完成一個周期的脈沖寫入，并且信號CKE的使能狀態僅保持微處理器10的1/4時鐘周期。
現在將描述微處理器10將數據以脈沖寫入到RAM20而時鐘同步在微處理器10與RAM20之間進行。
微處理器10的存儲控制器同時地輸出RAM控制信號以使能信號CS/與信號RAS/。當RAM20的信號CS/與信號RAS/同時地被RAM控制信號使能時，RAM20采樣行地址。這時，信號CS/與信號RAS/的使能狀態僅保持微處理器10((1)，(2))的1/4時鐘周期。
由于RCD已被編程以對應微處理器10的一個時鐘周期，因此當微處理器10的一個時鐘周期從信號RAS/使能的點經過時，存儲控制器同時地輸出個RAM控制信號以使能信號CAS/以及一RAM控制信號以使能信號CKE。
當RAM20的信號CAS/與信號RAS/由同時輸出的RAM控制信號(信號CAS/的使能狀態與信號CKE的使能狀態保持微處理器10的1/4時鐘周期)使能時，RAM20在‘B’點處采樣列地址，并且同時從微處理器10采樣數據(D0)并將該數據(D0)寫入到對應的區域((3)，(4))。
通過使能的信號CKE，RAM20在當前的時鐘周期(‘B’點)執行數據采樣，并且在下一個時鐘周期不執行數據采樣。這樣，RAM20在RAM的兩個時鐘周期讀取數據(微處理器的一個時鐘周期)。微處理器10在微處理器10的每個時鐘周期的上升沿使能RAM20的信號CKE，直到完成一個周期的脈沖寫入。當然，使能的信號CKE的低狀態保持微處理器10的1/4時鐘周期。由于信號CKE在微處理器10的每個時鐘周期被使能以持續一個周期的脈沖寫入，所以根據時鐘暫停功能((5)-(9))，RAM20在微處理器10的每個時鐘周期的上升沿采樣數據(D1-D3)。
當完成一個周期的脈沖寫入時，RAM20預充電(圖6中沒有示出)。這時，CL可以是微處理器10的一個時鐘周期。以這種方式，微處理器10能夠以微處理器10的操作時鐘雙倍的時鐘速度產生RAM控制信號，RAM20的每個讀取與寫入定時可被延遲RAM20的一個時鐘周期，并且RAM20具有與微處理器10的一個時鐘周期相同的操作等待時間。因此，各自具有不同的時鐘的微處理器10與RAM20能夠相互連接而實際上使用它們本身的時鐘。
圖7是示出了在現有技術連接方法的性能與本發明的一個實施例的連接方法的性能之間的比較結果的表。從圖7中應當注意與現有技術的連接方法比較，本發明的連接方法具有從最少25％到最多100％的性能改善。
本發明可用于連接用于設定RAM的模式的模式寄存器組，用于刷新RAM的刷新命令等，并用于在微處理器與RAM之間讀取/寫入數據的連接。
如上所述，本發明的采用不同時鐘的設備的時鐘同步裝置與方法具有下列優點。也就是說，由于采用不同時鐘速度的設備能夠通過實際上使用它們本身的時鐘而相互連接，因此不需要將具有快的時鐘速度的設備的時鐘降低到與對應慢的的時鐘相同，能夠盡可能減少具有快的時鐘速度的設備的性能下降。
此外，由于具有快的時鐘速度的設備能夠通過實際上使用它本身的時鐘連接，因此能夠減少具有慢的時鐘速度的設備訪問具有快的時鐘速度的設備的訪問等待時間，并且能夠有效地使用兩個設備之間的傳送帶寬。
上述的實施例與優點僅僅是示范性的并且不能解釋為本發明的限定。本發明能夠容易地應用于其它類型的設備。本發明的描述是說明性的，并且不限定權利要求的范圍。對于本領域的普通技術人員，許多改變、修改與變化將顯而易見。在權利要求中，裝置加功能條款用于包括此處描述的裝置作為執行引用的功能以及不但包括裝置的等價物而且包括等價的裝置。
權利要求
1.一種具有不同時鐘的多個設備的時鐘同步裝置，包括第一設備，其根據第一時鐘操作并且以第二時鐘的速度產生多個控制信號；第二設備，其根據多個控制信號與第二時鐘進行同步而操作，并且具有第一時鐘的一個時鐘周期的操作等待時間；以及時鐘驅動器，其通過將第一時鐘增大預定的偶數倍來產生第二時鐘，并且在第二時鐘與第一時鐘之間消除相位延遲。
2.如權利要求1所述的裝置，其中所述的預定的偶數倍包括兩倍，并且第一時鐘與第二時鐘的時鐘比率包括1∶2。
3.如權利要求2所述的裝置，其中通過使用第一時鐘與將第一時鐘移位1/4時鐘周期的時鐘，所述的第一設備能夠以第二時鐘的速度產生多個控制信號。
4.如權利要求1所述的裝置，其中根據在多個控制信號當中用于執行時鐘暫停功能的控制信號，所述的第二設備將操作定時延遲一個時鐘周期。
5.如權利要求1所述的裝置，其中所述的第一設備包括微處理器，所述的第二設備包括RAM，以及所述的預定的偶數倍包括兩倍。
6.如權利要求5所述的裝置，其中微處理器包括存儲控制器，其中RAM控制信號產生方法能夠由用戶編程，并且所述的存儲控制器能夠以第二時鐘的速度產生多個控制信號。
7.如權利要求6所述的裝置，其中根據在產生的多個控制信號當中執行時鐘暫停功能的控制信號，所述的RAM將它的操作定時延遲一個時鐘周期。
8.如權利要求7所述的裝置，其中執行時鐘暫停功能的控制信號的使能周期具有第一時鐘的1/4時鐘周期。
9.一種具有不同時鐘的多個設備的時鐘同步方法，包括編程多個RAM控制信號的產生間隔，從而對應RAM的操作等待時間，在微處理器與具有微處理器時鐘速度的預定偶數倍速度的RAM之間連接；根據編程的產生間隔，以RAM時鐘速度產生對應于特定的操作模式的多個RAM控制信號，并且將該多個RAM控制信號從微處理器輸出到RAM；以及基于以根據編程的產生間隔的RAM時鐘速度產生的多個RAM控制信號的微處理器時鐘，根據在微處理器與RAM之間的操作模式執行操作。
10.如權利要求9所述的方法，其中微處理器時鐘與RAM時鐘的比率包括1∶2。
11.如權利要求9所述的方法，其中RAM的操作等待時間等于微處理器時鐘的一個時鐘周期。
12.如權利要求9所述的方法，其中產生的多個RAM控制信號的使能周期等于微處理器時鐘的1/4時鐘周期。
13.如權利要求9所述的方法，其中特定的操作模式包括通過微處理器從RAM讀取數據的模式；通過微處理器將數據寫入到RAM的模式；刷新RAM的模式；以及設定RAM模式的模式。
14.如權利要求9所述的方法，還包括如果特定的操作模式為微處理器的讀取模式，則將RAM的RCD(RAS到CAS延遲)編程為微處理器時鐘的一個時鐘周期；將RAM的CL(CAS等待時間)編程為微處理器時鐘的一個時鐘周期；將執行時鐘暫停功能的RAM控制信號的使能周期編程為微處理器時鐘的1/4時鐘周期；以及將預充電RAM的RP(預充電時間)編程為微處理器時鐘的一個時鐘周期。
15.如權利要求14所述的方法，還包括當執行時鐘暫停功能的RAM控制信號被使能時，在RAM時鐘的兩個時鐘周期期間從RAM輸出數據。
16.如權利要求9所述的方法，如果特定的操作模式為微處理器的脈沖寫入模式，則還包括RAM的RCD被編程為微處理器時鐘的一個時鐘周期的操作；RAM的CL被編程為微處理器時鐘的一個時鐘周期的操作；用于執行時鐘暫停功能的RAM控制信號的使能周期被編程為微處理器的1/4時鐘周期的操作；RAM控制信號被編程為在每個微處理器時鐘被使能直到完成一個周期的脈沖寫入的操作；以及預充電RAM的RP被編程為微處理器的一個時鐘周期的操作；
17.如權利要求16所述的方法，其中當RAM控制信號使能時，RAM的數據輸入操作被延遲RAM時鐘的每一個時鐘周期。
全文摘要
公開一種采用不同時鐘的設備的時鐘同步裝置與方法。在采用第一時鐘操作的第一設備與采用比第一時鐘更快的第二時鐘操作的第二設備之間，第二設備的操作等待時間參照第一時鐘，控制第二設備的控制信號根據操作等待時間以第二時鐘速度產生，并且控制信號的使能間隔具有第一時鐘的1/4時鐘周期。因此，由于第一設備與第二設備能夠相互往復傳送與接收數據同時使用它們本身的時鐘進行操作，所以能夠減少用于第一設備訪問第二設備的訪問等待時間，并且能夠有效地使用兩個設備之間的傳送帶寬。
文檔編號H03K23/00GK1487668SQ0317877
公開日2004年4月7日 申請日期2003年7月18日 優先權日2002年7月19日
發明者金映錫 申請人:Lg電子株式會社