半導(dǎo)體集成電路的制作方法

專利名稱：半導(dǎo)體集成電路的制作方法
背景技術(shù)：
本發(fā)明涉及一種包括時(shí)鐘產(chǎn)生電路的半導(dǎo)體集成電路，特別涉及一種裝上了PLL(Phase Locked Loop)電路的半導(dǎo)體集成電路。
背景技術(shù)：
在微處理器、微控制器等計(jì)算機(jī)系統(tǒng)中，設(shè)了一種起倍增時(shí)鐘產(chǎn)生電路之作用的PLL電路，而在中央處理裝置的一部分實(shí)現(xiàn)將外部頻率倍增的功能，最終實(shí)現(xiàn)高速運(yùn)轉(zhuǎn)。而且，最近的微處理器中，還要求外部總線和半導(dǎo)體集成電路內(nèi)的時(shí)鐘的相位保持很高的精度。
到目前為止，有這樣的方法，即用計(jì)時(shí)器來(lái)計(jì)算插上電源后，PLL電路達(dá)到穩(wěn)定的時(shí)間，到某一個(gè)時(shí)間，停止將時(shí)鐘從PLL電路供向中央處理裝置，當(dāng)計(jì)時(shí)器溢出(overflow)時(shí)，再開(kāi)始提供倍增時(shí)鐘。
希望在PLL電路中的相位比較器中，所輸入的兩個(gè)信號(hào)的相位差與輸出電壓之間保持一種線性關(guān)系。而實(shí)際上，檢測(cè)不出微小的相位差，有時(shí)存在相位差死區(qū)(dead zone)；有時(shí)靈敏度過(guò)高而存在非連續(xù)點(diǎn)。
已經(jīng)知道，相位比較器的輸出入特性受復(fù)位電路的延遲時(shí)間長(zhǎng)短的影響很大。換句話說(shuō)，要想改善相位比較器的輸出入特性，就必須使復(fù)位電路的延遲時(shí)間達(dá)到一個(gè)合適的值。然而，因?yàn)樵诘谝粋€(gè)現(xiàn)有技術(shù)所涉及的相位比較器中，復(fù)位電路由一個(gè)4輸入“與非”電路構(gòu)成，延遲時(shí)間就比合適值短，輸出入特性帶有死區(qū)(參考專利文獻(xiàn)1)。
為使復(fù)位電路的延遲時(shí)間為一合適值已進(jìn)行了各種各樣的改良。第二個(gè)現(xiàn)有技術(shù)是這樣的，通過(guò)使構(gòu)成4輸入“與非”電路的晶體管的溝道寬度變窄，而延遲復(fù)位信號(hào)的輸出(參考專利文獻(xiàn)2)。第三個(gè)現(xiàn)有技術(shù)是這樣的，使用了多個(gè)電容器來(lái)作延遲復(fù)位信號(hào)的輸出的部件(參考專利文獻(xiàn)3)。
專利文獻(xiàn)1美國(guó)專利第3610954號(hào)說(shuō)明書(shū)專利文獻(xiàn)2特開(kāi)昭63-119318號(hào)公報(bào)專利文獻(xiàn)1美國(guó)專利第4378509號(hào)說(shuō)明書(shū)如上所述，在第一個(gè)現(xiàn)有技術(shù)所涉及的相位比較器中，因?yàn)閺?fù)位電路由一個(gè)4輸入“與非”電路構(gòu)成，所以延遲時(shí)間比合適值短，輸出入特性上有了死區(qū)。在第二個(gè)現(xiàn)有技術(shù)的情況下，由于晶體管的柵極寬度已在μm以下，所以由于溝道寬等引起的產(chǎn)品合格率的下降是不可避免的。在第三個(gè)現(xiàn)有技術(shù)的情況下，電容器會(huì)導(dǎo)致芯片面積增大。
還有，電荷泵回路也有使輸出入特性惡化的一面。當(dāng)使用電流型電荷泵回路的情況下，有時(shí)盡管兩個(gè)信號(hào)之間沒(méi)有相位差，相位比較器的輸出電壓卻發(fā)生了變化。這就是說(shuō)，盡管輸入同相位的時(shí)鐘，卻會(huì)錯(cuò)誤地檢測(cè)出相位差，以致實(shí)現(xiàn)不了高精度的PLL電路。
還有，雖然設(shè)計(jì)時(shí)鐘驅(qū)動(dòng)器時(shí)，讓它能將失真(skew)為0的同步時(shí)鐘供給各個(gè)功能塊，但在各個(gè)芯片之間卻會(huì)由于溫度、制造工藝等偏差而產(chǎn)生失真偏差。
還有這樣的設(shè)計(jì)，在各個(gè)功能塊內(nèi)，在動(dòng)態(tài)回路、存儲(chǔ)器等使用時(shí)鐘同步的兩相時(shí)鐘的電路中，為不產(chǎn)生競(jìng)爭(zhēng)(racing)而事先加一延遲以便穩(wěn)定地工作。但是兩相時(shí)鐘的容限會(huì)由于制造工藝的偏差等而減少，而導(dǎo)致誤操作。
還有，當(dāng)為實(shí)現(xiàn)低功耗化在一系列操作中處理不再需要的時(shí)候，有具有使其后的操作停下來(lái)的功能的功能塊，但操作卻由于工作頻率、制造工藝偏差等而不完全停止，結(jié)果產(chǎn)生誤操作。
而且，為解決這些問(wèn)題設(shè)置調(diào)整電路，調(diào)整電路的操作要等到PLL電路穩(wěn)定以后才開(kāi)始工作的話，將是對(duì)時(shí)間的浪費(fèi)。

發(fā)明內(nèi)容
本發(fā)明的目的，在于有效地利用時(shí)鐘產(chǎn)生電路提供系統(tǒng)時(shí)鐘信號(hào)之前的那一段時(shí)間，特別是等PLL電路達(dá)到穩(wěn)定的那一段時(shí)間。
為達(dá)到上述目的，本發(fā)明是這樣的，在包括從基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生系統(tǒng)時(shí)鐘信號(hào)的時(shí)鐘產(chǎn)生電路的半導(dǎo)體集成電路中，在由時(shí)鐘產(chǎn)生電路供給系統(tǒng)時(shí)鐘信號(hào)之前，使用基準(zhǔn)時(shí)鐘信號(hào)調(diào)整該半導(dǎo)體集成電路內(nèi)的特定電路部分。特別是在裝有PLL電路的半導(dǎo)體集成電路中，在該P(yáng)LL電路穩(wěn)定振蕩之前，使用基準(zhǔn)時(shí)鐘信號(hào)調(diào)整特定電路部分。
具體而言，在將PLL電路的反饋環(huán)路切斷的狀態(tài)下，將基準(zhǔn)時(shí)鐘信號(hào)供向相位比較器的參考時(shí)鐘輸入部及反饋時(shí)鐘輸入部這兩個(gè)部，調(diào)整該相位比較器內(nèi)的復(fù)位信號(hào)的延遲，以便減小相位比較器的相位差檢測(cè)死區(qū)。
在用以將基準(zhǔn)電壓供向PLL電路內(nèi)的電流型電荷泵電路的帶隙基準(zhǔn)電路的情況下，在將PLL電路的反饋環(huán)路切斷的狀態(tài)下，將基準(zhǔn)時(shí)鐘信號(hào)供向該P(yáng)LL電路內(nèi)的相位比較器的參考時(shí)鐘輸入部及反饋時(shí)鐘輸入部中之一，調(diào)整該帶隙基準(zhǔn)電路的相位補(bǔ)償量，以使帶隙基準(zhǔn)電路不發(fā)生振蕩。
在PLL電路內(nèi)的電流型電荷泵電路的情況下，在將PLL電路的反饋環(huán)路切斷的狀態(tài)下，將基準(zhǔn)時(shí)鐘信號(hào)供向該P(yáng)LL電路內(nèi)的相位比較器的參考時(shí)鐘輸入部及反饋時(shí)鐘輸入部中之一，調(diào)整電流型電荷泵電路的電流驅(qū)動(dòng)能力。
在用以將系統(tǒng)時(shí)鐘信號(hào)分配給多個(gè)功能塊的時(shí)鐘分配電路的情況下，調(diào)整該時(shí)鐘分配電路內(nèi)的多個(gè)時(shí)鐘驅(qū)動(dòng)器間的失真(skew)以減少該時(shí)鐘分配電路的輸出時(shí)鐘失真。
在包括字線和傳感放大器的存儲(chǔ)電路、串接的2段以上的動(dòng)態(tài)電路那樣的與系統(tǒng)時(shí)鐘信號(hào)同步工作的數(shù)據(jù)保持電路的情況下，在該數(shù)據(jù)保持電路的內(nèi)部工作中調(diào)整競(jìng)爭(zhēng)。
在高速緩沖電路那樣的具有降低功耗之作用的功能電路的情況下，當(dāng)根據(jù)基準(zhǔn)時(shí)鐘信號(hào)和PLL電路的反饋時(shí)鐘信號(hào)檢測(cè)到已進(jìn)入該P(yáng)LL電路的頻率引入完了后的相位微調(diào)整期間的時(shí)候，便根據(jù)PLL電路的振蕩時(shí)鐘信號(hào)的頻率進(jìn)行調(diào)整而讓功能電路內(nèi)的一個(gè)部分停止工作。


圖1為本發(fā)明的第1個(gè)實(shí)施例所涉及的半導(dǎo)體集成電路的方框圖。
圖2為表示圖1中的相位比較器的結(jié)構(gòu)的電路圖。
圖3為表示圖1中的復(fù)位控制電壓電路的結(jié)構(gòu)的電路圖。
圖4為一用以說(shuō)明圖1中的半導(dǎo)體集成電路的工作情況的時(shí)序圖。
圖5為本發(fā)明的第2個(gè)實(shí)施例所涉及的半導(dǎo)體集成電路的方框圖。
圖6為表示圖5中的PLL電路的結(jié)構(gòu)的電路圖。
圖7為表示圖5中的基準(zhǔn)電壓電路的結(jié)構(gòu)的電路圖。
圖8為表示圖5中的開(kāi)關(guān)電路的結(jié)構(gòu)的電路圖。
圖9為一用以說(shuō)明圖5中的半導(dǎo)體集成電路的工作情況的時(shí)序圖。
圖10為本發(fā)明的第3個(gè)實(shí)施例所涉及的半導(dǎo)體集成電路的方框圖。
圖11為表示圖10中的開(kāi)關(guān)電路的結(jié)構(gòu)的電路圖。
圖12為表示圖10中的另一開(kāi)關(guān)電路的結(jié)構(gòu)的電路圖。
圖13為一用以說(shuō)明圖10中的半導(dǎo)體集成電路的工作情況的時(shí)序圖。
圖14為本發(fā)明的第4個(gè)實(shí)施例所涉及的半導(dǎo)體集成電路的方框圖。
圖15為表示圖14中的相位比較器的結(jié)構(gòu)的電路圖。
圖16為表示圖14中的開(kāi)關(guān)電路的結(jié)構(gòu)的電路圖。
圖17為表示圖14中的寄存控制電路的結(jié)構(gòu)的方框圖。
圖18為圖17中的脈動(dòng)檢測(cè)完了電路的結(jié)構(gòu)的電路圖。
圖19為一用以說(shuō)明圖14中的半導(dǎo)體集成電路的工作情況的時(shí)序圖。
圖20為本發(fā)明的第5個(gè)實(shí)施例所涉及的半導(dǎo)體集成電路的方框圖。
圖21為表示圖20中的存儲(chǔ)器訪問(wèn)電路的結(jié)構(gòu)的方框圖。
圖22為表示圖21中的假行解碼器(dummy row decoder)的結(jié)構(gòu)的電路圖。
圖23為表示圖21中的正常行解碼器(normal row decoder)的結(jié)構(gòu)的電路圖。
圖24為表示圖21中的假存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖25為表示圖21中的正常存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖26為表示圖20中的感測(cè)放大器陣列的單位結(jié)構(gòu)的電路圖。
圖27為表示圖20中的比較器的結(jié)構(gòu)的電路圖。
圖28為表示圖20中的增量/減量寄存器的結(jié)構(gòu)的方框圖。
圖29為一用以說(shuō)明圖20中的半導(dǎo)體集成電路的工作情況的時(shí)序圖。
圖30為本發(fā)明的第6個(gè)實(shí)施例所涉及的半導(dǎo)體集成電路的方框圖。
圖31為一用以說(shuō)明圖30中的半導(dǎo)體集成電路的工作情況的時(shí)序圖。
圖32為本發(fā)明的第7個(gè)實(shí)施例所涉及的半導(dǎo)體集成電路的方框33為圖32中的相位微調(diào)整時(shí)間段檢測(cè)電路的結(jié)構(gòu)的電路圖。
圖34為表示圖32中的開(kāi)關(guān)電路的結(jié)構(gòu)的電路圖。
圖35為一用以說(shuō)明圖32中的半導(dǎo)體集成電路的工作情況的時(shí)序圖。
具體實(shí)施例方式
下面，參考附圖，對(duì)本發(fā)明所涉及的半導(dǎo)體集成電路的實(shí)施例進(jìn)行詳細(xì)的說(shuō)明。
(第1個(gè)實(shí)施例)圖1為本發(fā)明所涉及的半導(dǎo)體集成電路的一個(gè)例子，為顯示內(nèi)藏PLL電路的半導(dǎo)體集成電路的結(jié)構(gòu)的方框圖。在圖1中，50為PLL電路，它由相位比較器51、環(huán)路過(guò)濾器(loop filter)52、壓控振蕩器53及可編程分頻器54構(gòu)成。相位比較器51帶Fp和Fr這兩個(gè)輸入端口，為一比較輸入到這兩個(gè)端口的信號(hào)的相位的電路?；鶞?zhǔn)時(shí)鐘100輸入到Fp中。相位比較器51的輸出51a接在環(huán)路過(guò)濾器52上，環(huán)路過(guò)濾器52的輸出52a接在壓控振蕩器53，由壓控振蕩器53將它的輸入電壓變換為頻率。從壓控振蕩器53輸出的時(shí)鐘信號(hào)接在可編程分頻器54上。開(kāi)關(guān)電路55由反饋控制信號(hào)3控制，當(dāng)反饋控制信號(hào)3為“H”的時(shí)候，相位比較器51的Fr就接到可編程分頻器54上；而當(dāng)反饋控制信號(hào)3為“L”的時(shí)候，相位比較器51的Fr就接到基準(zhǔn)時(shí)鐘信號(hào)Fp。在這一開(kāi)關(guān)電路55的例子中，6、7為N型MOS(Metal Oxide Silicon)晶體管，5、8為P型MOS晶體管。5和6、7和8構(gòu)成傳輸門(mén)，4為反相器。環(huán)路過(guò)濾器52的輸出52a輸入到復(fù)位控制電壓產(chǎn)生電路1中，復(fù)位電路電壓產(chǎn)生電路1讓可使PLL電路50工作的PLL接通(ON)信號(hào)56為復(fù)位信號(hào)，利用基準(zhǔn)時(shí)鐘100進(jìn)行同步操作，檢測(cè)環(huán)路過(guò)濾器輸出52a的脈動(dòng)，當(dāng)有脈動(dòng)的時(shí)候，就產(chǎn)生比起始電壓還低的電壓，并將它作為復(fù)位控制電壓2輸出，輸入到相位比較器51中；而當(dāng)檢測(cè)不出脈動(dòng)的時(shí)候，則產(chǎn)生比起始電壓還高的電壓作復(fù)位控制電壓2。
圖2為PLL電路50中的相位比較器51的一個(gè)例子。30為數(shù)字相位比較器，40為電荷泵電路。數(shù)字相位比較器30，由復(fù)位電路31、第一觸發(fā)器32、第二觸發(fā)器33、第一3輸入“與非”電路34、第二3輸入“與非”電路35、第一反相器36、第一2輸入“與非”電路37、第二反相器38及第二2輸入“與非”電路39構(gòu)成?；鶞?zhǔn)時(shí)鐘信號(hào)Fp通過(guò)第一反相器36輸入到第一“與非”電路37中，同時(shí)，參考時(shí)鐘信號(hào)Fr通過(guò)第二反相器38輸入到第二“與非”電路39中。第一“與非”電路37的輸出信號(hào)被輸入到第一觸發(fā)器32及第一3輸入“與非”電路34中；第二“與非”電路39的輸出信號(hào)被輸入到第二觸發(fā)器33及第二3輸入“與非”電路35中。第一觸發(fā)器32的輸出信號(hào)被輸入到第一3輸入“與非”電路34中，第二觸發(fā)器33的輸出信號(hào)被輸入到第二3輸入“與非”電路35中。復(fù)位電路31，由以第一觸發(fā)器32及第二觸發(fā)器33的輸出信號(hào)、第一“與非”電路37及第二“與非”電路39的輸出信號(hào)為輸入的4輸入“與非”電路31a構(gòu)成，那一輸出信號(hào)被接到傳輸門(mén)31b的源極上，漏極被作為復(fù)位信號(hào)輸入到第一觸發(fā)器32及第二觸發(fā)器33，同時(shí)還被輸入到第一3輸入“與非”電路34及第二3輸入“與非”電路35。傳輸門(mén)31b的N型MOS晶體管的柵極被接到圖1的復(fù)位控制電壓2，傳輸門(mén)31b的P型MOS晶體管的柵極接地。當(dāng)復(fù)位控制電壓2的電位變高時(shí)，傳輸門(mén)31b的輸出變化得更早；當(dāng)復(fù)位控制電壓2的電位變低時(shí)，傳輸門(mén)31b的輸出變化得更晚。
從第一3輸入“與非”電路34輸出通常為“H”，在基準(zhǔn)時(shí)鐘信號(hào)Fp的相位在參考時(shí)鐘信號(hào)Fr之前的那一時(shí)間段成為“L”的第一相位差檢測(cè)信號(hào)Pu；從第二3輸入“與非”電路35輸出通常為“H”，在基準(zhǔn)時(shí)鐘信號(hào)Fp的相位在參考時(shí)鐘信號(hào)Fr之后的那一時(shí)間段成為“L”的第二相位差檢測(cè)信號(hào)Pd。電荷泵電路40，由P型MOS晶體管41、N型MOS晶體管42及反相器43構(gòu)成。P型MOS晶體管41的源極接在電源上，漏極接在N型MOS晶體管42的漏極上，N型MOS晶體管42的源極接地。P型MOS晶體管41的柵極被輸入了自第一3輸入“與非”電路34輸出的第一相位差檢測(cè)信號(hào)Pu，同時(shí)，從第二3輸入“與非”電路35輸出的第二相位差檢測(cè)信號(hào)Pd經(jīng)過(guò)反相器43反轉(zhuǎn)后被輸入到N型MOS晶體管42的柵極。P型MOS晶體管41的漏極(N型MOS晶體管42的漏極)接在輸出端子51a上。
因?yàn)楫?dāng)?shù)谝幌辔徊顧z測(cè)信號(hào)Pu為“L”時(shí)，P型MOS晶體管41成為導(dǎo)通狀態(tài)，故P型MOS晶體管41的漏極的電位(輸出51a的電位)上升。因?yàn)楫?dāng)?shù)诙辔徊顧z測(cè)信號(hào)Pd為“L”時(shí)，反相器43的輸出信號(hào)成為“H”，N型MOS晶體管42成為導(dǎo)通狀態(tài)，故N型MOS晶體管42的漏極的電位(輸出51a的電位)下降。換句話說(shuō)，當(dāng)基準(zhǔn)時(shí)鐘信號(hào)Fp的相位在參考時(shí)鐘信號(hào)Fr之前的時(shí)候，輸出51a的電位上升；當(dāng)基準(zhǔn)時(shí)鐘信號(hào)Fp的相位在參考時(shí)鐘信號(hào)Fr之后的時(shí)候，輸出51a的電位下降。
復(fù)位控制電壓產(chǎn)生電路1的一個(gè)例子示于圖3。復(fù)位控制電壓產(chǎn)生電路1，包括檢測(cè)環(huán)路過(guò)濾器輸出52a的脈動(dòng)的脈動(dòng)檢測(cè)電路210；當(dāng)由脈動(dòng)檢測(cè)電路210檢測(cè)出脈動(dòng)的時(shí)候，就增量(加1)的增量計(jì)數(shù)器230；當(dāng)脈動(dòng)檢測(cè)電路210檢測(cè)不出脈動(dòng)的時(shí)候，就增量(加1)的增量計(jì)數(shù)器240；在基準(zhǔn)時(shí)鐘100的3個(gè)時(shí)鐘周期內(nèi)，檢測(cè)不到脈動(dòng)的狀態(tài)為第一個(gè)周期及第三個(gè)周期，檢測(cè)出了脈動(dòng)的狀態(tài)僅為第二個(gè)周期的時(shí)候，便使反饋控制信號(hào)3為“H”，且使脈動(dòng)檢測(cè)電路210、增量計(jì)數(shù)器230，240的時(shí)鐘斷開(kāi)(off)的脈動(dòng)消除完了電路220；當(dāng)增量計(jì)數(shù)器230被增量，就使復(fù)位控制電壓2下降，而當(dāng)增量計(jì)數(shù)器240被增量，就使復(fù)位控制電壓2上升的復(fù)位控制電壓輸出電路250。
脈動(dòng)檢測(cè)電路210，包括P型MOS晶體管211、212、213，N型MOS晶體管214，在時(shí)鐘218為“L”的那一時(shí)間段內(nèi)保持?jǐn)?shù)據(jù)的鎖存電路219。脈動(dòng)檢測(cè)電路210在由脈動(dòng)消除完了電路220產(chǎn)生的時(shí)鐘229下作為動(dòng)態(tài)電路而工作。電壓216的電位由P型MOS晶體管211、212產(chǎn)生在所希望的電壓值上。若由環(huán)路過(guò)濾器52產(chǎn)生比電壓216的電位高出N型MOS晶體管214的閾值的電壓，脈動(dòng)檢測(cè)電路210的輸出信號(hào)215就從“H”變到“L”；當(dāng)檢測(cè)不出脈動(dòng)的時(shí)候，輸出信號(hào)215就還是原來(lái)的“H”。
增量計(jì)數(shù)器230、240，包括“異”電路(exlusive or電路當(dāng)輸入不一致時(shí)，輸出成為“H”的電路)232、236、242、245，由“與”電路233、237、241、244構(gòu)成的半加法器(HA)，帶復(fù)位的觸發(fā)器234、235、243、246。圖3中的259，表示由低位(low-order)HA232、233和帶復(fù)位的觸發(fā)器234構(gòu)成的1位增量寄存器，通過(guò)反相器231接收脈動(dòng)檢測(cè)電路210的輸出215。由脈動(dòng)消除完了電路220產(chǎn)生的時(shí)鐘218被輸入到觸發(fā)器234、235、243、246的時(shí)鐘，復(fù)位被輸入了PLLON信號(hào)56。
脈動(dòng)消除完了電路220，由帶復(fù)位的觸發(fā)器221、222，“異”電路223、227，3輸入“與”電路224，“與”電路225，緩沖器228構(gòu)成，輸入到觸發(fā)器221的數(shù)據(jù)為脈動(dòng)檢測(cè)電路210的輸出信號(hào)215；輸入到觸發(fā)器222的數(shù)據(jù)為221的Q輸出。觸發(fā)器221、222的輸出被輸入到“異”電路223中，觸發(fā)器221的輸出和脈動(dòng)檢測(cè)電路210的輸出信號(hào)215被輸入到“異”電路227中。“異”電路223、227的輸出和脈動(dòng)檢測(cè)電路210的輸出信號(hào)215被輸入到3輸入“與”電路224中，3輸入“與”電路224的輸出被輸入到反相器226且接在反饋控制信號(hào)3上。反相器226的輸出和基準(zhǔn)時(shí)鐘100被輸入到“與”電路225中，“與”電路225的輸出被用做時(shí)鐘229且接在緩沖器228上。緩沖器228的輸出被用做時(shí)鐘218。觸發(fā)器221、222的時(shí)鐘使用時(shí)鐘218，復(fù)位使用PLLON信號(hào)56。
復(fù)位控制電壓輸出電路250，是由P型MOS晶體管256、255、254并列連接，N型MOS晶體管251、252、253并列連接起來(lái)而構(gòu)成的。P型MOS晶體管256、255、254及N型MOS晶體管251、252、253的柵長(zhǎng)為4倍、2倍、1倍。256的柵極接在觸發(fā)器234的輸出238上；255的柵極接在觸發(fā)器235的輸出239上；251的柵極接在由反相器247將觸發(fā)器243的輸出反轉(zhuǎn)后而得到的輸出信號(hào)249上；252的柵極接在由反相器248將觸發(fā)器246的輸出反轉(zhuǎn)后而得到的輸出信號(hào)257上。
圖4為圖1、圖2及圖3中的各個(gè)信號(hào)的時(shí)序圖。圖4中，橫軸為時(shí)間，縱軸分別為反饋控制信號(hào)3、相位比較器51的兩個(gè)輸入端口Fp、Fr、環(huán)路過(guò)濾器52的輸出52a、脈動(dòng)檢測(cè)電路輸出215、時(shí)鐘(clockb)218、用二進(jìn)位制表示的2位寄存器內(nèi)狀態(tài)221，222、構(gòu)成增量計(jì)數(shù)器230的觸發(fā)器234，235的內(nèi)部狀態(tài)、構(gòu)成增量計(jì)數(shù)器240的觸發(fā)器243，246的內(nèi)部狀態(tài)以及復(fù)位控制電壓2。
參考圖4，說(shuō)明構(gòu)成第1個(gè)實(shí)施例的圖1、圖2及圖3的工作情況。插上電源之前，PLL電路50的PLLON信號(hào)56為“L”，復(fù)位控制電壓產(chǎn)生電路1內(nèi)的觸發(fā)器221，222，234，235，243，246內(nèi)的值為“L”。插上電源后，PLLON信號(hào)56成為“H”，一開(kāi)始，反饋控制信號(hào)3為“L”時(shí)，反饋回路被切斷，相位比較器51的Fr被輸入了與Fp同相位、同周期的基準(zhǔn)時(shí)鐘100。本來(lái)，理想情況是，當(dāng)同一個(gè)相位的時(shí)鐘被輸入到相位比較器51時(shí)，環(huán)路過(guò)濾器輸出52a不產(chǎn)生脈動(dòng)。然而，在該例中，則是考慮相位比較器51的復(fù)位延遲時(shí)間由于制造工藝偏差等而比所希望的時(shí)間早的情況。在基準(zhǔn)時(shí)鐘100的第一個(gè)周期，環(huán)路過(guò)濾器輸出52a產(chǎn)生脈動(dòng)。于是，脈動(dòng)檢測(cè)電路210的輸出信號(hào)215就成為“L”，增量計(jì)數(shù)器230的低位HA被輸入“H”，觸發(fā)器234、235的內(nèi)部狀態(tài)成為01。這樣以來(lái)，復(fù)位控制電壓輸出電路250的P型MOS晶體管256的柵極成為“H”，P型MOS晶體管256被切斷。因?yàn)镻型MOS晶體管256，255，254并列連接著，所以通態(tài)電阻變大，而使復(fù)位控制電壓2的電位下降。它被傳到圖2中的傳輸門(mén)31b的柵極，而使延遲增加。結(jié)果是，在基準(zhǔn)時(shí)鐘100的第二個(gè)周期，數(shù)字相位比較器30的復(fù)位輸出的延遲增大，在第二個(gè)周期，環(huán)路過(guò)濾器52的輸出又產(chǎn)生脈動(dòng)，復(fù)位控制電壓輸出電路250使復(fù)位控制電壓2的電位進(jìn)一步下降。數(shù)字相位比較器30的復(fù)位輸出的延遲進(jìn)一步增大。在第三個(gè)周期，環(huán)路過(guò)濾器52的輸出的脈動(dòng)沒(méi)有了。在沒(méi)有了脈動(dòng)的那一時(shí)刻，復(fù)位控制電壓產(chǎn)生電路1中的增量計(jì)數(shù)器240被輸入了“H”，復(fù)位控制電壓產(chǎn)生電路1使復(fù)位控制電壓2上升。在第四個(gè)周期，數(shù)字相位比較器30的復(fù)位輸出的延遲比第三個(gè)周期小，而再次產(chǎn)生脈動(dòng)。數(shù)字相位比較器30的復(fù)位輸出的延遲變大。在第五個(gè)周期，環(huán)路過(guò)濾器52的輸出沒(méi)有脈動(dòng)了。在沒(méi)有了脈動(dòng)的那一時(shí)刻，復(fù)位控制電壓產(chǎn)生電路1中的脈動(dòng)消除完了電路220的“與”電路224的輸出即反饋控制信號(hào)3成為“H”。內(nèi)部時(shí)鐘229停止，保持復(fù)位控制電壓2的電位。在第六個(gè)周期，PLL電路50通過(guò)開(kāi)關(guān)電路55被接到反饋環(huán)路上，達(dá)到正常的PLL穩(wěn)定振蕩狀態(tài)。這樣以來(lái)，數(shù)字相位比較器30相對(duì)裝置的起始偏差(device initial variations)、溫度變動(dòng)，實(shí)現(xiàn)了高精度的相位比較。
需提一下，在圖2中，有可能由于3輸入“與非”電路34，35的切換電壓的偏差而導(dǎo)致Pu，Pd同時(shí)輸出，但若在傳輸門(mén)31b及3輸入“與非”電路34，35之間加入緩沖器而讓輸出波形急劇地變化，就能將它緩和一些。最理想的是，通過(guò)調(diào)整晶體管尺寸、追加緩沖器等辦法，來(lái)使3輸入“與非”電路34與P型MOS晶體管41間的延遲時(shí)間、3輸入“與非”電路35與P型MOS晶體管42間的延遲時(shí)間一樣大。在圖2中的傳輸門(mén)31b中，不僅可控制N型MOS晶體管的柵極電壓，還可控制P型MOS晶體管的柵極電壓。
圖2中所示的數(shù)字相位比較器30只是一個(gè)例子而已，只要是由具有復(fù)位功能的順序邏輯構(gòu)成的相位比較器，什么類型都可以用同樣的手法使復(fù)位延遲成為可變的。
(第2個(gè)實(shí)施例)圖5為本發(fā)明所涉及的半導(dǎo)體集成電路的一例。圖5中的半導(dǎo)體集成電路中，有PLL電路50、基準(zhǔn)電壓電路600。將PLL電路50的電荷泵電路的輸出接在脈動(dòng)檢測(cè)電路900上，若檢測(cè)到脈動(dòng)，脈動(dòng)檢測(cè)電路900的輸出就接到增量的2位增量計(jì)數(shù)器910上，該增量計(jì)數(shù)器910的輸出總線接在當(dāng)控制輸入e為“H”時(shí)，En626上接著電容920、921，而當(dāng)為“L”時(shí)，En626上便不接電容920、921的開(kāi)關(guān)電路930的控制信號(hào)上。這些電容920和921的電容值被設(shè)為基準(zhǔn)電壓電路600內(nèi)的電容630的值C的1/4，1/2。脈動(dòng)檢測(cè)電路900為第1個(gè)實(shí)施例中所述的電路210，增量計(jì)數(shù)器910也一樣。
圖6為本發(fā)明所涉及的PLL電路500的一例。圖6中，500為PLL電路，它由相位比較器51、環(huán)路過(guò)濾器52、壓控振蕩器53及可編程分頻器54構(gòu)成。相位比較器51的輸出接在環(huán)路過(guò)濾器52上，環(huán)路過(guò)濾器52的輸出52a接在壓控振蕩器53上，由壓控振蕩器53將那一輸入電壓變換為頻率。從壓控振蕩器53輸出的時(shí)鐘信號(hào)接在可編程分頻器54上。開(kāi)關(guān)電路55由反饋控制信號(hào)3控制，當(dāng)反饋控制信號(hào)3為“H”的時(shí)候，相位比較器51的Fr就接到可編程分頻器54上；而當(dāng)反饋控制信號(hào)3為“L”的時(shí)候，相位比較器51的Fr就接到切換電路510上。切換電路510利用輸入切換控制信號(hào)540進(jìn)行切換，僅在輸入切換控制信號(hào)540為“H”的時(shí)候，將基準(zhǔn)時(shí)鐘100輸入到相位比較器51的Fr，而當(dāng)它為“L”的時(shí)候，則將相位比較器51的Fr接地。在該切換電路510中，515、518為N型MOS晶體管，516、517為P型MOS晶體管。515和516、517和518構(gòu)成傳輸門(mén)，514為反相器。另一方面，相位比較器51的基準(zhǔn)時(shí)鐘Fp接在切換電路501上。切換電路501利用輸入切換控制信號(hào)540進(jìn)行切換，僅在輸入切換控制信號(hào)540為“L”的時(shí)候，將基準(zhǔn)時(shí)鐘100輸入到相位比較器51的Fp，而當(dāng)它為“H”的時(shí)候，則將相位比較器51的FD接地。在該切換電路501中，505、508為N型MOS晶體管，506、507為P型MOS晶體管。505和506、507和508構(gòu)成傳輸門(mén)，504為反相器。還有，在圖6中，將相位比較器51分成數(shù)字相位比較器30和電流型電荷泵電路520。電流型電荷泵電路520，由P型MOS晶體管521、523，N型MOS晶體管524、522及反相器525構(gòu)成。P型MOS晶體管521的源極接在電源上，柵極接在基準(zhǔn)電壓電路600的輸出端子Ep651上，漏極接在P型MOS晶體管523的源極上。P型MOS晶體管523的柵極接在數(shù)字相位比較器30的Pu上。N型MOS晶體管522的源極接地，柵極接在基準(zhǔn)電壓電路600的輸出端子En626上，漏極接在N型MOS晶體管524的源極上。N型MOS晶體管524的柵極通過(guò)反相器525接在數(shù)字相位比較器30的Pd上。P型MOS晶體管523和N型MOS晶體管524的漏極與漏極相連，接在電荷泵電路輸出(電流監(jiān)視器)526、環(huán)路過(guò)濾器52上。電流型電荷泵電路520，通過(guò)從基準(zhǔn)電壓電路600得到所希望的電壓給En626、Ep651而具有這樣的功能，即當(dāng)Pu為“L”的時(shí)候，將電流充到環(huán)路過(guò)濾器52中；而當(dāng)Pd為“L”的時(shí)候，則將電流放掉。
圖7中示出了圖5中所使用的基準(zhǔn)電壓電路600?；鶞?zhǔn)電壓電路600，包括帶隙產(chǎn)生電路610、運(yùn)算放大器620、P型MOS晶體管650、N型MOS晶體管640及電容630。帶隙產(chǎn)生電路610又包括P型MOS晶體管619、電阻元件612、613、614、二極管615、616。電阻元件612、613的電阻值相等，為R歐姆。電阻元件614的電阻值為r歐姆。二極管616是由n個(gè)二極管并聯(lián)構(gòu)成的，每一個(gè)二極管和二極管615一樣。
運(yùn)算放大器620，由P型MOS晶體管625、624、623及N型MOS晶體管621、622構(gòu)成?；鶞?zhǔn)電壓電路600為負(fù)反饋電路，由運(yùn)算放大器620對(duì)節(jié)點(diǎn)617和618的電壓進(jìn)行比較，調(diào)整流過(guò)P型MOS晶體管619的電流，而使節(jié)點(diǎn)617和618的電位達(dá)到相等。換句話說(shuō)，若設(shè)617的電壓為V2，613的電流為I2，618的電壓為V1，612的電流為I1，則有下式成立。
V1＝V2 …(1)I1·R＝I2·R …(2)I1＝I2 …(3)I1＝Is·(exp(V1/(n·Vt))-1) …(4)這里，Vt＝kT/q …(5)I2＝12·Is·(exp(Vd/(n·Vt))-1) …(6)q為電子電量，k為玻爾茲曼常數(shù)，T為絕對(duì)溫度。若設(shè)電阻614和二極管616的接點(diǎn)的電壓為Vd，則V1＝r·I2+Vd …(7)n·Vt·log(I1/Is+1)＝R·I1+n·Vt·log(I1/(12·Is)+1)…(8)由I1/Is＞＞1，可推導(dǎo)出n·Vt·(log(I1/Is)-log(I1/(12·Is)))＝R·I1 …(9)(n·Vt·log12)/R＝I1 …(10)換句話說(shuō)，I1與kT/q成正比，與R的溫度特性成反比。電容630用以補(bǔ)償基準(zhǔn)電壓電路600的負(fù)反饋的相位。
圖8示出了圖5中的開(kāi)關(guān)電路930的一個(gè)結(jié)構(gòu)例。
圖9為說(shuō)明圖6、圖7的工作情況的時(shí)序圖。橫軸為時(shí)間，縱軸為反饋控制信號(hào)3、輸入切換信號(hào)540、數(shù)字相位比較器30的Fp及Fr、電荷泵輸出526的電壓值、電荷泵輸出526的電流值。在PLL電路500工作之前，使反饋控制信號(hào)3為“L”，切斷反饋環(huán)路。讓輸入切換控制信號(hào)540為“L”以后，數(shù)字相位比較器30的Fp被輸入到基準(zhǔn)時(shí)鐘100中，F(xiàn)r被固定在“L”上。到時(shí)鐘的3個(gè)周期為止，電流型電荷泵電路520的輸出電壓上升，一直提供電流。通過(guò)監(jiān)控該電流或者電壓便可檢測(cè)出相位比較器51及基準(zhǔn)電壓電路600是否在正常工作。
具體而言，所制造的基準(zhǔn)電壓電路600的電容630不是一個(gè)合適的電容，而是一個(gè)小電容，而使該基準(zhǔn)電壓電路600在它的反饋環(huán)路沒(méi)有了相位余量的情況下而振蕩時(shí)，En626、Ep651的電壓總是有脈動(dòng)。此時(shí)，電流型電荷泵電路520提供對(duì)應(yīng)于電壓振幅的電流。若這時(shí)監(jiān)控電荷泵輸出526的電壓，就產(chǎn)生脈動(dòng)。由脈動(dòng)檢測(cè)電路900檢測(cè)該脈動(dòng)，由增量計(jì)數(shù)器910計(jì)數(shù)，增加電容以便不產(chǎn)生脈動(dòng)，這樣基準(zhǔn)電壓電路600工作就穩(wěn)定。在上例中，假設(shè)電容630不是一個(gè)合適的值，在基準(zhǔn)電壓電路600振蕩的情況下，在上述任何一個(gè)結(jié)構(gòu)的電路下電容為合適值時(shí)也能從振蕩達(dá)到工作穩(wěn)定。
(第3個(gè)實(shí)施例)圖10為本發(fā)明所涉及的半導(dǎo)體集成電路的一個(gè)例子。圖10中的PLL電路800，基本上和圖6一樣，只有電流型電荷泵電路801不一樣。圖10中的電流型電荷泵電路801基本上與圖6中的電流型電荷泵電路520一樣，不一樣的是P型MOS晶體管807、802的連接點(diǎn)804上接著P型MOS晶體管806、805的漏極，P型MOS晶體管806、805的柵長(zhǎng)分別為P型MOS晶體管807的2倍、4倍，各個(gè)柵極分別由2位寄存電路輸出總線840的每一個(gè)比特信號(hào)808、809控制，接在當(dāng)這些信號(hào)為“H”時(shí)接到Ep651上；而當(dāng)這些信號(hào)為“L”時(shí)又接在電源上的開(kāi)關(guān)電路820上。再就是，N型MOS晶體管803、812的連接點(diǎn)810上接著N型MOS晶體管813、814的漏極，N型MOS晶體管813、814的柵長(zhǎng)分別為N型MOS晶體管812的2倍、4倍，各個(gè)柵極分別由2位寄存電路輸出總線850的位信號(hào)815、816控制，接在當(dāng)這些信號(hào)為“H”時(shí)接到En626上；而當(dāng)這些信號(hào)為“L”時(shí)接地的開(kāi)關(guān)電路830上。寄存電路輸出總線840、850的各個(gè)比特從電荷泵輸出811由電壓微分電路860、運(yùn)算放大器861、863及增量計(jì)數(shù)器862、864產(chǎn)生。Vref1為上限電壓，Vref2為下限電壓。只不過(guò)是，還可由設(shè)在該半導(dǎo)體集成電路外部的檢查(tester)從電荷泵輸出811產(chǎn)生寄存電路輸出總線840、850的各個(gè)比特。
圖11及圖12分別示出了圖10中的開(kāi)關(guān)電路820的一個(gè)結(jié)構(gòu)及圖10中的開(kāi)關(guān)電路830的一個(gè)結(jié)構(gòu)。
圖13為說(shuō)明圖10的工作情況的時(shí)序圖。橫軸表示時(shí)間，縱軸表示反饋控制信號(hào)3、輸入切換控制信號(hào)540、數(shù)字相位比較器30的Fp和Fr、電荷泵輸出811的電壓值、電荷泵輸出811的電流值。圖13中，考慮的是電流型電荷泵電路的電流源即P型MOS晶體管807的特性惡化的情況。在PLL電路工作之前，讓反饋控制信號(hào)3為“L”來(lái)切斷反饋環(huán)路。讓輸入切換控制信號(hào)540為“L”以后，數(shù)字相位比較器30的Fp就被輸入了基準(zhǔn)時(shí)鐘100，F(xiàn)r被固定在“L”上。到時(shí)鐘的3個(gè)周期為止，電流型電荷泵電路801的電壓811上升，一直提供電流。只不過(guò)是，在第一個(gè)周期，電流型電荷泵電路801的電流值比合適的電流值小。這時(shí)，通過(guò)讓寄存器輸出840偏移，使00成為01，那么，在第二個(gè)周期，該電流型電荷泵電路801的電流值就成為合適的值。在第四個(gè)周期，使輸入切換控制信號(hào)540為“H”以后，數(shù)字相位比較器30的Fr便被輸入了基準(zhǔn)時(shí)鐘100，F(xiàn)p被固定在“L”上。電流型電荷泵電路801的電壓811減少，一直將電流放掉。因?yàn)樵诘谒膫€(gè)周期已經(jīng)達(dá)到了合適的電流值，所以寄存器輸出850維持著原來(lái)的00。這樣監(jiān)控該電荷泵電流并通過(guò)增量計(jì)數(shù)器862、864來(lái)調(diào)節(jié)電荷泵電路的電流源，便能得到合適的電流值，也就可能減少由于制造工藝偏差等而引起的微妙的電流偏差。需提一下，在本例中，僅說(shuō)明了P型MOS晶體管的情況，在N型MOS晶體管惡化的情況下，也就是說(shuō)，放電的情況下所采用的手法是一樣的。
(第4個(gè)實(shí)施例)圖14為本發(fā)明所涉及的半導(dǎo)體集成電路的一個(gè)例子。400為本發(fā)明所涉及的半導(dǎo)體集成電路。480為時(shí)鐘分配電路，它接在對(duì)在旁路控制信號(hào)473的控制下輸入到PLL電路50的基準(zhǔn)時(shí)鐘100和由PLL電路50倍增的時(shí)鐘切換的開(kāi)關(guān)電路420上。時(shí)鐘分配電路480通過(guò)時(shí)鐘線430、431、432將時(shí)鐘分配給功能塊A、B及C。每一條時(shí)鐘線431、432的驅(qū)動(dòng)器485a、485b，分別具有通過(guò)控制寄存電路490的輸出總線441、442、443、444使驅(qū)動(dòng)器的強(qiáng)度增、減的功能。每一條時(shí)鐘線430、431、432接在檢測(cè)上升沿的相位比較器410上，一個(gè)相位比較器460檢測(cè)時(shí)鐘線430、431的相位差，將上升(up)信號(hào)461及下降(down)信號(hào)462提供給一個(gè)控制寄存電路440；另一個(gè)相位比較器470檢測(cè)時(shí)鐘線431、432的相位差，將上升(up)信號(hào)471及下降(down)信號(hào)472提供給另一個(gè)控制寄存電路450。463為從一個(gè)控制寄存電路440加給另一個(gè)控制寄存電路450的比較完了信號(hào)。
圖15為相位比較器410的一個(gè)例子。由輸入端口Fp、Fr、反相器411、412、2輸入“與非”電路413、414、415、416、輸出端口Up、Dn構(gòu)成。從Fp輸入基準(zhǔn)時(shí)鐘，再輸入到反相器411及“與非”電路413中，“與非”電路413中還輸入了反相器411的輸出。比較對(duì)象時(shí)鐘從Fr輸入，被輸入到反相器412和“與非”電路414中，“與非”電路414中還輸入了反相器412的輸出。2輸入“與非”電路415、416為R·S鎖存電路，它檢測(cè)每一個(gè)“與非”電路413、414的輸出的下降沿。當(dāng)Fr的上升沿落后于Fp的上升沿的時(shí)候，相位差的延遲所對(duì)應(yīng)的Up輸出成為“H”；而當(dāng)Fr的上升沿在Fp的上升沿之前的時(shí)候，相位差的延遲所對(duì)應(yīng)的Dn輸出成為“L”。
圖16為開(kāi)關(guān)電路420的一個(gè)例子。該開(kāi)關(guān)電路420包括控制信號(hào)端口e、2輸入端口i1、i2、輸出端口o、反相器424、P型MOS晶體管425、428及N溝道MOS晶體管426、427。當(dāng)e輸入端口為“H”時(shí)，i2輸出給o；而當(dāng)它為“L”時(shí)，i1輸出給o。
圖17為控制寄存電路490的一例?？刂萍拇骐娐?90，包括比較完了檢測(cè)電路300、增量計(jì)數(shù)器493、494、輸入端口R、CK、Up、Dn、輸出端口Eo，Uo、Do。輸入端口R的復(fù)位信號(hào)492接在比較完了檢測(cè)電路300和增量計(jì)數(shù)器493、494的輸入端口R上；輸入端口CK被輸入到比較完了檢測(cè)電路300中，輸入端口Up通過(guò)動(dòng)態(tài)電路499輸入到增量計(jì)數(shù)器493的in及比較完了檢測(cè)電路300的輸入端口Din。輸入端口Din通過(guò)反相器487及動(dòng)態(tài)電路488接在增量計(jì)數(shù)器494的in及比較完了檢測(cè)電路300的輸入端口Din2。動(dòng)態(tài)電路488中，485為N型MOS晶體管，486為P型MOS晶體管。輸出端口Eo接在比較完了檢測(cè)電路300的outl上，輸出端口Uo接在增量計(jì)數(shù)器493的輸出端口O1、O2上，輸出端口Do接在增量計(jì)數(shù)器494的輸出端口O1、O2上。增量計(jì)數(shù)器493、494，是將由HA和帶復(fù)位的觸發(fā)器構(gòu)成的1位增量計(jì)數(shù)器496串接構(gòu)成的。1位增量計(jì)數(shù)器496中，有輸入端口in、CK、R，輸出端口O2、O1。CK中輸入了時(shí)鐘491，R中輸入了復(fù)位信號(hào)492。輸出端口O1為觸發(fā)器的輸出，O2為進(jìn)位信號(hào)。
比較完了檢測(cè)電路300與第1個(gè)實(shí)施例所示的脈動(dòng)消除完了電路220非常相似，圖18示出了一例。圖18中的比較完了檢測(cè)電路300，包括帶復(fù)位的觸發(fā)器303、304、305、306、“異”電路312、313、4輸入“與”電路311、“與”電路314、318、“非”電路315、反相器317等。當(dāng)Up信號(hào)及Dn信號(hào)(控制寄存電路490的輸入信號(hào))在基準(zhǔn)時(shí)鐘的兩個(gè)周期以內(nèi)狀態(tài)有了變化，或者在三個(gè)周期以內(nèi)Up信號(hào)及Dn信號(hào)相互有了不同的變化時(shí)，比較完了檢測(cè)電路300就從outl將比較完了信號(hào)(Eo)輸出，讓在控制寄存電路490內(nèi)部使用的時(shí)鐘(clocka，clockb)489、491停止，保持好增量計(jì)數(shù)器493、494的內(nèi)容。
圖19為說(shuō)明圖14、圖15及圖17的時(shí)序圖。橫軸為時(shí)間，縱軸為以下各信號(hào)的電壓值，旁路控制信號(hào)473、基準(zhǔn)時(shí)鐘100、供向功能塊A的時(shí)鐘供給信號(hào)線430、供向功能塊B的時(shí)鐘供給信號(hào)線431、供向功能塊C的時(shí)鐘供給信號(hào)線432、相位比較器460的輸出端口Up、Dn、相位比較器470的輸出端口Up、Dn、控制寄存電路440的輸出總線、控制寄存電路450的輸出總線。在該例中，供向功能塊B的時(shí)鐘供給信號(hào)線431的上升沿比供向功能塊A的時(shí)鐘供給信號(hào)線430的上升沿晚，而且，供向功能塊C的時(shí)鐘供給信號(hào)線432的上升沿比供向功能塊B的時(shí)鐘供給信號(hào)線431的晚。一開(kāi)始，PLL電路開(kāi)始穩(wěn)定工作的時(shí)候，PLLON信號(hào)56從“L”變?yōu)椤癏”，每一個(gè)控制寄存電路440，450的復(fù)位信號(hào)被解除。旁路控制信號(hào)473為“L”，PLL電路50在內(nèi)部進(jìn)行反饋環(huán)路控制，為穩(wěn)定工作開(kāi)始做準(zhǔn)備。
基準(zhǔn)時(shí)鐘100被供到時(shí)鐘分配電路480，由相位比較器460檢測(cè)時(shí)鐘信號(hào)線430、431的時(shí)鐘的相位差。在第一個(gè)周期，因?yàn)?31的時(shí)鐘的上升沿比430的晚，所以相位比較器460的Up輸出成為“H”。這樣以來(lái)，控制寄存電路440的增量計(jì)數(shù)器493的第一位Uo
就成為“H”，強(qiáng)化了時(shí)鐘線431的驅(qū)動(dòng)器485a。在第二個(gè)周期，時(shí)鐘線430、431的相位差沒(méi)有了，相位比較器460的Up輸出仍然是“L”，Dn輸出仍然是“H”。在第三個(gè)周期，同樣，沒(méi)有時(shí)鐘線430、431的相位差，而可進(jìn)行相位差沒(méi)有了的時(shí)鐘分配?？刂萍拇骐娐?40輸出比較完了信號(hào)463，控制寄存電路450的復(fù)位被解除。其次，在相位比較器470開(kāi)始比較時(shí)鐘線432、431的相位差。在第四個(gè)周期，相位比較器470的Up輸出成為“H”。這樣以來(lái)，控制寄存電路450的增量計(jì)數(shù)器493的第一位Uo
就成為“H”，強(qiáng)化了時(shí)鐘線432的驅(qū)動(dòng)器485b。在第五個(gè)周期，相位比較器470的Dn輸出成為“L”，控制寄存電路450的增量計(jì)數(shù)器494的第一位Do
成為“H”(未圖示)，削弱了時(shí)鐘線432的驅(qū)動(dòng)器485b的能力。在第六個(gè)周期，相位比較器470的Up輸出再次成為“H”。因?yàn)闀r(shí)鐘線432、431的相位差再也不能縮小到比這個(gè)值更小的地步了，故控制寄存電路450輸出比較完了信號(hào)463。在第七個(gè)周期，旁路控制信號(hào)473成為“H”，PLL電路50的輸出信號(hào)被從時(shí)鐘分配電路480供到各個(gè)功能塊。
這樣以來(lái)，在PLL電路50穩(wěn)定工作之前事先調(diào)整時(shí)鐘分配電路480的時(shí)鐘驅(qū)動(dòng)器485a、485b的強(qiáng)度以后，就能使對(duì)每一個(gè)功能塊的時(shí)鐘失真減少，而可高精度地調(diào)整半導(dǎo)體集成電路400的時(shí)鐘相位。
(第5個(gè)實(shí)施例)圖20為本發(fā)明所涉及的半導(dǎo)體集成電路的一例。它包括在基準(zhǔn)時(shí)鐘100下工作的PLL電路50、接在PLL電路50的輸出上的時(shí)鐘供給電路60、在旁路控制信號(hào)703的控制下對(duì)基準(zhǔn)時(shí)鐘100及時(shí)鐘供給電路60的輸出進(jìn)行切換的開(kāi)關(guān)電路420、與開(kāi)關(guān)電路420的輸出同步的SRAM(Static Random Access Memory)電路700。SRAM電路700中，輸入端口為地址741，輸出端口為SRAM數(shù)據(jù)輸出763和旁路控制信號(hào)703。SRAM電路700中包括根據(jù)地址741驅(qū)動(dòng)地址信號(hào)線742的地址驅(qū)動(dòng)電路740、由存儲(chǔ)單元陣列730和行解碼器陣列720構(gòu)成的存儲(chǔ)器訪問(wèn)電路710、對(duì)存儲(chǔ)單元陣列730中的每一個(gè)存儲(chǔ)單元的位線對(duì)711充電的充電陣列、放大位線對(duì)711的電壓的傳感放大器陣列760、對(duì)傳感放大器陣列760的輸出761和基準(zhǔn)電壓進(jìn)行比較的比較器770、與基準(zhǔn)時(shí)鐘100同步地將比較器770的輸出771的狀態(tài)存儲(chǔ)起來(lái)的增量/減量寄存器750、由增量/減量寄存器750的輸出狀態(tài)來(lái)控制傳感放大器陣列760的激活信號(hào)781的延遲時(shí)間的傳感放大器激活信號(hào)產(chǎn)生電路780。開(kāi)關(guān)電路420的輸出通過(guò)緩沖器701及緩沖器輸出信號(hào)線702加到存儲(chǔ)器訪問(wèn)電路710上，同時(shí)通過(guò)傳感放大器激活信號(hào)產(chǎn)生電路780加到傳感放大器陣列760上。782、783、784、785分別為傳感放大器激活信號(hào)產(chǎn)生電路780中的延遲電路(反相器)。傳感放大器陣列760的輸出762經(jīng)由輸出電路陣列成為SRAM數(shù)據(jù)輸出763。
圖21為存儲(chǔ)器訪問(wèn)電路710的一例。存儲(chǔ)器訪問(wèn)電路710包括由N列假存儲(chǔ)單元731組成的假存儲(chǔ)單元陣列、當(dāng)旁路控制信號(hào)703不被激活的時(shí)候，與時(shí)鐘同步一直把假字線723激活的行解碼器721(圖22)、由N列M行存儲(chǔ)單元732組成的存儲(chǔ)單元矩陣730、當(dāng)旁路控制信號(hào)703被激活的時(shí)候，與時(shí)鐘同步根據(jù)地址741的狀態(tài)將每一條字線724激活的M個(gè)行解碼器722(圖23)。在圖22及圖23中，725為“與”電路，726為解碼電路，727為反相器。
假存儲(chǔ)單元731為圖24所示那樣的電路，它的作用是字線(WD)723一激活，就將存儲(chǔ)單元內(nèi)的比特信息“0”傳給位線對(duì)(BL，BLB)712。
通常的存儲(chǔ)單元732為圖25所示那樣的電路，它的作用是字線(WD)724一激活，就將存儲(chǔ)單元內(nèi)的比特信息傳達(dá)給位線對(duì)(BL，BLB)712。
圖26為構(gòu)成傳感放大器陣列760的一個(gè)比特的傳感放大電路764。圖26的傳感放大電路764中，有N型MOS晶體管746、747、779及P型MOS晶體管765、766、777、778及傳感放大電路輸出線749。
圖27為比較器770的一例。由“異”電路772、773、774對(duì)傳感放大器陣列760中的接在假存儲(chǔ)單元陣列的第一列、第N/2列、第N列的傳感放大電路764的輸出o和接地信號(hào)(期待值)進(jìn)行比較，再將“異”電路772、773、774的輸出輸入到3輸入“與”電路775中，從與時(shí)鐘758同步工作的鎖存器219得到比較器輸出信號(hào)771。
圖28為增量/減量寄存器750的一例。增量/減量寄存器750包括反相器741、相位比較完了電路220、2位增量/減量寄存電路743、輸入端口R、CK、Up、輸出端口Eo、Uo。輸入端口R的復(fù)位信號(hào)759與相位比較完了電路200及增量/減量寄存電路743的輸入端口R相接，輸入端口CK被輸入到相位比較完了電路200，接收比較器輸出信號(hào)771的輸入端口Up，被輸入到增量/減量寄存電路743的in及相位比較完了電路200的Din。相位比較完了電路的輸出時(shí)鐘(clockb)758接在增量/減量寄存電路743的時(shí)鐘輸入端口上。1位邏輯電路753包括“與”電路756、754及反相器742。752表示1位增量/減量寄存電路，由1位邏輯電路753和帶復(fù)位的觸發(fā)器757構(gòu)成。752表示1位增量/減量寄存電路，由1位邏輯電路753和帶復(fù)位的觸發(fā)器757構(gòu)成。743表示2位增量/減量寄存電路，752串接，輸出總線Uo751在這里由將低位比特反轉(zhuǎn)后而得到的結(jié)果和高位比特構(gòu)成。
圖29為說(shuō)明圖20的時(shí)序圖。橫軸表示時(shí)間，縱軸表示以下各個(gè)信號(hào)的電壓值，這些信號(hào)分別為旁路控制信號(hào)703、基準(zhǔn)時(shí)鐘100、假字線723、位線對(duì)711、比較器輸出771、傳感放大電路激活信號(hào)781、增量/減量寄存器750的輸出總線751。若讓PLL電路50開(kāi)始工作的信號(hào)即PLLON信號(hào)56成為“H”，則增量/減量寄存器750內(nèi)的觸發(fā)器757的復(fù)位就被解除。因?yàn)橐婚_(kāi)始旁路控制信號(hào)703為“L”，所以基準(zhǔn)時(shí)鐘100直接接在SRAM電路700上。假字線723開(kāi)始工作，假存儲(chǔ)單元731的內(nèi)部比特信息“0”被傳到假存儲(chǔ)單元731的位線對(duì)712，位線對(duì)711的電壓就產(chǎn)生差，傳感放大電路激活信號(hào)781被激活。在比較器770內(nèi)進(jìn)行比較，在該例中，因在第一個(gè)周期比較結(jié)果不一樣，所以增量了的增量/減量寄存器750的輸出總線751輸出01。這樣以來(lái)，就增量了傳感放大電路激活信號(hào)781的驅(qū)動(dòng)器的延遲，在第二個(gè)周期可能正常工作。
在第三個(gè)周期也正常工作，相位比較完了電路200的旁路控制信號(hào)703成為“H”，增量/減量寄存器750的內(nèi)部?jī)?nèi)容得以保持，來(lái)自時(shí)鐘供給電路60的時(shí)鐘被供到SRAM電路700中。
如上所述，可在PLL電路50穩(wěn)定工作之前，除去傳感放大電路激活信號(hào)781與字線間的競(jìng)爭(zhēng)錯(cuò)誤(racing error)，SRAM電路700及半導(dǎo)體集成電路的精度就高。
(第6個(gè)實(shí)施例)圖30為本發(fā)明所涉及的半導(dǎo)體集成電路的一例。圖30中的數(shù)據(jù)保持電路70，包括由2段動(dòng)態(tài)電路92、93串接構(gòu)成的電路81、及在旁路控制信號(hào)90的控制下對(duì)基準(zhǔn)時(shí)鐘100和時(shí)鐘供給電路60的輸出進(jìn)行切換的開(kāi)關(guān)電路420。第一段動(dòng)態(tài)電路92，由N型MOS晶體管71、72、73、74及P型MOS晶體管75構(gòu)成，時(shí)鐘85從開(kāi)關(guān)電路420供來(lái)。在旁路控制信號(hào)90不被激活的時(shí)候，在第一段動(dòng)態(tài)電路92中，N型MOS晶體管74與時(shí)鐘85同步接通/截止，N型MOS晶體管71、72、73總是截止；而在旁路控制信號(hào)90被激活的時(shí)候，N型MOS晶體管71、72、73的柵極分別接到通常的數(shù)據(jù)線87、88、89上。接在第一段動(dòng)態(tài)電路92的輸出節(jié)點(diǎn)94上的第二段動(dòng)態(tài)電路93由N型MOS晶體管77、78、P型MOS晶體管76及反相器79構(gòu)成，時(shí)鐘91從延遲調(diào)整電路84供來(lái)。第二段動(dòng)態(tài)電路93的輸出82在比較器80中與期待值進(jìn)行比較，與時(shí)鐘758同步工作的鎖存器219中所保持的比較器輸出83被供到控制寄存器(增量/減量寄存器)750。這樣以來(lái)，就能利用該控制寄存器750中的輸出總線86來(lái)增大用以驅(qū)動(dòng)加給第二段動(dòng)態(tài)電路93的時(shí)鐘91的延遲調(diào)整電路84中的驅(qū)動(dòng)器的強(qiáng)度。
圖31為說(shuō)明圖30的時(shí)序圖。橫軸表示時(shí)間，縱軸表示各個(gè)信號(hào)的電壓值，這些信號(hào)分別是旁路控制信號(hào)90、基準(zhǔn)時(shí)鐘100、第一段動(dòng)態(tài)電路的時(shí)鐘信號(hào)85、第二段動(dòng)態(tài)電路的時(shí)鐘信號(hào)91、動(dòng)態(tài)電路輸出信號(hào)82、比較器的輸出信號(hào)83、增量/減量寄存器750的輸出86。若PLLON信號(hào)56成為“H”，增量/減量寄存器750的復(fù)位被解除。因?yàn)榕月房刂菩盘?hào)90為“L”，所以第一段動(dòng)態(tài)電路的時(shí)鐘信號(hào)85直接接在基準(zhǔn)時(shí)鐘100上。還因?yàn)榕月房刂菩盘?hào)90為“L”，所以N溝道MOS晶體管74接通/截止，N型MOS晶體管71、72、73截止。在第一個(gè)周期的時(shí)鐘下，動(dòng)態(tài)電路輸出82輸出“H”。本來(lái)應(yīng)該為“L”。比較電路80輸出“H”，寄存器輸出86從01變?yōu)?0。這樣一來(lái)，第二段動(dòng)態(tài)電路的時(shí)鐘91的延遲就增大。在第二個(gè)周期，動(dòng)態(tài)電路輸出82成為“L”，正常工作成為可能。在第三個(gè)周期，不擊中(miss)；在第四個(gè)周期，擊中(hit)。增量/減量寄存器750使旁路控制信號(hào)90為“H”，保持寄存器內(nèi)部信息，動(dòng)態(tài)電路81直接接在時(shí)鐘供給電路60上的輸出上。
如上所述，調(diào)整時(shí)鐘91的延遲，以便第二段動(dòng)態(tài)電路93在第一段動(dòng)態(tài)電路92的輸出節(jié)點(diǎn)94的電位確定后被激活。這樣以來(lái)，到PLL電路穩(wěn)定為止，串接的動(dòng)態(tài)電路81的2相時(shí)鐘的競(jìng)爭(zhēng)錯(cuò)誤能被解除，從而可實(shí)現(xiàn)高精度的半導(dǎo)體集成電路。
需提一下，在上述第1個(gè)實(shí)施例到第6個(gè)實(shí)施例中，在采用其他種類的時(shí)鐘產(chǎn)生電路來(lái)代替PLL電路50的情況下，在該時(shí)鐘產(chǎn)生電路提供系統(tǒng)時(shí)鐘之前，用基準(zhǔn)時(shí)鐘100來(lái)調(diào)整各個(gè)實(shí)施例中的對(duì)應(yīng)部分。
(第7個(gè)實(shí)施例)圖32為本發(fā)明所涉及的半導(dǎo)體集成電路的一例。1000為半導(dǎo)體集成電路。1010為一若塊復(fù)位信號(hào)被解除，便與時(shí)鐘同步的高速緩沖電路，由標(biāo)識(shí)部1020和數(shù)據(jù)部1040構(gòu)成。標(biāo)識(shí)部1020由SRAM電路1025和比較電路1030構(gòu)成，利用低位地址從標(biāo)識(shí)內(nèi)的存儲(chǔ)高位地址的SRAM電路1025讀出高位地址，在比較電路1030對(duì)它和從外部塊來(lái)的高位地址進(jìn)行比較。數(shù)據(jù)部1040的作用為，利用低位地址訪問(wèn)內(nèi)部存儲(chǔ)器，接收標(biāo)識(shí)部1020的擊中信號(hào)1031，當(dāng)擊中信號(hào)1031表示擊中的時(shí)候，就輸出數(shù)據(jù)，寫(xiě)入數(shù)據(jù)等。數(shù)據(jù)部1040還包括傳感放大電路、輸出電路。還有一個(gè)由寄存器信號(hào)1052控制的電路1041。控制內(nèi)容是，讓傳感放大電路的激活信號(hào)1043和輸出激活信號(hào)1044接收擊中信號(hào)1031工作，或者是讓它們一直與時(shí)鐘同步操作。半導(dǎo)體集成電路1000，還包括若塊復(fù)位信號(hào)被解除，就與時(shí)鐘61同步的功能塊C，及利用時(shí)鐘61將來(lái)自內(nèi)部的高速緩沖數(shù)據(jù)部1040的輸出數(shù)據(jù)取進(jìn)來(lái)，將它和期待值進(jìn)行比較的比較電路1060。比較電路1060還具有保持時(shí)鐘一周期的內(nèi)部?jī)?nèi)容的功能?？刂萍拇嫫?050與時(shí)鐘62同步，由相位微調(diào)期間傳達(dá)信號(hào)1071解除內(nèi)部寄存器的復(fù)位，內(nèi)部寄存器成為增量計(jì)數(shù)器，當(dāng)比較電路1060的輸出信號(hào)1061為“L”時(shí)，該內(nèi)部寄存器與時(shí)鐘同步工作；而當(dāng)輸出信號(hào)1061為“H”時(shí)，它停止，并輸出停止信號(hào)(Eo)1051。
半導(dǎo)體集成電路1000中有相位微調(diào)整期間傳達(dá)電路1070，該相位微調(diào)整期間傳達(dá)電路1070的功能為傳達(dá)在從PLL電路50引入的期間到進(jìn)入相位微調(diào)整期間的那一時(shí)刻，已進(jìn)入相位微調(diào)整期間的狀態(tài)。圖33為相位微調(diào)整期間傳達(dá)電路1070的一例，它由與基準(zhǔn)時(shí)鐘同步的4分頻器1072、4位增量計(jì)數(shù)器與“或”電路1073及觸發(fā)器1074構(gòu)成。若增量計(jì)數(shù)器1073的高位2位中有一位為“H”，將“H”輸出給1071，傳達(dá)已進(jìn)入相位微調(diào)整期間這一串實(shí)的電路。需提一下，構(gòu)成增量計(jì)數(shù)器1073的每一個(gè)位的增量計(jì)數(shù)器259的內(nèi)部結(jié)構(gòu)都和圖3所示的內(nèi)部結(jié)構(gòu)一樣。
相位微調(diào)整期間傳達(dá)信號(hào)1071解除數(shù)據(jù)部1040內(nèi)的控制寄存器1050的復(fù)位。高速緩沖電路1010，僅在塊復(fù)位信號(hào)為“L”、相位微調(diào)整期間傳達(dá)信號(hào)1071為“H”時(shí)，訪問(wèn)假存儲(chǔ)單元。比較電路1030在每一個(gè)周期擊中。在數(shù)據(jù)部1040在每一個(gè)周期訪問(wèn)假存儲(chǔ)單元及讀出假存儲(chǔ)單元。假存儲(chǔ)單元為具有上述圖24所示的功能的電路。
圖34示出了圖32中的開(kāi)關(guān)電路1042的結(jié)構(gòu)例。
圖35為說(shuō)明圖32的時(shí)序圖。橫軸表示時(shí)間，縱軸表示每一個(gè)信號(hào)線的電壓，這些信號(hào)線分別為塊復(fù)位信號(hào)、相位微調(diào)整期間傳達(dá)信號(hào)1071、PLL反饋信號(hào)Fr、標(biāo)識(shí)擊中信號(hào)1031、高速緩沖數(shù)據(jù)部假字線723、傳感放大電路激活信號(hào)1043、輸出激活信號(hào)1044、比較電路輸出信號(hào)1061。從PLL電路50開(kāi)始工作到它振蕩穩(wěn)定為止，塊復(fù)位信號(hào)為“L”，即使訪問(wèn)每一個(gè)功能塊的數(shù)據(jù)也是無(wú)效的。若PLL電路50進(jìn)入相位微調(diào)整期間，相位微調(diào)整期間傳達(dá)信號(hào)1071就成為“H”，被供向高速緩沖電路1010。
比較電路1060一直與時(shí)鐘61同步，輸出標(biāo)識(shí)部1020訪問(wèn)存儲(chǔ)器所延遲的那一時(shí)鐘。
數(shù)據(jù)部1040的假字線723僅在相位微調(diào)整期間一直工作。對(duì)第一個(gè)周期的寄存器輸出1052而言，傳感放大電路激活信號(hào)1043在標(biāo)識(shí)擊中信號(hào)1031的作用下工作，輸出激活信號(hào)1044僅與時(shí)鐘62同步工作。在該例中，比較電路1060不擊中，它檢測(cè)靠由標(biāo)識(shí)擊中信號(hào)1031產(chǎn)生的傳感放大電路激活信號(hào)1043輸出正常的數(shù)據(jù)是不可能的。在第二個(gè)周期，控制寄存器1050的輸出從01變化到10。
傳感放大電路激活信號(hào)1043與時(shí)鐘61同步，輸出激活信號(hào)1044接收標(biāo)識(shí)擊中信號(hào)1031而工作。但是，在第三個(gè)周期，比較電路1060擊中，這次檢測(cè)出靠由標(biāo)識(shí)擊中信號(hào)1031產(chǎn)生的輸出激活信號(hào)1044輸出正常的數(shù)據(jù)是可能的?？刂萍拇嫫?050保持這一內(nèi)容。
如上所述，在正常工作的情況下標(biāo)識(shí)部1020顯示高速緩沖不擊中的時(shí)候，是在確定了PLL電路50的振蕩時(shí)鐘頻率的時(shí)候根據(jù)該頻率決定讓數(shù)據(jù)部1040內(nèi)的傳感放大電路停止工作還是讓輸出電路停止工作。具體而言，在時(shí)鐘頻率較低的情況下，讓傳感放大電路停止工作；在時(shí)鐘頻率較高的情況下，允許傳感放大電路工作，而讓輸出電路停止工作。這樣以來(lái)，就能夠根據(jù)時(shí)鐘的頻率、裝置條件、溫度等，為低功耗化而在一個(gè)時(shí)鐘的中途讓無(wú)效數(shù)據(jù)停止的時(shí)候，在最佳的邏輯部停止。換句話說(shuō)，能夠?qū)崿F(xiàn)有效地低功耗化的半導(dǎo)體集成電路。
需提一下，在上述各個(gè)實(shí)施例中，基準(zhǔn)時(shí)鐘100可從該半導(dǎo)體集成電路的內(nèi)部振蕩電路供來(lái)，還可從該半導(dǎo)體集成電路的外部供來(lái)。
發(fā)明的效果綜上所述，根據(jù)本發(fā)明，在包括從基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生系統(tǒng)時(shí)鐘信號(hào)的時(shí)鐘產(chǎn)生電路的半導(dǎo)體集成電路中，因?yàn)樵谟蓵r(shí)鐘產(chǎn)生電路供給系統(tǒng)時(shí)鐘信號(hào)之前，是使用基準(zhǔn)時(shí)鐘信號(hào)調(diào)整該半導(dǎo)體集成電路內(nèi)的特定電路部分的，故既可有效地利用該時(shí)鐘產(chǎn)生電路的準(zhǔn)備期間，又能提高半導(dǎo)體集成電路的性能。
權(quán)利要求
1.一種半導(dǎo)體集成電路，它包括從基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生系統(tǒng)時(shí)鐘信號(hào)的時(shí)鐘產(chǎn)生電路，其特征在于還包括在由所述時(shí)鐘產(chǎn)生電路供給系統(tǒng)時(shí)鐘信號(hào)之前，使用所述基準(zhǔn)時(shí)鐘信號(hào)調(diào)整所述半導(dǎo)體集成電路內(nèi)的特定電路部分的調(diào)整部件。
2.根據(jù)權(quán)利要求第1項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述時(shí)鐘產(chǎn)生電路為PLL(Phase Locked Loop)電路；所述調(diào)整部件，具有在所述PLL電路穩(wěn)定振蕩之前，利用所述基準(zhǔn)時(shí)鐘信號(hào)調(diào)整所述特定電路部分的功能。
3.根據(jù)權(quán)利要求第2項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述調(diào)整部件，在所述PLL電路的頻率引入操作期間工作。
4.根據(jù)權(quán)利要求第2項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述調(diào)整部件，在所述PLL電路的頻率引入完了后的相位微調(diào)整期間工作。
5.根據(jù)權(quán)利要求第2項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述特定電路部分為所述PLL電路內(nèi)的相位比較器；所述調(diào)整部件具有這樣的功能，即在將所述PLL電路的反饋環(huán)路切斷的狀態(tài)下，將所述基準(zhǔn)時(shí)鐘信號(hào)供向所述相位比較器的參考時(shí)鐘輸入部及反饋時(shí)鐘輸入部這兩個(gè)部，調(diào)整所述相位比較器內(nèi)的復(fù)位信號(hào)的延遲，以便減小所述相位比較器的相位差檢測(cè)死區(qū)。
6.根據(jù)權(quán)利要求第5項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述調(diào)整部件具有用以傳達(dá)所述復(fù)位信號(hào)的傳輸門(mén)，該傳輸門(mén)的柵極電壓是根據(jù)復(fù)位控制電壓而被調(diào)整的。
7.根據(jù)權(quán)利要求第2項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述特定電路部分為將基準(zhǔn)電壓供到所述PLL電路內(nèi)的電流型電荷泵電路中的帶隙基準(zhǔn)電路；所述調(diào)整部件具有這樣的功能，即在將所述PLL電路的反饋環(huán)路切斷的狀態(tài)下，將所述基準(zhǔn)時(shí)鐘信號(hào)供向所述PLL電路內(nèi)的相位比較器的參考時(shí)鐘輸入部及反饋時(shí)鐘輸入部中之一，調(diào)整該帶隙基準(zhǔn)電路的相位補(bǔ)償量，以使所述帶隙基準(zhǔn)電路不發(fā)生振蕩。
8.根據(jù)權(quán)利要求第2項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述特定電路部分為所述PLL電路內(nèi)的電流型電荷泵電路；所述調(diào)整部件具有這樣的功能，即在將所述PLL電路的反饋環(huán)路切斷的狀態(tài)下，將所述基準(zhǔn)時(shí)鐘信號(hào)供向所述PLL電路內(nèi)的相位比較器的參考時(shí)鐘輸入部及反饋時(shí)鐘輸入部中之一，調(diào)整所述電流型電荷泵電路的電流驅(qū)動(dòng)能力。
9.根據(jù)權(quán)利要求第1項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述特定電路部分為用以將所述系統(tǒng)時(shí)鐘信號(hào)分配給多個(gè)功能塊的時(shí)鐘分配電路；所述調(diào)整部件，具有調(diào)整該時(shí)鐘分配電路內(nèi)的多個(gè)時(shí)鐘驅(qū)動(dòng)器間的失真(skew)以減少所述時(shí)鐘分配電路的輸出時(shí)鐘失真的功能。
10.根據(jù)權(quán)利要求第1項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述特定電路部分為與所述系統(tǒng)時(shí)鐘信號(hào)同步工作的數(shù)據(jù)保持電路；所述調(diào)整部件具有在所述數(shù)據(jù)保持電路的內(nèi)部工作中調(diào)整競(jìng)爭(zhēng)的功能。
11.根據(jù)權(quán)利要求第10項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述數(shù)據(jù)保持電路，為包括字線和傳感放大器的存儲(chǔ)電路；所述調(diào)整部件，具有調(diào)整所述傳感放大器激活所述字線的激活時(shí)刻，以便在所述存儲(chǔ)電路中不產(chǎn)生讀出錯(cuò)誤的功能。
12.根據(jù)權(quán)利要求第10項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述數(shù)據(jù)保持電路，包括串接著的第一及第二動(dòng)態(tài)電路、及讓所述第一動(dòng)態(tài)電路的輸入時(shí)鐘信號(hào)延遲并將它供向所述第二動(dòng)態(tài)電路的延遲電路；所述調(diào)整部件具有這樣的功能，即讓所述基準(zhǔn)時(shí)鐘信號(hào)通過(guò)所述第一動(dòng)態(tài)電路及所述延遲電路，調(diào)整所述延遲電路的延遲量，以便將所述第二動(dòng)態(tài)電路激活對(duì)所述第一動(dòng)態(tài)電路的輸出變化的激活時(shí)刻最佳化。
13.根據(jù)權(quán)利要求第2項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述特定電路部分為與所述PLL電路的振蕩時(shí)鐘信號(hào)同步工作的功能電路；所述調(diào)整部件具有這樣的功能，即當(dāng)根據(jù)所述基準(zhǔn)時(shí)鐘信號(hào)和所述PLL電路的反饋時(shí)鐘信號(hào)檢測(cè)到已進(jìn)入所述PLL電路的頻率引入完了后的相位微調(diào)整期間的時(shí)候，便根據(jù)所述PLL電路的振蕩時(shí)鐘信號(hào)的頻率進(jìn)行調(diào)整而讓所述功能電路內(nèi)的一個(gè)部分停止工作，以便降低所述功能電路的功耗。
14.根據(jù)權(quán)利要求第13項(xiàng)所述的半導(dǎo)體集成電路，其特征在于所述功能電路為具有標(biāo)識(shí)部及數(shù)據(jù)部的高速緩沖電路；所述調(diào)整部件，具有當(dāng)所述標(biāo)識(shí)部顯示高速緩沖未擊中的時(shí)候，進(jìn)行調(diào)整而讓所述數(shù)據(jù)部?jī)?nèi)的傳感放大器或者輸出電路中之一停止工作的功能。
全文摘要
本發(fā)明公開(kāi)了一種半導(dǎo)體集成電路。在裝有PLL(Phase Locked Loop)電路的半導(dǎo)體集成電路中，有效地利用該P(yáng)LL電路達(dá)到穩(wěn)定振蕩的時(shí)間。在實(shí)際工作準(zhǔn)備期間，在將PLL電路50的反饋環(huán)路切斷的狀態(tài)下，將基準(zhǔn)時(shí)鐘100供給相位比較器51的參考時(shí)鐘輸入部Fr及反饋時(shí)鐘輸入部Fr這兩個(gè)部，調(diào)整該相位比較器51內(nèi)的復(fù)位信號(hào)的延遲，以便減小相位比較器51內(nèi)的相位差檢測(cè)死區(qū)。
文檔編號(hào)H03L7/089GK1469550SQ03138279
公開(kāi)日2004年1月21日 申請(qǐng)日期2003年5月30日 優(yōu)先權(quán)日2002年6月3日
發(fā)明者炭田昌哉 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社