專利名稱:邏輯電路和半導體器件的制作方法
技術領域:
本發明涉及一種邏輯電路和一種包括該邏輯電路的半導體器件,尤其涉及一種適合于低功率操作的電路。
背景技術:
因為MOS晶體管變得更精細,它的擊穿電壓下降,使得操作電壓不得不降低。在這種情況下,為了維持MOS晶體管的高處理速度,MOS晶體管的閾電壓不得不因操作電壓的降低而降低,因為操作速度由MOS晶體管的有效柵壓,也就是,通過操作電壓減去MOS晶體管的閾電壓而獲得的值來控制。該值越大,處理速度越高。但是,當閾電壓設置到大約0.4V或者更小時,MOS晶體管由于MOS晶體管的亞閥值特性(衰減尾部特性)不能夠完全關閉,并且出現不希望的直流電流動的現象。由于這種現象,由許多MOS晶體管構成的半導體集成電路的基本直流電顯著增加。尤其是,在高溫操作時,MOS晶體管的閾電壓低并且衰減尾部因素高,使得由亞閥值特性引起的現象變得更嚴重。考慮這些情況,申請人在這里已經提出一種具有更精細的MOS晶體管的高速低功率半導體集成電路(日本未經審查專利申請號Hei7(1995)-86916,其對應于美國專利號2002/084804)。在該半導體集成電路中,用于控制大電流和小電流的電流供給的控制裝置插入在MOS晶體管的源級和電源之間,并且當根據使用切換電流時,電流供給到MOS晶體管,從而抑止以備用模式流動的亞閾值電流(也稱作“亞閾值漏電流”)。
發明內容
發明人在這里審查了申請人在這里提出的半導體集成電路(日本未經審查專利申請號Hei7(1995)-86916),并且發現在用于固定輸出邏輯的電路結構中有改進的余地。
由申請人在這里提出的半導體集成電路中,用于控制大電流和小電流的電流供給的控制裝置插入在具有預先確定功能的邏輯電路和電源(VCC,VSS)之間。當通過控制裝置在大電流和小電流之間切換電流時,電流供給到邏輯電路。在電流到邏輯電路的路徑被中斷的情況下,邏輯電路的輸出通過電平保持電路來保持。電平保持電路通過連接兩個反相器來形成,在這兩個反相器的每個中p溝道型MOS晶體管和n溝道型MOS晶體管環形串聯。電平保持電路保持輸出邏輯,當到邏輯電路的電流路徑被中斷時。因為保持電路通過如上所述環形連接兩個反相器而形成,四個MOS晶體管是必需的。因為MOS晶體管變得更精細,亞閾值電流必須抑止的許多電路存在于半導體集成電路中,因此許多保持電路是必需的。因此,MOS晶體管的數目,甚至僅僅在保持電路中,是巨大的。
本發明的一個目的在于提供一種簡化電路的技術,其中該電路用于當抑止亞閾值電流時固定邏輯門輸出邏輯。
本發明的上述和其它目的以及新特征將從說明書的描述和附圖中變得明白。
在說明書中公開的發明典型的概要將如下簡要地描述。
一種邏輯電路具有n溝道型第一晶體管,該晶體管在第二電源終端和低電勢端電源之間給出,并且能夠根據輸入控制信號中斷到邏輯門的電源;p溝道型第二晶體管,該晶體管在高電勢端電源和邏輯門的輸出節點之間給出,并且能夠與第一晶體管的電源中斷操作連鎖地將邏輯門的輸出節點固定到高電平,并且第一晶體管的閾電壓設置為高于作為邏輯門組成部分的晶體管的閾電壓。因為MOS晶體管變得更精細,它的擊穿電壓下降,使得操作電壓不得不降低。為了維持晶體管的高速開關操作,晶體管的閾電壓不得不因操作電壓的下降而下降。
根據該裝置,第一晶體管中斷到邏輯門的電源,并且第二晶體管與電源中斷操作連鎖地將邏輯門的輸出節點固定到高電平。因此,用于當抑止亞閾值電流時固定邏輯門的輸出邏輯的電路由第一和第二晶體管構成,從而實現電路的簡化。在這種情況下,通過將第一晶體管的閾電壓設置為高于作為邏輯門組成部分的晶體管的閾電壓,保證第一晶體管中亞閾值電流的減小。
一種邏輯電路包括n溝道型第一晶體管,該晶體管在第二電源終端和低電勢端電源之間給出,并且能夠根據輸入控制信號中斷到邏輯門的電源;n溝道型第二晶體管,該晶體管在低電勢端電源和邏輯門的輸出節點之間給出,并且能夠與第一晶體管的電源中斷操作連鎖地將邏輯門的輸出節點固定到低電平,并且第一晶體管的閾電壓設置為高于作為邏輯門組成部分的晶體管的閾電壓。
根據該裝置,第一晶體管中斷到邏輯門的電源,并且第二晶體管與電源中斷操作連鎖地將邏輯門的輸出節點固定到高電平。因此,用于當抑止亞閾值電流時固定邏輯門的輸出邏輯的電路由第一和第二晶體管構成,從而實現電路的簡化。在這種情況下,通過將第一晶體管的閾電壓設置為高于作為邏輯門組成部分的晶體管的閾電壓,保證第一晶體管中亞閾值電流的減小。
圖1是電路圖,其顯示根據本發明的邏輯電路的結構實例。
圖2是電路圖,其顯示邏輯電路結構的另一實例。
圖3是電路圖,其顯示邏輯電路結構的另一實例。
圖4是電路圖,其顯示與邏輯電路比較的電路的結構實例。
圖5是電路圖,其顯示邏輯電路結構的另一實例。
圖6是電路圖,其顯示邏輯電路結構的另一實例。
圖7是電路圖,其顯示邏輯電路結構的另一實例。
圖8是電路圖,其顯示一種解碼器的結構實例,根據本發明的邏輯電路應用于該解碼器。
圖9是電路圖,其顯示一種時鐘驅動器的結構實例,根據本發明的邏輯電路應用于該時鐘驅動器。
圖10是電路圖,其顯示該時鐘驅動器主要部分的結構實例。
圖11是電路圖,其顯示一種包括輸出驅動器和輸出緩沖器的輸出電路的結構實例,根據本發明的邏輯電路應用于該輸出電路。
圖12是電路圖,其顯示該輸出驅動器主要部分詳細結構的實例。
圖13是說明該輸出驅動器操作實例的圖。
圖14是電路圖,其顯示該輸出驅動器主要部分詳細結構的實例。
圖15是電路圖,其顯示該輸出驅動器主要部分詳細結構的實例。
圖16是電路圖,其顯示輸出緩沖器和外圍組成部分詳細結構的實例。
圖17是說明輸出驅動器和輸出緩沖器主要部分的操作的圖。
具體實施例方式
圖1顯示根據本發明的邏輯電路的結構實例。
圖1中所示的邏輯電路包括,雖然沒有特別地限制,具有預先確定功能的邏輯門100,以及連接到邏輯門100的n溝道型MOS晶體管103和p溝道型MOS晶體管104。
雖然沒有特別地限制,邏輯門100如下構成。
邏輯門100具有第一電源終端101和第二電源終端102,高電勢端電源VDDI供給到第一電源終端,而低電勢端電源(地GND)供給到第二電源終端。高電勢端電源VDDI通過未顯示的降壓電路降低從外部供給的高電勢端電源VCC來獲得。
邏輯門100如下構成。
p溝道型MOS晶體管105和n溝道型MOS晶體管106串聯,從而形成用于反轉輸入信號114的邏輯的反相器。p溝道型MOS晶體管105的源極連接到高電勢端電源VDDI,并且n溝道型MOS晶體管106的源極連接到第二電源終端102。反相器的輸出信號傳送到p溝道型MOS晶體管108和n溝道型MOS晶體管107的柵極。p溝道型MOS晶體管108,p溝道型MOS晶體管109和n溝道型MOS晶體管110串聯。p溝道型MOS晶體管108的源極連接到第一電源終端101,并且n溝道型MOS晶體管110的源極連接到第二電源終端102。控制信號113傳送到p溝道型MOS晶體管109和n溝道型MOS晶體管110的柵極。從p溝道型MOS晶體管109和n溝道型MOS晶體管110的串聯點,引出邏輯門100的輸出節點115。
n溝道型MOS晶體管103在第二電源終端102和低電勢端電源(GND)之間給出,并且可以根據輸入控制信號116中斷到邏輯門100的電源。特別地,當控制信號116處于高電平時,n溝道型MOS晶體管103導通,并且第二電源終端102連接到地GND,從而使得能夠供給低電勢端電源。當控制信號116處于低電平時,n溝道型MOS晶體管103關閉,使得到邏輯門100的電源被中斷。通過電源的中斷,邏輯門100進入不工作狀態(備用狀態)。在到邏輯門100的電源被中斷的情況下,為了防止邏輯門100的輸出節點115的邏輯變得不明確,與n溝道型MOS晶體管103的電源中斷操作連鎖地,p溝道型MOS晶體管104導通,從而將輸出節點115的邏輯固定在高電平。
在p溝道型MOS晶體管104不存在的情況下,節點115的邏輯變得不明確或者非常慢地變高。因此,例如,如圖4中所示,邏輯門121布置于邏輯門100的后一級的情況下,邏輯門121的邏輯操作被擾亂或者饋通被傳遞到形成第一輸入級的p溝道型MOS晶體管118和n溝道型MOS晶體管119的串聯電路。在到邏輯門100的電源被中斷的情況下,圖1中所示的p溝道型MOS晶體管104操作,以將邏輯門100的輸出節點115固定在高電平,使得輸出節點的邏輯不會變得不明確。
構成邏輯門100的MOS晶體管105,106,107,108,109和110中每個晶體管的閾電壓設置為低。相反地,n溝道型MOS晶體管103和p溝道型MOS晶體管104中每個晶體管的閾電壓設置為高于MOS晶體管105,106,107,108,109和110中每個晶體管的閾電壓。因為擊穿電壓因MOS晶體管變得更精細而下降,MOS晶體管的操作電壓不得不降低。為了維持高處理速度,MOS晶體管105,106,107,108,109和110中每個晶體管的閾電壓不得不根據操作電源電壓而降低。另一方面,用于減小構成邏輯門100的MOS晶體管的亞閾值電流的電路的操作,與邏輯門100比較可能慢。因此,MOS晶體管103和104中每個晶體管的閾電壓設置為高于構成邏輯門100的任何MOS晶體管的閾電壓,從而減小MOS晶體管103和104的亞閾值電流。MOS晶體管的閾電壓,雖然沒有特別地限制,通過在離子注入時改變雜質濃度來控制。
如上所述,通過在高電勢端電源VDDI和邏輯門100的輸出節點115之間提供p溝道型MOS晶體管104,并且與n溝道型MOS晶體管103的電源中斷操作連鎖地導通p溝道型MOS晶體管104,邏輯門100輸出節點115的邏輯可以固定到高電平。這樣,不需要提供用于保持邏輯門100的輸出節點115的邏輯的保持電路。因為保持電路通過如上所述環形連接兩個反相器而形成,需要四個MOS晶體管。在本實施方案中,一個p溝道型MOS晶體管就足夠了,使得MOS晶體管的數目可以減少。因為與MOS晶體管105,106,107,108,109和110中每個晶體管的閾電壓比較,n溝道型MOS晶體管103和p溝道型MOS晶體管104中每個晶體管的閾電壓設置為較高,所以n溝道型MOS晶體管103和p溝道型MOS晶體管104中的亞閾值電流非常小。
現在將描述邏輯電路結構的另一個實例。
圖2顯示邏輯電路結構的另一個實例。
圖2中所示的邏輯電路主要不同于圖1的邏輯電路關于一點,即p溝道型MOS晶體管104的閾電壓設置為低,以類似于構成邏輯門100的MOS晶體管的方式。如果p溝道型MOS晶體管104關閉狀態下的亞閾值電流在允許范圍內,即使p溝道型MOS晶體管104的閾電壓設置為低,也沒有特別的延遲。
當用戶希望將輸出節點115的邏輯固定在高電平時,如圖3中所示,布置一個反相器就足夠了,該反相器通過在邏輯門100的后一級串聯p溝道型MOS晶體管111和n溝道型MOS晶體管112而形成,將邏輯門100的輸出信號反轉,并且將反轉的信號傳送到后面的電路。
如圖5中所示,邏輯門100的輸出節點115的邏輯可以固定在低電平。在圖5中所示的結構中,通過串聯p溝道型MOS晶體管111和n溝道型MOS晶體管112而形成的反相器作為邏輯門100中的最后一級電路來提供。提供p溝道型MOS晶體管129,該晶體管的操作由控制信號116來控制。通過p溝道型MOS晶體管129,到通過串聯p溝道型MOS晶體管111和n溝道型MOS晶體管112而獲得的電路的電源被中斷。為了使n溝道型MOS晶體管103和n溝道型MOS晶體管130互補地工作,提供通過串聯p溝道型MOS晶體管127和n溝道型MOS晶體管128而形成的反相器,控制信號116由反相器反轉,并且反轉的信號傳送到n溝道型MOS晶體管103的柵極。出于與上述情況類似的原因,MOS晶體管103,127,128,129和130中每個晶體管的閾電壓設置為高于構成邏輯門100的每個晶體管的閾電壓。
在該結構中,當控制信號116處于低電平時,p溝道型MOS晶體管129和n溝道型MOS晶體管103導通,并且操作電壓供給到電路,使得邏輯門100工作。相反,當控制信號116處于高電平時,p溝道型MOS晶體管129和n溝道型MOS晶體管103關閉,并且到電路的電源被中斷,使得邏輯門100進入備用模式。
在圖6中所示的結構中,提供p溝道型MOS晶體管131和n溝道型MOS晶體管132,n溝道型MOS晶體管132的操作由控制信號116來控制。p溝道型MOS晶體管131和n溝道型MOS晶體管132中每個晶體管的閾電壓設置為高于構成邏輯門100的每個晶體管的閾電壓,出于與上述情況類似的原因。
p溝道型MOS晶體管131在高電勢端電源VDDI和第一電源終端101之間給出,并且根據控制信號116中斷到邏輯門100的電源。n溝道型MOS晶體管132在邏輯門100的輸出節點115和地GND之間給出,并且與邏輯門100的電源中斷連鎖地將輸出節點115固定在低電平。
當邏輯門100的元件數目大時,邏輯門100的內部電源被劃分,因此提供多個第二電源終端,并且電源從每個終端供給。例如,在圖7中所示的情況中,邏輯門100中的低電勢端電源劃分成電路塊141和連接到電路塊141的電路塊142,因此提供第二電源終端102-1和102-2。與終端102-1和102-2相對應,提供n溝道型MOS晶體管103-1和103-2。n溝道型MOS晶體管103-1和103-2的操作由控制信號116來控制,因此使得能夠中斷到電路141和142的電源。出于與上述情況類似的原因,n溝道型MOS晶體管103-1和103-2中每個晶體管的閾電壓設置為高于構成邏輯門100的任何晶體管的閾電壓。
現在將描述根據本發明的邏輯電路的應用實例。
圖8是顯示一種解碼器,根據本發明的邏輯電路應用于該解碼器。
編碼器800具有(雖然沒有特別地限制)解碼作為半導體集成電路實例的半導體存儲設備中行地址和列地址的功能。解碼器800包括門155,156,157和158,它們構成用于接收由兩位組成的地址信號的緩沖器,用于解碼接收到的地址信號的解碼線組159,以及用于根據解碼線組159的邏輯信號獲得解碼輸出的多個解碼邏輯151,152,153和154。在這種情況下,解碼邏輯151,152,153和154是本發明中的邏輯門的實例。
解碼邏輯151,152,153和154具有相同的結構。例如,解碼邏輯151通過連接p溝道型MOS晶體管161,162,164,165和167以及n溝道型MOS晶體管163,166和168來形成。MOS晶體管161,162,164和165中每個晶體管的門寬度(W)和門長度(L)的比W/L設置為3/0.16。MOS晶體管163和166中每個晶體管的比W/L設置為2/0.16。MOS晶體管167的比W/L設置為24/0.16,并且MOS晶體管168的比W/L設置為12/0.16。解碼器800具有第一電源終端171以及第二電源終端172和173,高電勢端電源VDDI供給到第一電源終端,而低電勢端電源(GND)供給到第二電源終端。
與第二電源終端172和173相對應,提供n溝道型MOS晶體管173和174。n溝道型MOS晶體管173和174中的每個晶體管根據片選信號CS中斷到解碼邏輯151,152,153和154的電源。對于解碼邏輯151,152,153和154的輸出節點161,162,163和164,提供p溝道型MOS晶體管181,182,183和184,它們能夠與中斷到解碼邏輯151,152,153和154的電源的操作連鎖地,將輸出節點161,162,163和164固定在高電平。p溝道型MOS晶體管181,182,183和184中每個晶體管的W/L為12/0.16。
構成解碼邏輯151,152,153和154的每個晶體管的閾電壓設置為低,使得即使高電勢端電源VDDI低也能夠執行高速操作。相反地,出于與上述情況類似的原因,p溝道型MOS晶體管181,182,183和184以及n溝道型MOS晶體管173和174中每個晶體管的閾電壓設置為大于構成解碼邏輯151,152,153和154的每個MOS晶體管的閾電壓。
圖9顯示根據本發明的邏輯電路應用于時鐘驅動電路的情況。
圖9中所示的時鐘驅動電路190具有(雖然沒有特別地限制)將時鐘信號分配到半導體集成電路中功能模塊的功能,并且它通過連接多個2輸入邏輯門191而形成。時鐘信號CLK輸入到第一輸入級中的2輸入門191的一個輸入端,并且片選信號CS輸入到另一個輸入端。前一級的2輸入邏輯門的輸出信號和片選信號輸入到位于下一級的2輸入邏輯門。
圖10顯示多個2輸入邏輯門191中一個邏輯門的結構。2輸入邏輯門191具有通過串聯p溝道型MOS晶體管192和n溝道型MOS晶體管193而形成的反相器197。反相器197的第一電源終端198連接到高電勢端電源VDDI,并且第二電源終端199經由n溝道型MOS晶體管194連接到地(GND)。n溝道型MOS晶體管194可以基于片選信號CS終端到反相器197的電源。在反相器197的輸出節點196和高電勢端電源VDDI之間,提供p溝道型MOS晶體管195,其用于與中斷到反相器197的電源的操作連鎖地將輸出節點196固定到高電平。反相器197是本發明的邏輯門的實例。出于與上述情況類似的原因,構成反相器197的MOS晶體管192和193中每個晶體管的閾電壓設置為低,并且MOS晶體管194和195中每個晶體管的閾電壓設置為高于MOS晶體管192和193中每個晶體管的閾電壓。MOS晶體管192和193中每個晶體管的比W/L設置為24/0.16,MOS晶體管194的比W/L設置為48/0.16,并且MOS晶體管195的比W/L設置為1/0.16。
現在將描述根據本發明的邏輯電路應用于作為半導體集成電路實例的半導體存儲設備中的輸出驅動器的情況。
圖11顯示半導體存儲設備中的包括輸出驅動器和輸出緩沖器的輸出電路。
輸出驅動器142包括(雖然沒有特別地限制)輸出驅動電路201,202和203,連接到輸出驅動電路201和202的阻尼電阻器211和212,以及用于切換來自輸出緩沖器43的信號波輸出的上升/下降特性的開關控制電路204。輸出驅動器201,202和203以及開關控制電路204通過從芯片控制器46傳送來的驅動器啟動信號DOC來啟動。輸出驅動器201,202和203基于數據DATA來驅動輸出緩沖器43,數據DATA在輸出驅動器201,202和203被驅動器啟動信號DOC啟動的狀態下輸入。
輸出緩沖器43包括(雖然沒有特別地限制)通過串聯p溝道型MOS晶體管231和n溝道型MOS晶體管232而形成的第一輸出驅動器,和通過串聯p溝道型MOS晶體管233和n溝道型MOS晶體管234而形成的第二輸出驅動器。p溝道型MOS晶體管231和233的源極連接到高電勢端電源VCC,并且n溝道型MOS晶體管232和234的源極連接到地GND。
靜電屏蔽器件26布置于輸出驅動器42和輸出緩沖器43之間。靜電屏蔽器件26包括(雖然沒有特別地限制)電阻221,222,223和224。布置在用于輸出信號的襯墊(pad)17附近的靜電屏蔽器件27包括,連接到輸出緩沖器43的輸出信號線和高電勢端電源VCC的二極管271,以及連接到輸出緩沖器43的輸出信號線和地GND的二極管272。
輸出驅動電路201,202和203中的每個驅動器基本地包括,如圖12中所示,門電路241,242,243和244,p溝道型MOS晶體管245和247,以及n溝道型MOS晶體管246和248。門電路241獲得輸入數據DATA和驅動器啟動信號DOC之間的邏輯,并且p溝道型MOS晶體管245根據該邏輯輸出來驅動。門電路242獲得輸入數據DATA和驅動器啟動信號DOC之間的邏輯,并且根據該邏輯輸出來驅動n溝道型MOS晶體管246。門電路243獲得輸入數據DATA和驅動器啟動信號DOC之間的邏輯,并且p溝道型MOS晶體管247根據該邏輯輸出來驅動。門電路244獲得輸入數據DATA和驅動器啟動信號DOC之間的邏輯,并且n溝道型MOS晶體管248根據該邏輯輸出來驅動。p溝道型MOS晶體管245和247的源極連接到高電勢端電源VCC,并且n溝道型MOS晶體管246和248的源極連接到地GND。輸出驅動電路具有第一輸出終端291和第二輸出終端292,用于以MOS晶體管的漏極開路的形式來驅動輸出驅動器43。特別地,p溝道型MOS晶體管245的漏極和n溝道型MOS晶體管246的漏極經由電阻249彼此連接,并且輸出驅動電路的第一輸出終端291從p溝道型MOS晶體管245的漏極和電阻249之間的連接點引出。p溝道型MOS晶體管247的漏極和n溝道型MOS晶體管248的漏極經由電阻250彼此連接,并且輸出驅動電路的第二輸出終端292從n溝道型MOS晶體管248的漏極和電阻250之間的連接點引出。
p溝道型MOS晶體管245具有通過將輸出緩沖器43中的p溝道型MOS晶體管231或233的柵極驅動到高電平來復位p溝道型MOS晶體管的功能。因此,p溝道型MOS晶體管245稱作“pMOS復位電路281”。
n溝道型MOS晶體管246和電阻249具有通過將輸出緩沖器43中的p溝道型MOS晶體管231或233的柵極驅動到低電平來設置n溝道型MOS晶體管的功能。因此,n溝道型MOS晶體管246和電阻249稱作“pMOS設置電路282”。
n溝道型MOS晶體管247和電阻250具有通過將輸出緩沖器43中的n溝道型MOS晶體管232或234的柵極驅動到高電平來設置n溝道型MOS晶體管的功能。因此,n溝道型MOS晶體管247和電阻250稱作“nMOS設置電路283”。
p溝道型MOS晶體管248具有通過將輸出緩沖器43中的n溝道型MOS晶體管232或234的柵極驅動到低電平來復位n溝道型MOS晶體管的功能。因此,n溝道型MOS晶體管248稱作“nMOS復位電路284”。
電阻249和250具有延遲輸出驅動器43的驅動的功能。通過基于驅動器啟動信號DOC來適當地使用包括這種電阻的電路和不包括這種電阻的電路,輸出驅動器42的驅動能力可以切換。通過基于驅動器啟動信號DOC來改變與輸出緩沖器43中的輸出操作相關的MOS晶體管數目,輸出緩沖器驅動尺寸可以改變。例如,為了遵照LV-CMOS接口或者LV-TTL接口,如圖13中所示,優選地基于驅動器啟動信號DOC來適當地使用輸出驅動電路201,202和203中的pMOS復位電路281,pMOS設置電路282,nMOS設置電路283和nMOS復位電路284。特別地,為了遵照LV-CMOS接口,通過使用輸出驅動電路201中的pMOS設置電路282和nMOS設置電路283以及輸出驅動電路202和203中的所有設置電路和復位電路,輸出緩沖器43被高速驅動。在LV-CMOS接口中,如從圖39顯然明白的,低電平端的噪聲容限131和高電平端的噪聲容限132大。因此,通過高速驅動輸出緩沖器43,作為來自輸出緩沖器43的輸出信號的波形上升/下降特性的tr/tf值減小,并且信號傳送時間可以縮短。
另一方面,為了遵照LV-TTL接口,使用輸出驅動電路201中的pMOS設置電路282和nMOS設置電路283以及輸出驅動電路202中的pMOS復位電路281和nMOS復位電路284。其它電路與輸出緩沖器43的驅動無關。通過以這種方式降低輸出緩沖器43的驅動能力,來自輸出緩沖器43的輸出電流減小,并且包含于輸出波形中的噪聲減小,出于下面的原因。在LV-TTL接口中,高電勢端電源VCC的電平越低,低電平端的噪聲容限變得越小。高電勢端電源VCC的電平越高,高電平端的噪聲容限變得越小。因此,包含于輸出信號中的噪聲不得不通過低速驅動輸出緩沖器43來抑止。
圖14~16顯示輸出驅動器42和輸出緩沖器43更詳細結構的實例。
在圖14~16中所示的每個MOS晶體管旁邊,標明相應MOS晶體管的W/L比。
如圖14中所示,開關控制電路204包括第一DOC驅動器262,第二DOC驅動器261和數據驅動器263。來自第一DOC驅動器262,第二DOC驅動器261和數據驅動器263的輸出信號DOC_B_C,DOC_T_C,DOC_B,DOC_T,DATA_B和DATA_T傳送到圖15中所示的輸出驅動電路201,202-1,202-2,203-1和203-2。圖15中的輸出驅動電路202-1和202-1對應于圖11中的輸出驅動電路202,并且圖15中的輸出驅動電路203-1和203-2對應于圖11中的輸出驅動電路203。輸出驅動電路201,202-1,202-2,203-1和203-2的輸出信號經由靜電屏蔽器件26傳送到圖16中所示的輸出緩沖器43。在輸出緩沖器43的前一級和后一級中,分別布置靜電屏蔽器件27-1和27-2。靜電屏蔽器件27-1和27-2對應于圖11中的靜電屏蔽器件27。因為包含于輸出緩沖器43中的MOS晶體管必須驅動外部負載,使用與其它MOS晶體管相比具有較高門尺寸比(W/L)例如100/0.6,200/0.6等的MOS晶體管。
如圖15中所示,在開關控制電路204和輸出驅動電路201,202-1,202-2,203-1和203-2中,許多根據本發明的邏輯電路被使用。
例如,輸出驅動電路203-1包括能夠中斷到邏輯門251的電源的n溝道型MOS晶體管254,能夠與由n溝道型MOS晶體管254執行的電源終端操作連鎖地,將邏輯門251的輸出節點255固定到低電平的n溝道型MOS晶體管252,以及用于互補地導通n溝道型MOS晶體管252和254的反相器253。出于與上述情況類似的原因,構成邏輯門251的每個MOS晶體管的閾電壓設置為低,并且MOS晶體管252和254以及形成反相器253的MOS晶體管中每個晶體管的閾電壓設置為高。
圖17顯示圖14~16中的輸出驅動器42和輸出緩沖器43的主要部分的真值表。在圖17中,“L”表示低電平,“H”表示高電平,“HZ”表示高阻態,并且“X”表示該邏輯不明確。
雖然由發明人在這里實現的本發明已經在上面具體地描述,顯然,本發明并不局限于該實施方案,而是可以不背離要點作各種改變。
例如,本發明并不局限于圖8中所示的解碼器,圖9和10中所示的時鐘驅動器,圖14~16中所示的輸出驅動器等,而是本發明的實現可以通過適當地修改用于中斷電源的晶體管以用于以類似于圖1~3和圖5和6中所示邏輯電路的方式固定輸出結點的邏輯的電導和連接部分。
雖然由發明人在這里實現的本發明應用于應用領域中作為本發明背景的解碼器,時鐘驅動電路和輸出電路的情況已經在上面描述,但是本發明并不局限于這些情況,而是可以應用于各種電子電路。
本發明可以在電子電路至少包括邏輯門的情況下應用。
由在本說明書中公開的發明典型而產生的作用將簡要描述如下。
在備用模式等中,到邏輯門的電源由第一晶體管中斷,并且邏輯門的輸出結點由第二晶體管與電源中斷操作連鎖地固定到高電平。因此,用于當抑止亞閾值電流時固定邏輯門的輸出邏輯的電路可以由第一和第二晶體管來構成,從而使得能夠簡化電路。
因為到邏輯門的電源由第一晶體管中斷,并且邏輯門的輸出結點由第二晶體管與電源中斷操作連鎖地固定到高電平,用于當抑止亞閾值電流時固定邏輯門的輸出邏輯的電路可以由第一和第二晶體管來構成,從而使得能夠簡化電路。
權利要求
1.一種邏輯電路包括邏輯門,包括第一電源終端,高電勢端電源供給到該第一電源終端,第二電源終端,低電勢端電源供給到該第二電源終端,以及可以由從所述第一和第二電源終端供給的電源操作的晶體管;n溝道型第一晶體管,該晶體管在所述第二電源終端和所述低電勢端電源之間給出,并能夠根據輸入控制信號中斷到所述邏輯門的電源;p溝道型第二晶體管,該晶體管在所述高電勢端電源和所述邏輯門輸出節點之間給出,并能夠與所述第一晶體管的電源中斷操作有關地將所述邏輯門的輸出節點固定到高電平,其中所述第一和第二晶體管中每個的閾電壓設置得高于作為所述邏輯門組成部分的晶體管的閾電壓。
2.一種邏輯電路包括邏輯門,包括第一電源終端,高電勢端電源供給到該第一電源終端,第二電源終端,低電勢端電源供給到該第二電源終端,以及可以由從所述第一和第二電源終端供給的電源操作的晶體管;n溝道型第一晶體管,該晶體管在所述第二電源終端和所述低電勢端電源之間給出,并能夠按照輸入控制信號中斷到所述邏輯門的電源;n溝道型第二晶體管,該晶體管在所述低電勢端電源和所述邏輯門輸出節點之間給出,并能夠與所述第一晶體管的所述電源中斷操作連鎖地將所述邏輯門的輸出節點固定到低電平,其中所述第一和第二晶體管中每個的閾電壓設置得高于作為所述邏輯門組成部分的晶體管的閾電壓。
3.根據權利要求1或2的邏輯電路,其中所述邏輯門中的第二電源終端包括多個終端,這些終端依照所述邏輯門的內部結構彼此獨立,并且所述第一晶體管包括多個晶體管,這些晶體管根據所述多個終端布置。
4.一種邏輯電路包括邏輯門,包括第一電源終端,高電勢端電源供給到該第一電源終端,第二電源終端,低電勢端電源供給到該第二電源終端,以及可以由從所述第一和第二電源終端供給的電源操作的晶體管;p溝道型第一晶體管,該晶體管在所述第一電源終端和所述高電勢端電源之間給出,并能夠依照輸入控制信號中斷到所述邏輯門的電源;n溝道型第二晶體管,該晶體管在所述低電勢端電源和所述邏輯門輸出節點之間給出,并能夠與所述第一晶體管的所述電源中斷操作連鎖地將所述邏輯門的輸出節點固定到低電平,其中所述第一和第二晶體管中每個的閾電壓設置得高于作為所述邏輯門組成部分的晶體管的閾電壓。
5.根據權利要求1,2和4中任何一個的邏輯電路,其中所述邏輯門包括具有連接到所述輸出節點的輸出的NOR電路。
6.根據權利要求1,2和4中任何一個的邏輯電路,其中所述邏輯電路包含于一個半導體器件中,所述半導體器件包括用于解碼輸入地址線的解碼線組和用于根據所述解碼線組的邏輯信號獲得解碼輸出的多個解碼邏輯電路。其中所述多個解碼邏輯電路包括所述邏輯電路。
7.根據權利要求1,2和4中任何一個的邏輯電路,其中所述邏輯電路包含于一個半導體器件中,所述半導體器件包括時鐘驅動電路,所述時鐘驅動電路包括多個時鐘驅動器,每個時鐘驅動器具有用于接收時鐘信號的時鐘輸入終端,和用于接收選擇信號的選擇信號輸入終端,其中所述多個時鐘驅動器中的每個包括所述邏輯電路,經由所述時鐘輸入終端輸入的時鐘信號輸入到所述邏輯門,并且經由所述選擇信號輸入終端輸入的選擇信號作為所述控制信號傳送到所述第一晶體管。
8.根據權利要求1,2和4中任何一個的邏輯電路其中所述邏輯電路包含于一個半導體器件中,所述半導體器件包括用于輸出信號的輸出緩沖器和用于根據輸入數據驅動所述輸出緩沖器的輸出驅動器,其中所述輸出驅動器包括所述邏輯電路。
9.根據權利要求1,2和4中任何一個的邏輯電路其中所述邏輯電路包含于一個半導體器件中,所述半導體器件包括用于輸出信號的輸出緩沖器和用于根據輸入數據驅動所述輸出緩沖器的輸出緩沖器,其中所述輸出驅動器包括多個輸出驅動電路,和一個切換控制電路,該切換控制電路用于通過控制所述輸出驅動電路而切換從所述輸出緩沖器輸出的信號波形的上升/下降特性。
10.一種半導體器件,包括用于接收第一電壓的第一電壓終端;用于接收大于所述第一電壓的第二電壓的第二電壓終端;邏輯電路,包括第一終端,連接到所述第二電壓終端的第二終端,輸出終端,第一N型晶體管,和第一P型晶體管;第二N型晶體管,其具有連接于所述第一電壓終端和所述第一終端之間的源漏間路徑和用于接收控制信號的門;第二P型晶體管,其具有連接于所述第二電壓終端和所述輸出終端之間的源漏間路徑和用于接收所述控制信號的門,其中所述第二N型晶體管的閾電壓大于所述第一N型晶體管的閾電壓,其中所述第二P型晶體管的閾電壓大于所述第一P型晶體管的閾電壓。
11.一種半導體器件,包括用于接收第一電壓的第一電壓終端;用于接收大于所述第一電壓的第二電壓的第二電壓終端;邏輯電路,包括連接到所述第一電壓終端的第一終端,第二終端,輸出終端,第一N型晶體管,和第一P型晶體管;第二P型晶體管,其具有連接于所述第二電壓終端和所述第二終端之間的源漏間路徑和用于接收控制信號的門;第二N型晶體管,其具有連接于所述第一電壓終端和所述輸出終端之間的源漏間路徑和用于接收所述控制信號的門,其中所述第二N型晶體管的閾電壓大于所述第一N型晶體管的閾電壓,其中所述第二P型晶體管的閾電壓大于所述第一P型晶體管的閾電壓。
12.根據權利要求10或11的半導體器件,其中所述邏輯電路包括連接到所述輸出終端的NOR電路,其中所述NOR電路包括所述第一N型晶體管和所述第一P型晶體管。
13.根據權利要求10的半導體器件,其中所述第二N型晶體管是用于減小所述邏輯電路亞閾值電流的晶體管,其中所述第二P型晶體管是用于將所述邏輯電路的所述輸出終端的電勢固定為所述第二電壓的晶體管。
14.根據權利要求11的半導體器件,其中所述第二P型晶體管是用于減小所述邏輯電路亞閾值電流的晶體管,其中所述第二N型晶體管是用于將所述邏輯電路的所述輸出終端的電勢固定為所述第一電壓的晶體管。
15.根據權利要求10或11的半導體器件,進一步包括數據輸出終端和連接到所述數據輸出終端的數據輸出電路,其中所述數據輸出電路包括所述邏輯電路。
全文摘要
本發明涉及簡化用于當抑止亞閾值電流時固定邏輯門的輸出邏輯的電路。邏輯電路具有能夠根據輸入控制信號中斷到邏輯門的電源的n溝道型第一晶體管,和能夠與由第一晶體管的電源中斷操作連鎖地將邏輯門的輸出節點固定為高電平的p溝道型第二晶體管,并且第一晶體管的閾電壓設置成高于作為邏輯門組成部分的晶體管的閾電壓。用于中斷到邏輯門的電源的裝置由第一晶體管來實現,并且用于將邏輯門的輸出節點固定為高電平的裝置由第二晶體管來實現,從而簡化用于當抑止亞閾值電流時固定邏輯門的輸出邏輯的電路。
文檔編號H03K19/0948GK1435947SQ0310231
公開日2003年8月13日 申請日期2003年1月30日 優先權日2002年1月31日
發明者齊藤良和, 長田健一 申請人:株式會社東芝, 日立超大規模集成電路系統株式會社