專利名稱：帶通德爾塔西格馬舍位器和多位數字信號的舍位方法
技術領域：
本發明一般涉及射頻傳輸，而具體涉及一種通過降低多位數字信號的位來降低射頻傳輸中的噪聲的德爾塔西格馬舍位器(delta sigma truncator)，并且涉及用于降低噪聲的多位數字信號的舍位方法。
背景技術：
在典型無線系統如WCDMA中，帶通信號處理必須滿足兩個主要規范(1)帶內誤差矢量幅度(EVM)，以及(2)帶外鄰近信道泄漏比(ACLR)以及其它規范。施加在EVM和ACLR上的限制是嚴格的。
對于WCDMA應用，具有在5MHZ和10MHZ的帶外ACLR規范和用于傳輸器的EVM規范。通常，在10MHZ具有強濾波，其幫助降低10MHZ ACLR規范，但5MHZ如此接近信號頻帶，使得5MHZACLR規范有些更難于滿足。因為傳輸鏈中的所有模塊都具有滿足ACLR規范的效果，所以對于要滿足的系統的所有規范，每個效果應該充分地處于規范之下。
在5MHZ的ACLR規范確定數模轉換器中要求的位數。對于WCDMA應用，此數通常是9或者10位。其它規范，即EVR和10MHZ ACLR，通常可使用6位來滿足。
發明內容
本發明是一種帶通德爾塔西格馬舍位器，其將信號有效舍位，使得6位數模轉換器可用于信號處理電路中，并且滿足EVM和5MHZ和10MHZ ACLR規范。該帶通德爾塔西格馬舍位器包括輸入裝置，用于接收第一多位數字信號的序列，每個第一多位數字信號具有多個數據位和第一數量的符號位。在該帶通德爾塔西格馬舍位器中還包括符號擴展裝置，用于向第二多位數字信號符號擴展每個第一多位數字信號，第二多位數字信號具有與在第一多位數字信號中的數據位的數量相同數量的數據位，以及第二數量的符號位。根據本發明構造的帶通德爾塔西格馬舍位器還包括輸出裝置，用于從每個單獨關聯第二多位數字信號之一以及每個具有如在關聯的第二多位數字信號中相同數量的數據位的第三多位數字信號的序列，提供每個具有選擇的數量的第三多位數字信號的最高有效數據位的第四多位數字信號的序列，以及每個具有剩余數量的第三多位數字信號的最低有效數據位的第五多位數字信號的序列。在該帶通德爾塔西格馬舍位器中還包括延遲裝置，用于將每個第五多位數字信號延遲一段時間，該時間等于在連續的第一多位數字信號間的時間，以及將每個第五多位數字信號延遲一段時間，該時間等于在連續的第一多位數字信號間時間的兩倍，并且將第五多位數字信號反相，第五多位數字信號已被延遲等于在連續的第一多位數字信號間時間的兩倍的一段時間。以關于選擇的頻率與第一多位數字信號的頻率的比的乘數乘延遲一段時間的每個第五多位數字信號，該時間等于在連續的第一多位數字信號間的時間，以擴展第六多位數字信號的序列，第六多位數字信號的數據位的數量是在第五多位數字信號中的數據位的數量和乘數的乘積。根據本發明構造的帶通德爾塔西格馬舍位器，還包括求和裝置，用于向每個第二多位數字信號增加第五多位數字信號，其已被延遲一段時間并且被反相，該時間等于在連續的第一多位數字信號間的時間的兩倍，以及第六多位數字信號，以擴展第三多位數字信號的序列。
根據本發明的一種多位數字信號的舍位方法，包括以下步驟提供第一多位數字信號的序列，每個第一多位數字信號具有多個數據位，和第一數量的符號位；并且將每個第一多位數字信號符號擴展到第二多位數字信號，第二多位數字信號具有與在第一多位數字信號中的數據位的數量相同數量的數據位，以及第二數量的符號位。該方法也包括步驟為了擴展第三多位數字信號，每個第三多位數字信號單獨關聯于第二多位數字信號之一，并且每個第三多位數字信號具有如在關聯的第二多位數字信號中相同數量的數據位，向每個第二多位數字信號增加多位數字信號，其已經從選擇的數量的第三多位數字信號的最低有效位擴展，并且延遲一段時間并且反相，該時間等于在連續的第一多位數字信號間的時間，以及多位數字信號，其已經從選擇的數量的第三多位數字信號的最低有效位擴展，并且延遲等于在連續的第一多位數字信號間的時間的一段時間，且乘以關于選擇的頻率與第一多位數字信號的頻率的比的乘數。從第三多位數字信號擴展第四數字信號的序列，每個第四數字信號的序列具有選擇的數量的第三多位數字信號的最高有效數據位。
圖1是根據本發明構造的帶通德爾塔西格馬舍位器的框圖。
圖2說明直接舍位到6位的信號的數據的噪聲電平。
圖3說明由根據本發明構造的帶通德爾塔西格馬舍位器舍位到6位的數據的噪聲電平。
具體實施例方式
參照圖1，根據本發明構造的帶通德爾塔西格馬舍位器包括輸入裝置，用于接收第一多位數字信號的序列，每個信號具有多個數據位和第一數量的符號位。這樣的裝置表示為輸入端20，其例如連接到帶通處理器(未顯示)，從帶通處理器提供第一多位數字信號的序列。
本發明的帶通德爾塔西格馬舍位器也包括符號擴展裝置，用于將每個第一多位數字信號符號擴展到第二多位數字信號，其具有與在第一多位數字信號中的數據位的數量相同數量的數據位和第二數量的符號位。這樣的裝置可以是傳統構造和操作的符號擴展器22。如在以下將變清楚的，在根據本發明修改第一多位數字信號時，符號擴展功能用于檢測上溢或下溢。
圖1帶通德爾塔西格馬舍位器還包括輸出裝置，用于從每個單獨關聯第二多位數字信號之一以及每個具有如在關聯的第二多位數字信號中的相同數量的數據位的第三多位數字信號的序列，提供每個具有選擇數量的第三多位數字信號的最高有效數據位的第四多位數字信號的序列、以及每個具有剩余數量的第三多位數字信號的最低有效數據位的第五多位數字信號的序列。這樣的輸出裝置表示為輸出端24，其例如連接到數模轉換器(不顯示)，向數模轉換器提供第四多位數字信號。以下解釋擴展第三多位數字信號的序列的方式。
同樣包括在圖1中，帶通德爾塔西格馬舍位器是延遲裝置，用于將每個第五多位數字信號延遲一段時間，該時間等于在連續的第一多位數字信號間的時間，以及用于將每個第五多位數字信號延遲一段時間，該時間等于在連續的第一多位數字信號間的時間的兩倍，并且將第五多位數字信號反相，該信號已延遲一段時間，該時間等于在連續的第一多位數字信號間的時間的兩倍。對被描述的本發明的實施例，這樣的裝置包括數字延遲電路26，其用于將每個第五多位數字信號延遲一段時間，該時間等于在連續的第一多位數字信號間的時間；以及數字延遲和反相器電路28，用于另外將由數字延遲電路26延遲的每個第五多位數字信號延遲一段時間，該時間等于在連續的第一多位數字信號間的時間，并且將另外延遲的第五多位數字信號反相。數字延遲電路26以及數字延遲和反相器電路28可以是傳統的構造和操作。
圖1帶通德爾塔西格馬舍位器還包括乘法裝置，用于以關于選擇頻率與由第一多位數字信號的頻率的比的乘數乘延遲一段時間的每個第五多位數字信號，該時間等于在連續的第一多位數字信號間的時間，并且擴展第六多位數字信號的序列，第六多位數字信號的數據位的數量是在第五多位數字信號中的數據位的數量和乘數的乘積。尤其是，由傳統構造和操作的乘法器30乘通過延遲電路26延遲的每個第五多位數字信號。
一種根據本發明構造的帶通德爾塔西格馬舍位器，該舍位器還包括求和裝置，其用于向通過符號擴展器22交付的每個第二多位數字信號增加第五多位數字信號、以及擴展第三多位數字信號序列的第六多位數字信號，該第五多位數字信號已延遲一段時間且已反相，該時間等于在連續的第一多位數字信號間的時間的兩倍。這樣的求和裝置可以是傳統構造和操作的求和電路32。
一種根據本發明構造的帶通德爾塔西格馬舍位器，最好包括在求和電路32和輸出端24間的裝置，用于確定求和電路的輸出值也就是第三多位數字信號是否大于第一值或小于第二值的任何一種。這樣的裝置可以是傳統構造和操作的上溢/下溢檢測器34。上溢/下溢檢測器34用于防止德爾塔西格馬舍位器變得不穩定。
如上所示，對于5MHZ ACLR規范，在信號處理電路中要求10位數模轉換器；10MHZ ACLR規范，6位數模轉換器可用于信號處理中，因為信號能在位于德爾塔西格馬舍位器下游的低通濾波器被舍位；以及EVM規范，6位數模轉換器可用于信號處理中。
在優選的信號處理電路中，數模轉換器是6位單元。簡單地降低每個輸入的10位數字信號的四個最低有效位導致6位分辨率，其對要求10位分辨率的5MHZACLR規范是不適當的。
對于根據在本發明中構造的帶通德爾塔西格馬舍位器的選擇的WCDMA應用(a)供給輸入端20的每個第一多位數字信號是具有9個數據位和1個符號位的10位數字信號，(b)符號擴展器22擴展的每個第二多位數字信號是具有9個數據位和兩個符號位的11位數字信號，(c)由求和電路32擴展的每個第三多位數字信號是具有9位數據位的9位數字信號，(d)從帶通德爾塔西格馬舍位器輸出的每個第四多位數字信號是具有6個數據位的6位數字信號，(e)交付到數字延遲電路26的每個第五多位數字信號是具有3個數據位的3位數字信號，(f)乘法器30擴展的每個第六多位數字信號是具有4個數據位的4位數字信號，(g)乘法器30的乘數是1.75，(h)選擇的頻率是5MHZ，以及(i)第一多位數字信號的頻率是30MHZ。
如下得到1.75的乘數。對于在5MHZ成形的零噪聲以及60MHZ的采樣頻率 2 cos 30°＝sqrt 3＝1.731.73近似于1.75。
由3位數字信號的乘法器30交付到乘法器的1.75乘數，通過乘3位數字信號、減去3位數字信號，并且將結果除以4(在數字運算中的位移運算)完成 上溢/下溢檢測器34在從求和電路32輸出的第十位變成“1”時檢測上溢，并且上溢/下溢檢測器34在從求和電路32輸出的第十一位變成“1”時檢測下溢。在檢測上溢條件時，從求和電路32輸出的9個數據位都變成“1”，而在檢測下溢條件時(即負值)，從求和電路32輸出的9個數據位都變成“0”。盡管在檢測上溢條件或下溢條件時，各信號中的數據破壞，但由于這如此少地發生，所以對所有數據傳輸沒有有意義的反作用。
圖2說明直接舍位到6位的噪聲電平數據。噪聲電平在5MHZ遠高于5MHZ ACLR規范。
圖3說明由根據本發明構造的帶通德爾塔西格馬舍位器舍位到6位的數據的噪聲電平。在5MHZ的噪聲電平大約在5MHZ ACLR規范的底部，而噪聲電平在更高頻率移動，在這些更高頻率可由濾波器去除噪聲。
雖然這里已參照本發明的一示范實施例進行了說明和描述，然而，本發明沒有意圖限于說明和描述的細節。而是，在權利要求的等效精神和范圍內而不脫離本發明，可對示范實施例進行各種修改。
權利要求
1.一種帶通德爾塔西格馬舍位器，包括輸入裝置，用于接收第一多位數字信號的序列，每個第一多位數字信號具有(a)多個數據位，和(b)第一數量的符號位；符號擴展裝置，用于向第二多位數字信號符號擴展每個第一多位數字信號，第二多位數字信號具有(a)與在第一多位數字信號中的數據位的數量相同數量的數據位，以及(b)第二數量的符號位；輸出裝置，用于從每個單獨關聯第二多位數字信號之一以及每個具有如在關聯的第二多位數字信號中相同數量的數據位的第三多位數字信號的序列提供(a)每個具有選擇的數量的第三多位數字信號的最高有效數據位的第四多位數字信號的序列，以及(b)每個具有剩余數量的第三多位數字信號的最低有效數據位的第五多位數字信號的序列；延遲裝置，用于(a)將每個第五多位數字信號延遲一段時間，該時間等于在連續的第一多位數字信號間的時間，以及(b)將每個第五多位數字信號延遲一段時間，該時間等于在連續的第一多位數字信號間時間的兩倍，并且將第五多位數字信號反相，第五多位數字信號已被延遲等于在連續的第一多位數字信號間時間的兩倍的一段時間；乘法裝置，用于以關于選擇的頻率與第一多位數字信號的頻率的比的乘數乘延遲一段時間的每個第五多位數字信號，該時間等于在連續的第一多位數字信號間的時間，并且擴展第六多位數字信號的序列，第六多位數字信號的數據位的數量是在第五多位數字信號中的數據位的數量和乘數的乘積；以及求和裝置，用于向每個第二多位數字信號增加(a)第五多位數字信號，其已被延遲一段時間并且被反相，該時間等于在連續的第一多位數字信號間的時間的兩倍，以及(b)第六多位數字信號以擴展第三多位數字信號的序列。
2.根據權利要求1所述的帶通德爾塔西格馬舍位器，其中(a)每個第一多位數字信號是具有9個數據位和1個符號位的10位數字信號，(b)每個第二多位數字信號是具有9個數據位和兩個符號位的11位數字信號，(c)每個第三多位數字信號是具有9個數據位的9位數字信號，(d)每個第四多位數字信號是具有6個數據位的6位數字信號，(e)每個第五多位數字信號是具有3個數據位的3位數字信號，(f)每個第六多位數字信號是具有4個數據位的4位數字信號，(g)乘數是1.75，(h)選擇的頻率是5MHZ，以及(i)第一多位數字信號的頻率是30MHZ。
3.根據權利要求1所述的帶通德爾塔西格馬舍位器，還包括在所述的求和裝置和所述的輸出裝置間的裝置，用于確定任何第三多位數字信號的值是否是下列之一(a)大于第一值，以及(b)小于第二值。
4.根據權利要求2所述的帶通德爾塔西格馬舍位器，還包括在所述的求和裝置和所述的輸出裝置間的裝置，該裝置用于確定任何第三多位數字信號的值是否是下列之一(a)大于第一值，以及(b)小于第二值。
5.根據權利要求2所述的帶通德爾塔西格馬舍位器，其中用于延遲且反相第五多位數字信號的所述的裝置包括(a)數字延遲電路，用于延遲每個第五多位數字信號一段時間，該時間等于在連續的第一多位數字信號間的時間，和(b)數字延遲和反相器電路，用于(1)將由所述的數字延遲電路延遲的每個第五多位數字信號另外延遲一段時間，該時間等于在連續的第一多位數字信號間的時間。(2)將另外延遲的第五多位數字信號反相。
6.根據權利要求4所述的帶通德爾塔西格馬舍位器，其中所述的用于延遲且反相第五多位數字信號的裝置包括(a)數字延遲電路，用于延遲每個第五多位數字信號一段時間，該時間等于在連續的第一多位數字信號間的時間，和(b)數字延遲和反相器電路，用于(1)將由所述的數字延遲電路延遲的每個第五多位數字信號另外延遲一段時間，該時間等于在連續的第一多位數字信號間的時間。(2)將另外延遲的第五多位數字信號反相。
7.一種多位數字信號的舍位方法，包括以下步驟提供第一多位數字信號的序列，每個第一多位數字信號具有(a)多個數據位，和(b)第一數量的符號位；將每個第一多位數字信號符號擴展到第二多位數字信號，第二多位數字信號具有(a)與在第一多位數字信號中的數據位的數量相同數量的數據位，以及(b)第二數量的符號位；為了擴展第三多位數字信號，每個第三多位數字信號單獨關聯于第二多位數字信號之一，并且每個第三多位數字信號具有如在關聯的第二多位數字信號中相同數量的數據位，向每個第二多位數字信號增加(a)多位數字信號，其已經(1)從選擇的數量的第三多位數字信號的最低有效位擴展，并且(2)延遲一段時間并且反相，該時間等于在連續的第一多位數字信號間的時間，以及(b)多位數字信號，其已經(1)從選擇的數量的第三多位數字信號的最低有效位擴展，并且(2)延遲等于在連續的第一多位數字信號間的時間的一段時間，且乘以關于選擇的頻率與第一多位數字信號的頻率的比的乘數；以及從第三多位數字信號擴展第四數字信號的序列，每個第四數字信號的序列具有選擇的數量的第三多位數字信號的最高有效數據位。
8.根據權利要求7所述的多位數字信號的舍位方法，其中(a)每個第一多位數字信號是具有9個數據位和1個符號位的10位數字信號，(b)每個第二多位數字信號是具有9個數據位和2個符號位的11位數字信號，(c)每個第三多位數字信號是具有9個數據位的9位數字信號，(d)每個第四多位數字信號是具有6個數據位的6位數字信號，(e)每個多位數字信號是具有3個數據位的3位數字信號，每個多位數字信號已被延遲一段時間并且反相，該時間等于在連續的第一多位數字信號間的時間的兩倍，(f)每個多位數字信號是具有4個數據位的4位數字信號，每個多位數字信號延遲等于在連續的第一多位數字信號間的時間的一段時間，并且乘以關于選擇的頻率與第一多位數字信號的頻率的比的乘數，(g)乘數是1.75(h)選擇的頻率是5MHZ，以及(i)第一多位數字信號的頻率是30MHZ。
9.根據權利要求7所述的多位數字信號的舍位方法，還包括步驟，用于確定任何第三多位數字信號的值是否以下之一(a)大于第一值，和(b)小于第二值。
10.根據權利要求8所述的多位數字信號的舍位方法，還包括步驟，用于確定任何第三多位數字信號的值是否以下之一(a)大于第一值，和(b)小于第二值。
全文摘要
一種帶通德爾塔西格馬舍位器，該舍位器將多位數字輸入信號舍位為具有選擇的數量的數字輸入信號的最高有效數據位的數字輸出信號(24)，以及一種多位數字信號的舍位方法。輸入信號的剩余的最低有效數據位(3)，(a)時間延遲(26)等于在連續的輸入信號間的時間的一段時間，并且乘以關于選擇的頻率與輸入信號的頻率的比的數(30)，并且相乘結果加(32)到輸入信號的符號擴展(11)，以及(b)時間延遲等于在連續的輸入信號間的時間的兩倍的一段時間，并且在反相(28)后加(32)到輸入信號的符號擴展。
文檔編號H03M7/36GK1695308SQ02829864
公開日2005年11月9日 申請日期2002年12月23日 優先權日2002年12月23日
發明者蘭基肖爾·甘蒂, 阿里亞·埃希拉吉 申請人:國際商業機器公司