專利名稱：一種鑒頻鑒相器和采用該鑒頻鑒相器的鎖相環的制作方法
技術領域：
本發明屬于集成電路設計技術領域，尤其涉及鑒頻鑒相器和鎖相環。
背景技術：
鎖相環(Phase Locked Loop-PLL)作為現代時鐘發生器的主要部件，已經成為集成電路中不可或缺的一個模塊。隨著SoC(System-on-Chip)技術，IP核技術的發展，鎖相環作為一個基本的IP模塊，在無線通訊和微處理器電路中有著廣泛的應用。特別是現代通訊業的迅速發展，蜂窩電話(Cell Phone)和藍牙技術(Blue Tooth)的涌現，對片內同步和片間同步都提出了新的要求。因此，對鎖相環電路的研究也更加受到人們的關注。
鎖相環是由鑒頻鑒相器(Phase/Frequency Detector-PFD)、環路濾波器(Loop Filter-LF)、和壓控振蕩器(Voltage-Controled Oscillator-VCO)三個基本部分構成的自動相位控制的負反饋環電路。其中鑒頻鑒相器對輸入信號V1(t)和壓控振蕩器的輸出信號Vo(t)的相位進行比較，產生對應于兩信號相位差的誤差電壓Vd(t)。
目前常見的鑒頻鑒相器電路結構有傳統的基于觸發器型的鑒頻鑒相器，預充電式鑒頻鑒相器(ptPFD)，nc-級鑒頻鑒相器。傳統的基于觸發器的鑒頻鑒相器延遲大，工作速度慢，鑒相死區大，占用面積大；預充電式鑒頻鑒相器工作速度較快，但是仍存在鑒相死區，電路仍然比較復雜；nc-級鑒頻鑒相器“無”死區，電路結構比較簡單，但是功耗大，頻率敏感度小，噪聲特性差。這幾種鑒頻鑒相器采用的都是單邊鑒相機制，即只在輸入信號的上升或下降沿輸出up/dn信號，因此鑒相增益小，工作速度低。
發明內容
本發明的目的是提供一種鑒頻鑒相速度快、增益高、減少相位誤差累積、低功耗、電路結構簡單的雙邊鑒頻鑒相器(biPFD)。在此基礎上又提供了一種除了具有雙邊鑒頻鑒相器已有優點外還具有穩態相差和相位噪聲小、“無”鑒相死區優點的自調節雙邊鑒頻鑒相器(Self-adjusting biPFD)。
本發明的又一目的是提供一種采用本發明的鑒頻鑒相器的鎖相環，該鎖相環具有收斂速度快，穩態相差小，功耗小，jitter小的優點。
本發明的基本思路如下目前常見的鑒頻鑒相器結構都采用的單邊鑒相機制，即只在輸入信號的上升或下降沿輸出up/dn信號。為了提高鑒頻鑒相器的速度，本發明在nc級鑒頻鑒相器(ncPFD)的基礎上提出了一種雙邊鑒頻鑒相器，采用雙邊鑒相機制來提高鑒頻鑒相器鑒相速度，即在輸入信號的上升和下降沿都產生up/dn信號。這樣在輸入信號的一個周期內進行兩次鑒相，在其上升和下降沿都會輸出up/dn信號脈沖，因而充放電速度幾乎是單邊鑒頻鑒相器的兩倍，相當于將鑒頻鑒相器的增益提高一倍。
雖然本發明提出的雙邊鑒相器具有鑒頻鑒相速度快、增益高、減小相位誤差積累、功耗小、電路結構簡單的優點，但是同時也存在穩態噪聲大的缺陷。由于雙邊鑒頻鑒相器在輸入參考信號的上升，下降沿同時鑒相，理想情況下，當環路鎖定時，輸入信號和反饋信號的上升，下降邊都將對齊，只有很小的穩態相差和相位噪聲。但事實上，反饋信號的占空比一般并不是50％，即使使用D觸發器進行2分頻或者利用占空比調節器進行調節，也不可能達到絕對的50％的占空比。也就是說，實際上不可能同時保證輸入信號和反饋信號的上升，下降邊都很好的對齊。因此本發明在雙邊鑒頻鑒相器的基礎上，又提出了一種自調節雙邊鑒頻鑒相器結構，其設計思想是在雙邊鑒頻鑒相器電路結構基礎上，加入適當的延遲單元和控制單元，使雙邊鑒頻鑒相機制在輸入信號相位誤差較小時自動轉入單邊鑒相機制。從而使電路既擁有了在大相差時工作速度快的優點，又在小相差時，避免了雙邊鑒相機制為了要求雙邊對齊，結果使穩態相差和相位噪聲大的缺點。
本發明的技術方案如下雙邊鑒頻鑒相器(biPFD)，包括上升邊鑒頻鑒相器(upPFD)的兩個半電路鑒頻鑒相邏輯模塊一上升邊鑒頻鑒相邏輯模塊，還包括一個下降邊鑒頻鑒相器(dnPFD)的兩個半電路鑒頻鑒相邏輯模塊一下降邊鑒頻鑒相邏輯模塊，該下降邊鑒頻鑒相邏輯模塊與所述上升邊的鑒頻鑒相邏輯模塊并聯，構成雙邊鑒頻鑒相器的上、下半電路鑒頻鑒相邏輯模塊一雙邊鑒頻鑒相邏輯模塊。該上、下半電路的雙邊鑒頻鑒相邏輯模塊輸出端與一個由組合邏輯構成的輸出邏輯模塊相連，所述輸出邏輯模塊將上半電路雙邊鑒頻鑒相邏輯模塊和下半電路雙邊鑒頻鑒相邏輯模塊的輸出脈沖信號進行邏輯操作，使得在輸入信號的上升邊和下降邊都產生正比于兩輸入信號相差的up/dn信號。
所述上升邊鑒頻鑒相邏輯模塊可以由nc-stage構成。所述nc-stage可以是由兩個NMOS管和一個PMOS管串聯構成。PMOS管的源極接電源，漏極與一個NMOS管的漏極相連，此NMOS管的源極與另一個NMOS管的漏極相連，另一個NMOS管的源極接地；與PMOS管相連的NMOS的柵極接鑒頻鑒相器的一個輸入，PMOS管和另一個NMOS管的柵極接鑒頻鑒相器的另一個輸入。
所述下降邊鑒頻鑒相邏輯模塊可以由pc-stage構成。所述pc-stage由兩個PMOS管和一個NMOS管串聯構成。NMOS管的源極接地，漏極與一個PMOS管的漏極相連，此PMOS管的源極與另一個PMOS管的漏極相連，另一個PMOS管的源極接電源；與NMOS管相連的PMOS的柵極接鑒頻鑒相器的一個輸入，NMOS管和另一個PMOS管的柵極接鑒頻鑒相器的另一個輸入。
為達到自調節的功能，所述的雙邊鑒頻鑒相器，在上、下半電路的雙邊鑒頻鑒相邏輯模塊和輸入信號之間接有由延遲單元構成的輸入延遲模塊；在上下半電路雙邊鑒頻鑒相邏輯模塊的輸出端與輸出邏輯模塊之間接有由延遲單元構成的輸出延遲模塊；輸入延遲模塊控制輸入信號的延遲，與輸出延遲模塊一同控制輸出信號up和dn脈沖重疊部分的大小；輸出延遲模塊調節上、下半電路雙邊鑒頻鑒相邏輯模塊輸出信號輸入輸出邏輯模塊的延遲時間，進而控制所述鑒頻鑒相器在小相差時轉入單邊鑒頻鑒相，輸出延遲模塊的延遲時間決定所述鑒頻鑒相器何時轉入單邊鑒頻鑒相。
構成輸入延遲模塊的延遲單元可以為反相器鏈，各反相器串聯，個數為2m；構成輸出延遲模塊的延遲單元可以為反相器鏈，各反相器串聯，個數為2n；其中m、n為自然數，m與n相等或不相等；所述輸出邏輯模塊可以為二與非門。
鎖相環，包括鑒頻鑒相器、環路濾波器和壓控振蕩器，所述鑒頻鑒相器采用本發明的雙邊鑒頻鑒相器或自調節雙邊鑒頻鑒相器。
雙邊鑒頻鑒相器的全電路結構框圖見圖3(b)，利用nc-stage和pc-stage同時工作，在輸入信號的上升沿和下降沿都產生up/dn脈沖信號，大大提高了鑒頻鑒相器的增益，加快了鑒頻鑒相的速度。圖4是雙邊鑒頻鑒相器的鑒相波形。圖4(a)是輸入大相位誤差時的鑒相波形，圖4(b)是輸入小相位誤差時的鑒相波形。
自調節雙邊鑒頻鑒相器的全電路結構框圖見圖5，包含兩個由nc-stage和pc-stage構成的上下半電路雙邊鑒頻鑒相邏輯模塊，由延遲單元構成的輸入延遲模塊，由延遲單元構成的輸出延遲模塊和組合邏輯構成的輸出邏輯模塊。輸入信號為ref和fb，輸出up和dn信號。輸入延遲模塊控制輸入信號的延遲，與輸出延遲模塊一同控制輸出信號up和dn脈沖重疊部分的大小；輸出延遲模塊通過輸出延遲來調節上下半電路雙邊鑒頻鑒相邏輯模塊輸出信號輸入輸出邏輯模塊的發生時間，進而控制雙邊鑒頻鑒相器在小相差時轉入單邊鑒頻鑒相。輸出延遲模塊的延遲時間決定雙邊鑒頻鑒相器何時轉入單邊鑒頻鑒相。輸出邏輯模塊將延遲調節后的脈沖信號求值得到最終輸出信號up和dn。
本發明提出的自調節雙邊鑒頻鑒相器可達到的電路性能與其他鑒頻鑒相器的性能比較見圖6。由圖中的曲線可以明顯得出自調節雙邊鑒頻鑒相器在大相差時，速度接近雙邊鑒頻鑒相器；當相差較小時，接近nc級鑒頻鑒相器，穩態相差和相位噪聲較小，“無”鑒相死區。電路性能很理想。
綜上，本發明提出的雙邊鑒頻鑒相器具有鑒頻鑒相速度快、增益高、減少相位誤差累積、功耗小、電路結構簡單的優點；本發明的自調節雙邊鑒頻鑒相器，在鑒頻過程和大相位誤差時，進行雙邊鑒頻鑒相，而當相位誤差減小到一定程度以后，就自動變為單邊鑒相，這樣使自調節鑒頻鑒相器具有鑒頻鑒相速度快、增益高、減少相位誤差累積、功耗小、“無”鑒相死區、穩態相差小、相位噪聲小、電路結構簡單的優點。同時采用本發明提出的雙邊鑒頻鑒相器的鎖相環，具有收斂速度快、穩態相差小、功耗小等優點。
圖1為上升邊鑒頻鑒相器(upPFD)的電路圖；圖2為下降邊鑒頻鑒相器(dnPFD)的電路圖；圖3(a)為本發明的雙邊鑒頻鑒相器的半電路結構圖；圖3(b)為本發明的雙邊鑒頻鑒相器的全電路結構框圖；圖4(a)為本發明的雙邊鑒頻鑒相器在大相位誤差下的鑒相波形；圖4(b)為本發明的雙邊鑒頻鑒相器在小相位誤差(0.5ns)下的鑒相波形；
圖5為本發明的自調節雙邊鑒頻鑒相器全電路結構框圖；圖6為本發明的雙邊鑒頻鑒相器及自調節雙邊鑒頻鑒相器與其他鑒頻鑒相器鑒相性能比較曲線圖；圖7為本發明的自調節雙邊鑒頻鑒相器的電路結構圖，圖中11-上半電路，12-下半電路，13、19-nc-stage，14、18-pc-stage，15、20-輸入延遲模塊，16、21-輸出延遲模塊，17、22-輸出邏輯模塊；圖8為本發明的自調節雙邊鑒頻鑒相器的波形示意圖；圖9(a)為本發明的自調節雙邊鑒頻鑒相器在大相位誤差下的鑒相波形；圖9(b)為本發明的自調節雙邊鑒頻鑒相器在小相位誤差(0.5ns)下的鑒相波形；圖10為本發明的自調節雙邊鑒頻鑒相器在π相差下的鑒相波形；圖11為采用本發明的自調節雙邊鑒頻鑒相器的鎖相環電路結構框圖；圖12為采用本發明的自調節雙邊鑒頻鑒相器的鎖相環環路仿真結果；
具體實施例方式實施例1雙邊鑒頻鑒相器nc級鑒頻鑒相器由nc-stage構成上下半電路的鑒頻鑒相邏輯模塊。利用nc-stage輸入為”1””0”時輸出保持的特點，在nc級鑒頻鑒相器的結構基礎上稍加改動就可以構成上升邊鑒頻鑒相器(upPFD)，其電路圖如圖1所示，包括兩個半電路鑒頻鑒相邏輯模塊-上升邊鑒頻鑒相邏輯模塊。上升邊鑒頻鑒相器在輸入信號的上升沿產生正比于兩輸入信號相差的up/dn信號。與nc-stage對應，采用兩個PMOS管和一個NMOS管串聯就構成pc-stage模塊，pc-stage的“0”“1”保持特點易于形成下降邊鑒頻鑒相的功能。利用兩個pc-stage做鑒頻鑒相邏輯模塊可以構成下降邊鑒頻鑒相器(dnPFD)，其電路圖如圖2所示，包括兩個半電路鑒頻鑒相邏輯模塊-下降邊鑒頻鑒相邏輯模塊。顧名思義，下降邊鑒頻鑒相器在輸入信號的下降沿產生up/dn信號。上升邊鑒頻鑒相器和下降邊鑒頻鑒相器都是單邊鑒頻鑒相機制。
將下降邊鑒頻鑒相邏輯模塊與上升邊鑒頻鑒相邏輯模塊并聯，構成雙邊鑒頻鑒相器的上、下半電路鑒頻鑒相邏輯模塊一雙邊鑒頻鑒相邏輯模塊，在每個半電路中采用nc-stage和pc-stage并聯。如圖3(a)所示為雙邊鑒頻鑒相器半電路結構圖；如圖3(b)所示，為雙邊鑒頻鑒相器的全電路結構框圖；該上、下半電路的雙邊鑒頻鑒相邏輯模塊輸出端與一個由組合邏輯構成的輸出邏輯模塊相連，所述輸出邏輯模塊將上、下半電路的雙邊鑒頻鑒相邏輯模塊的輸出脈沖信號進行邏輯操作使得在輸入信號的上升邊和下降邊都產生正比于兩輸入信號相差的up/dn信號。
雙邊鑒頻鑒相器利用nc-stage和pc-stage同時工作，在輸入信號的上升沿和下降沿都產生up/dn脈沖信號，大大提高了鑒頻鑒相器的增益，加快了鑒頻鑒相的速度。圖4是雙邊鑒頻鑒相器的鑒相波形。圖4(a)是輸入大相位誤差時的鑒相波形，圖4(b)是輸入小相位誤差時的鑒相波形。
實施例2自調節雙邊鑒頻鑒相器自調節雙邊鑒頻鑒相器的結構框圖見圖5，是在實施例1所述雙邊鑒頻鑒相器基礎上的進一步改進，包含兩個由nc-stage和pc-stage構成的上下半電路的雙邊鑒頻鑒相邏輯模塊，由延遲單元構成的輸入延遲模塊，由延遲單元構成的輸出延遲模塊和由組合邏輯構成的輸出邏輯模塊。輸入信號為ref和fb，輸出up和dn信號。輸入延遲模塊控制輸入信號的延遲，與輸出延遲模塊一同控制輸出信號up和dn脈沖重疊部分的大小；輸出延遲模塊調節上下半電路的雙邊鑒頻鑒相邏輯模塊輸出信號輸入輸出邏輯模塊的時間，進而控制雙邊鑒頻鑒相器在小相差時轉入單邊鑒頻鑒相。輸出延遲模塊的延遲時間決定雙邊鑒頻鑒相器何時轉入單邊鑒頻鑒相。輸出邏輯模塊將調節后的脈沖信號求值得到最終輸出信號up和dn。
自調節雙邊鑒頻鑒相器的具體電路如圖7所示。全電路由上下兩個半電路11和12構成，兩個半電路分別產生up和dn信號。其中每個半電路又分別由5個部分構成nc-stage(13、19)，pc-stage(14、18)，輸入延遲模塊(15、20)，輸出延遲模塊(16、21)，輸出邏輯模塊(17、22)。
以上半電路為例說明電路的連接關系輸入延遲模塊15由2m個反相器串聯構成，輸入信號ref經2m個反相器生成輸入延遲模塊15的輸出ref，nc-stage 13由一個PMOS管(MP1)和兩個NMOS管(MN1和MN2)串聯構成，其中MP1與MN2的柵極接輸入信號ref，MN1柵極接下半電路輸入延遲模塊20的輸出信號fb，MP1和MN1的漏端相連輸出信號x1，x1經過一個反相器反相后的信號x2即為nc-stage的輸出；pc-stage14由兩個PMOS管(MP2和MP3)和一個NMOS管MN3串聯構成，其中MP2和MN3的柵極接上半電路輸入延遲模塊15的輸出信號ref’，MP3的柵極接下半電路輸入延遲模塊20的輸出信號fb’，MP3和MN3的漏端相連信號x3，即pc-stage14的輸出；輸出延遲模塊16由2n個反相器串聯構成，x3作為輸出延遲模塊的輸入信號，經輸出延遲模塊16輸出信號x4信號x4與nc-stage輸出信號x2共同作為輸出邏輯模塊17的輸入信號接入一個二與非門的輸入，此二與非門的輸出即輸出邏輯模塊17的輸出信號，也即上半電路的輸出信號up。與之類似，下半電路的結構與上半電路的結構是對稱的。
針對圖7的電路，我們從電路的具體波形圖上來說明此自調節雙邊鑒頻鑒相器是如何完成自動調節的雙邊鑒頻鑒相功能的。圖8給出在正相差的情況下圖7所示電路中各個節點的波形圖，圖中的虛線和點畫線表示邊沿之間的依賴關系，虛線或點畫線箭頭所指向的邊沿是由其起端的邊沿觸發的。
以一個鑒相周期為例，設ref信號和fb信號周期均為T，ref比fb相位超前 ref上升邊對應的時刻為tr，fb上升邊對應時刻為tf，則ref下降邊時刻為tr+T，fb下降邊時刻為tf+T，且有 同時假設反相器門延時為τ1，nc-stage和pc-stage的門延時均為τ2。圖中為了說明的需要，故意將門延時畫得比較大。
由于ref’和fb’分別由ref和fb經2m級反相器延時得到，所以ref’上升邊時刻為tr+2mτ1，下降邊時刻為tr+T+2mτ1，而fb’上升邊時刻為tf+2mτ1，下降邊時刻為tf+T+2mτ1。
在圖7的上半電路中，nc-stage的兩個輸入信號為ref和fb’。ref為0時，MP1導通，x1為1；當ref從0上升為1時，MP1截止，MN2導通，由于fb’仍為0，MN1截止，不對x1節點充放電，因此x1保持為1；直到fb’也從0上升為1后，MN1、MN2均導通，而MP1截止，x1節點放電，x1將從1下降為0，也就是說x1下降邊是由fb’的上升邊觸發的，因此x1下降邊時刻為tf+2mτ1+T2。接著，當ref又從1下降為0時，MP1導通，MN1導通，MN2截止，x1節點充電，x1從0上升為1，即x1的上升邊由ref下降邊觸發，因此x1上升邊時刻為tr+T+τ2。當fb’從1也降為0時，MN1截止，MP1導通，MN2截止，x1仍保持為1，直到下一個鑒相周期開始。x2由x1經一級反相器反相得到，因此x2的上升、下降邊分別對應x1的下降、上升邊，x2上升邊時刻為tf+2mτ1+τ2+τ1＝tf+(2m+1)τ1+τ2，下降邊時刻為tr+T+τ1+τ2。pc-stage的兩輸入信號為ref’和fb’。ref’和fb’均為0時，MP2、MP3導通，MN3截止，x3為1；當ref’從0上升為1時，MN3導通，MP2截止，MP3導通，x3節點放電，x3從1下降為0，即x3下降邊由ref’上升邊觸發，因此x3下降邊時刻為tr+2mτ1+τ2；當fb’也從0上升為1時，MP2、MP3截止，MN3導通，x3仍保持為0接著ref’又從1下降為0，MP2導通，MN3截止，由于fb’仍為1，MP3截止，不對x3節點充放電，因此x3保持為0；直到fb’也從1下降為0時，MP2、MP3導通，MN3截止，x3節點充電，x3從0上升為1，即x3的上升邊由fb’的下降邊觸發，因此x3上升邊時刻為tf+T+2mτ1+τ2。X4由x3經兩2n(n＞＝1)級反相器延遲得到，因此x4下降邊時刻為tr+2(n+m)τ1+τ2，上升邊時刻為tf+T+2(n+m)τ1+τ2。這樣，我們就得到了與非門兩個輸入信號x2和x4的上升、下降邊對應的時刻，由與非門的功能可知，在兩信號的低電平重疊部分，將輸出up信號脈沖。從圖8可以看出，在一個鑒相周期內，x2和x4存在兩部分低電平重疊，第一部分由x4的下降邊和X2的上升邊決定，間隔為[tf+(2m+1)τ1+τ2]-[tr+2(n+m) 第二部分由x2的下降邊和x4的上升邊決定，間隔為 (2n+2m-1)τ1。因此，up信號將有兩個脈沖，寬度分別為 和 t+(2n+2m-1)τ1，前者對應上升邊鑒相，后者對應下降邊鑒相。對下半電路，采用同樣的分析方法，可以得到與非門的兩個輸入信號中，x6的下降邊時刻為tf+2(n+m)τ1+τ2，上升邊時刻為tf+T+2(n+m)τ1+τ2；x8的上升邊時刻為tf+τ1+τ2，下降邊時刻為tf+T+τ1+τ2。由于x6的下降邊比x8的上升邊出現得晚(間隔(2n+2m-1)τ1)，所以x6和x8之間僅有一部分低電平重疊，間隔為[tf+T+2(n+m)τ1+τ2]-(tf+T+τ1+τ2)＝(2n+2m-1)τ1，這一點從圖8中就可以看出來。因此，在下降邊將輸出一個寬度為(2n+2m-1)τ1的dn信號脈沖。由上面的分析可知，在一個鑒相周期內，這種自調節雙邊鑒頻鑒相器將在輸入參考信號的上升邊和下降邊分別輸出一個寬度為 和 τ1的up脈沖，同時會在輸入參考信號的下降邊也輸出一個寬度為(2n+2m-1)τ1的dn脈沖。這樣，隨著ref信號和fb信號之間的相差 的減小，輸出的兩個up脈沖也將隨之減小，而dn脈沖保持(2n+2m-1)τ1的寬度不變。當相差減小到 ≤(2n-1)τ1時，上升邊的up脈沖將消失，而下降邊的up脈沖仍然存在，dn脈沖不變。圖9(a)和圖9(b)分別給出了這種自調節雙邊鑒頻鑒相器在大相差和小相差下的鑒相波形圖。由圖中可以清楚地看出，在大相位誤差的情形下，這種自調節雙邊鑒頻鑒相器進行雙邊鑒相；而當相差小到一定程度以后，就變為單邊鑒相。進入單邊鑒相以后，自調節雙邊鑒頻鑒相器在下降邊輸出一個 1(此仿真中m＝1，n＝1)寬的up脈沖和一個3τ1寬的dn脈沖，因此實際對電荷泵的有效充電時間為 正好等于ref信號和fb信號之間的相差。
事實上，當我們選擇輸出延遲模塊所包含的反相器的數目就可以對這種鑒頻鑒相器何時轉為單邊(下降邊)鑒相進行控制。前面我們得出了雙邊鑒相轉單邊鑒相的臨界條件 n為圖3中pc-stage輸出端串接的反相器對數(也可以用其它延遲單元代替)。只要增加反相器對數，就可以使得自調節雙邊鑒頻鑒相器在更大的相位誤差下進入下降邊鑒相。如果在圖7中pc-stage輸出端不接反相器對，而是在nc-stage輸出端串接反相器對(或延遲單元)的話，那么小相差下，自調節鑒頻鑒相器將自動變為上升邊鑒相，其工作原理完全相同。
相位和鑒相特性由上一部分的分析結果知道，當ref信號和fb信號頻率相同且ref信號相位超前時，無論ref和fb之間的相位誤差為多少，都會在下降邊輸出一個恒定寬度的dn信號脈沖，在輸入延遲單元反相器對數為m，pc-stage后接反相器對數為n時，脈沖寬度為(2n+2m-1)τ1，其中τ1為一級反相器門延遲的時間。反之，當fb信號相位超前時，同樣也會在下降邊輸出一個寬度為(2n+2m-1)τ1的up脈沖。實際當ref信號和fb信號相位相同時，在下降邊up信號和dn信號都同樣存在一個寬度為(2n+2m-1)τ1的小脈沖。事實上，這個小脈沖對鎖相環路的鎖定是有益的。
實際上，PLL電路的另一個重要部件一電荷泵，其本身也存在一個死區，只有當輸入的up或dn信號脈沖的幅度和寬度達到一定水平時，才能有效地打開相應的電流開關，使電荷泵對環路濾波器進行充放電。如果鑒頻鑒相器鑒相精度極高，輸出的up或dn信號脈沖就等于ref信號和fb信號的相差，那么在相差很小時，輸出的up或dn信號脈沖也將很小，根本不足以使電荷泵開啟，只有當相差積累到一定程度，輸出的up或dn信號脈沖大于電荷泵的死區以后，才能使電荷泵正常工作，也就是說相差的一部分將用于開啟電荷泵。因此，這樣的高鑒相精度在實際環路中根本體現不出來，反而成了一個缺陷。本發明提出的自調節雙邊鑒頻鑒相器在小相差時將自動轉成單邊鑒相，up和dn信號均有脈沖輸出，且兩脈沖之差正好等于ref信號和fb信號間的相差。也就是說，up和dn信號之間存在重疊，如果這個重疊部分恰好能使電荷泵開啟的話，那么它們不重疊的部分(就等于ref信號和fb信號間的相差)將全部用于對環路濾波器的充放電。這樣只要ref信號和fb信號間存在相差，這個相差就會全部轉化為對環路濾波器的充放電。即使up和dn信號的重疊部分大于電荷泵的死區，也會因為電荷泵上下支路的同時導通而互相抵消。
對up、dn信號重疊部分的大小可以通過兩種途徑進行調節，一是改變pc-stage后接反相器對(延遲單元)的數量，另一種方法是增加輸入端串接的反相器對數。重疊部分既不宜太小，也不能太大。太小將不能使電荷泵有效開啟；而太大的話，一方面會增加無用功耗(跟ncPFD一樣)，另一方面，由于實際中電荷泵存在匹配的問題，即使up、dn信號完全相同，也會由于上下支路電流的細微差別導致無法完全抵消，進而將有部分電流流入或流出環路濾波器，導致控制電壓的改變，最終反映在穩態相差的增大上，因此，up、dn信號重疊部分的增大會引起環路穩態相差的增加。所以，對pc-stage后接反相器對數(延遲單元)的選擇必須根據環路性能的要求仔細設計。
另外自調節雙邊鑒頻鑒相器可以有效的防止π相位死鎖。死鎖即當輸入信號ref和fb若使得輸出up和dn始終保持低電平，使電荷泵無法工作，環路狀態不會變化，稱為“死鎖”。對自調節雙邊鑒頻鑒相器，當ref信號和fb信號反相時，以上半電路為例，輸入nc-stage的兩個信號ref信號和fb’信號，這兩個信號之間存在部分高電平重疊和低電平重疊，從而nc-stage將輸出與ref信號波形相反的x1信號，經過一級反相器后，得到與ref信號相同的x2信號。而輸入pc-stage的兩個信號為ref’信號和fb’信號，它們分別是ref信號和fb信號經過2m級反相器延遲得到的信號，因此ref’信號和fb’信號之間相差也恰好為π相位，幾乎不存在高電平重疊和低電平重疊。這樣輸入pc-stage的將是相位相反的兩個信號，pc-stag的輸出x3信號將一直保持低電平，經過2n級反相器延遲后得到的x4信號也一直為低電平。結果或非門的兩個輸入信號x2和x4，一個與ref信號波形相同，另一個為低電平，經過與非門后，將輸出與ref信號恰好反相的up信號。同理，下半電路將輸出與fb信號反相的dn信號。由于ref信號和fb信號反相，因此輸出的up信號和dn信號也將反相，從而避免了π相位死鎖(見圖10)。
功耗特性nc級鑒頻鑒相器(ncPFD)通過輸出交疊的up信號和dn信號對電荷泵進行充放電，由其相互抵消的方法來實現對壓控振蕩器的控制。即使是在輸入信號相位誤差很小的時候，up信號和dn信號的脈沖寬度都保持在ref信號或fb信號的半周期左右。這一點是十分有害的，因為當鎖相環系統趨于鎖相后，up信號和dn信號將一直處于這種狀態，也就是說up信號和dn信號一直以相同大小的脈沖同時充電和放電，這使環路功耗浪費嚴重。功耗的增加必將導致溫度的增加，特別會影響到緊接的壓控振蕩器中的器件特性，而壓控振蕩器又是最怕受影響的單元，它的器件惡化將導致整個鎖相環系統的噪聲特性極大變壞，jitter過大。
在自調節雙邊鑒頻鑒相器系統中，由于dn信號和up信號之間重疊可以通過延遲電路的優化調節(見相位和鑒相特性部分)，重疊很小，只存在開關的瞬間有一定的電流脈沖，從而極大的減小了功耗。
實施例3鎖相環采用自調節雙邊鑒頻鑒相器的鎖相環電路結構框圖見圖11。鎖相環電路，包括自調節鑒頻鑒相器、電荷泵、環路濾波器和壓控振蕩器，所采用的自調節雙邊鑒頻鑒相器為實施例2所述的鑒頻鑒相器。
仿真結果驗證采用5V1.2μm標準CMOS工藝環境對圖11所示鎖相環電路仿真。圖12給出了采用自調節雙邊鑒頻鑒相器的鎖相環環路收斂的仿真結果。從圖中可以看出，當環路趨于鎖定時，此結構鎖相環自動轉為單邊(下降邊)鑒相，收斂時間小于7μs，穩態相差保持在120ps左右，上下只有幾個ps的波動。這個波動是環路相位噪聲的反應。功耗約為16mW。
權利要求
1.鑒頻鑒相器，包括上升邊鑒頻鑒相器兩個半電路的鑒頻鑒相邏輯模塊-上升邊鑒頻鑒相邏輯模塊，其特征在于還包括下降邊鑒頻鑒相器兩個半電路的鑒頻鑒相邏輯模塊-下降邊鑒頻鑒相邏輯模塊，該下降邊鑒頻鑒相邏輯模塊與所述上升邊鑒頻鑒相邏輯模塊并聯，構成雙邊鑒頻鑒相器的上、下半電路的鑒頻鑒相邏輯模塊一雙邊鑒頻鑒相邏輯模塊，該上、下半電路的雙邊鑒頻鑒相邏輯模塊輸出端與一個由組合邏輯構成的輸出邏輯模塊相連，所述輸出邏輯模塊將上、下半電路的雙邊鑒頻鑒相邏輯模塊的輸出脈沖信號進行邏輯操作使得在輸入信號的上升邊和下降邊都產生正比于兩輸入信號相差的up/dn信號。
2.如權利要求1所述的鑒頻鑒相器，其特征在于所述上升邊鑒頻鑒相邏輯模塊由nc-stage構成。
3.如權利要求2所述的鑒頻鑒相器，其特征在于所述nc-stage是由一個PMOS管和兩個NMOS管組成，PMOS管的源極接電源，漏極與一個NMOS管的漏極相連，此NMOS管的源極與另一個NMOS管的漏極相連，另一個NMOS管的源極接地；與PMOS管相連的NMOS的柵極接鑒頻鑒相器的一個輸入，PMOS管和另一個NMOS管的柵極接鑒頻鑒相器的另一個輸入。
4.如權利要求3所述的鑒頻鑒相器，其特征在于所述下降邊鑒頻鑒相邏輯模塊由pc-stage構成，所述pc-stage出兩個PMOS管和一個NMOS管構成，NMOS管的源極接地，漏極與一個PMOS管的漏極相連，此PMOS管的源極與另一個PMOS管的漏極相連，另一個PMOS管的源極接電源；與NMOS管相連的PMOS的柵極接鑒頻鑒相器的一個輸入，NMOS管和另一個PMOS管的柵極接鑒頻鑒相器的另一個輸入。
5.如權利要求1或2或3或4所述的鑒頻鑒相器，其特征在于在上、下半電路的雙邊鑒頻鑒相邏輯模塊與輸入端之間接有由延遲單元構成的輸入延遲模塊；在上、下半電路的雙邊鑒頻鑒相邏輯模塊的輸出端與輸出邏輯模塊之間接有由延遲單元構成的輸出延遲模塊；輸入延遲模塊控制輸入信號的延遲，與輸出延遲模塊一同控制輸出信號up和dn脈沖重疊部分的大小；輸出延遲模塊調節上、下半電路的雙邊鑒頻鑒相邏輯模塊輸出信號輸入輸出邏輯模塊的時間，進而控制所述鑒頻鑒相器在小相差時轉入單邊鑒頻鑒相，輸出延遲模塊的延遲時間決定所述鑒頻鑒相器何時轉入單邊鑒頻鑒相。
6.如權利要求5所述的鑒頻鑒相器，其特征在于構成輸入延遲模塊的延遲單元為反相器鏈，各反相器串聯，個數為2m；構成輸出延遲模塊的延遲單元為反相器鏈，各反相器串聯，個數為2n；其中m、n為自然數，m與n相等或不相等；所述輸出邏輯模塊為二與非門。
7.鎖相環，包括鑒頻鑒相器、環路濾波器和壓控振蕩器，其特征在于所述鑒頻鑒相器為權利要求1或2或3或4所述的鑒頻鑒相器。
8.鎖相環，包括鑒頻鑒相器、環路濾波器和壓控振蕩器，其特征在于所述鑒頻鑒相器為權利要求5所述的鑒頻鑒相器。
9.鎖相環，包括鑒頻鑒相器、環路濾波器和壓控振蕩器，其特征在于所述鑒頻鑒相器為權利要求6所述的鑒頻鑒相器。
全文摘要
本發明提供了一種雙邊鑒頻鑒相器及采用該鑒頻鑒相器的鎖相環。雙邊鑒頻鑒相器，包括上升邊鑒頻鑒相邏輯模塊，還包括下降邊鑒頻鑒相邏輯模塊，下降邊鑒頻鑒相邏輯模塊與上升邊鑒頻鑒相邏輯模塊并聯，構成雙邊鑒頻鑒相器上下半電路的鑒頻鑒相邏輯模塊一雙邊鑒頻鑒相邏輯模塊，雙邊鑒頻鑒相邏輯模塊輸出端與輸出邏輯模塊相連，輸出邏輯模塊將上半電路雙邊鑒頻鑒相邏輯模塊和下半電路雙邊鑒頻鑒相邏輯模塊的輸出脈沖信號進行邏輯操作，使得在輸入信號的上升邊和下降邊都產生正比于兩輸入信號相差的up/dn信號。本發明的雙邊鑒頻鑒相器鑒頻鑒相速度快、增益高、減少相位誤差累積、功耗小、電路結構簡單，鎖相環收斂速度快、穩態相差小、功耗小。
文檔編號H03L7/08GK1494218SQ02158590
公開日2004年5月5日 申請日期2002年12月26日 優先權日2002年12月26日
發明者吉利久, 竇訓金, 陳中建, 馮文楠, 葛巖, 賈嵩, 劉飛, 劉凌 申請人:北京大學