專利名稱：模－數轉換電路的制作方法
技術領域：
本發明涉及具有多級流水線(分級閃爍)結構的模—數轉換電路。
背景技術：
近年來，隨著視頻信號的數字處理技術的進步，視頻信號處理用的模—數轉換電路(A/D變換器)的需求增大，由于對視頻信號處理用模—數轉換電路要求高速轉換動作，因此以往廣泛采用2級閃爍(2級并行)方式。
但是，隨著轉換位(bit)數的增加，由于采用2級閃爍方式不能夠得到足夠的轉換精度，因此開發了具有多級流水線(分級閃爍)結構的模—數轉換電路。
圖38所示為以往的具有多級流水線結構的模—數轉換電路構成方框圖。圖38的模—數轉換電路具10位4級流水線結構，該模—數轉換電路例如已在日本專利特開平9-69777號公報揭示。
在圖38中，模—數轉換電路101由采樣保持電路102、第1級電路103、第2級電路104、第3級電路105、第4級電路106、多個鎖存電路107及輸出電路108構成。
第1級(初始級)～第3級電路103～105具有子A/D轉換器(模—數轉換器)109、D/A轉換器(數—模轉換器)110及減法放大電路(差分放大器)111。第4級(最后級)電路106僅具有子A/D轉換器109。
第1級電路103為4位結構，第2～4級電路104～106分別為2位結構。在第1～3級電路103～105中，子A/D轉換器109與D/A轉換器110的位數(位結構)設定為相同。
下面說明模—數轉換電路101的工作情況采樣保持電路102對模擬輸入信號Vin進行采樣，保持一定時間，從采樣保持電路102輸出的模擬輸入信號Vin，傳送給第1級電路103。
在第1級電路103中，子A/D轉換器109對模擬輸入信號Vin進行A/D轉換。子A/D轉換器109的A/D轉換結果即高4位的數字輸出(29、28、27、26)傳送給D/A轉換器110，同時通過4個鎖存電路107傳送給輸出電路108。減法放大電路111將D/A轉換器110的D/A轉換結果與模擬輸入信號Vin之差分進行放大。該減法放大電路111的輸出傳送給第2級電路104。
在第2級電路104中，對第1級電路103的減法放大電路111的輸出，進行與第1級電路103同樣的工作。另外，在第3級電路105中，對第2級電路104的減法放大電路111的輸出，進行與第1級電路103同樣的工作。然后，從第2級電路104得到中高2位的數字輸出(25、24)，從第3級電路105得到中低2位的數字輸出(23、22)。
在第4級電路106中，對第3級電路105的減法放大電路111的輸出，子A/D轉換器109進行A/D轉換，得到低2位的數字輸出(21、20)。
第1～4級電路103～106的數字輸出經過各鎖存電路107，同時到達輸出電路108。即為了取得各電路103～106的數字輸出的同步，設置各鎖存電路107。
輸出電路108在需要模擬輸入信號Vin的10位數字Dout時，對數字校正處理后并行輸出。
這樣，在模—數轉換電路101中，各級電路103～105利用減法放大電路111，將模擬輸入信號Vin或前級電路103及104的減法放大電路111的輸出與該級電路103～105的數字輸出的D/A轉換結果之差分進行放大。
因此，即使變換位數增大，最低有效位(LSBLeast Significant Bit)變小，但實際上能夠提高構成子A/D轉換器109的各比較器的分辨率，能夠得到足夠的變換精度。
圖39為圖38的模—數轉換電路101中的子A/D轉換器109及D/A轉換器110的電路圖。圖39的子A/D轉換器109為全并行比較(閃爍)方式子A/D轉換器，D/A轉換器110為電容陣列方式D/A轉換器。
子A/D轉換器109由n個電阻R及n個比較器D1～Dn構成，所有的電阻R具有相同電阻值，在接受高電位側基準電壓VRT的節點N31與接受低電位側基準電壓VRB的節點N32之間串聯連接，這里，在節點N32與節點N31之間的n個電阻R之間的節點N41～N4n的電位分別為VR(1)～VR(n)。
輸入信號VI(模擬輸入信號Vin或前級電路103～105的減法放大電路111的輸出)輸入至各比較器D1～Dn的正輸入端。另外，各節點N41～N4n的電位VR(1)～VR(n)加在各比較器D1～Dn的負輸入端。
這樣，在各輸入信號VI高于電位VR(1)～VR(n)時，各比較器D1～Dn的輸出為高電平，在各輸入信號VI低于電位VR(1)～VR(n)時，各比較器D1～Dn的輸出為低電平。
D/A轉換器110由分別連接成陣列狀的n個開關E1～En、F1～Fn、G1～Gn、H1～Hn、n個正鍘電容B1～Bn、以及n個負側電容C1～Cn構成。
電容B1～Bn及C1～Cn都具有相同電容值C。從電容B1～Bn的一端(下面稱為輸出端)生成差動正輸出電壓VDA(+)，從電容C1～Cn的一端(下面稱為輸出端)生成差動負輸出電壓VDA(-)。另外，將各電容B1～Bn及C1～Cn的另一端稱為輸入端。
各開關E1～En的一端與節點N31連接，另一端與電容B1～Bn的輸入端連接。各開關F1～Fn的一端與節點N31連接，另一端與電容C1～Cn的輸入端連接。各開關G1～Gn的一端與節點N32連接，另一端與電容B1～Bn的輸入端連接。各開關H1～Hn的一端與節點N32連接，另一端與電容C1～Cn的輸入端連接。
各開關E1～En、F1～Fn、G1～Gn與H1～Hn分別用同一編號的開關構成4聯開關。例如，開關E1、F1、G1與H1為1聯，開關En、Fn、Gn與Hn也為1聯。然后，各開關E1～En、F1～Fn、G1～Gn及H1～Hn分別根據各比較器D1～Dn的輸出電平，進行開關動作。例如，在比較器Dn的輸出為高電平時，開關En及Hn閉合，開關Gn及Fn斷開。反之，在比較器Dn的輸出為低電平時，開關En及Hn斷開，開關Gn及Fn閉合。
下面說明D/A轉換器110的工作情況。在初始條件下，各電容B1～Bn的輸入端及輸出端的電位部為0V，各開關E1～En、F1～Fn、G1～Gn及H1～Hn都斷開。因而，在初始條件下，全部電容B1～Bn及C1～Cn儲存的電荷(電量)Q1＝0。
這里，在n個比較器D1～Dn中有m個輸出為高電平時，各開關E1～En有m個閉合，(n-m)個斷開。各開關G1～Gn中有(n-m)個閉合，m個斷開。根據該各開關E1～En及G1～Gn的開關動作，全部電容B1～Bn儲存的電荷Q2由下式(A1)表示。
Q2＝m(VRT-VDA(+))c+(n-m)(VRB-VDA(+))c (A1)根據電荷守恒定律，Q1＝Q2。因而，差動正輸出電壓VDA(+)由下式(A2)表示。
VDA(+)＝VRB+m(VRT-VRB)/n (A2)
另外，在n個比較器D1～Dn中有m個輸出為高電平時，各開關H1～Hn中有m個閉合，(n-m)個斷開，各開關F1～Fn中有(n-m)個閉合，m個斷開。根據該各開關H1～Hn及F1～Fn的開關動作，全部電容C1～Cn儲存的電荷Q3由下式(A3)表示。
Q3＝(n-m)(VRT-VDA(-)c+m(VRB-VDA(-))c (A3)根據電荷守恒定律，Q1＝Q3，因而，差動負輸出電壓VDA(-)由下式(A4)表示。
VDA(-)＝VRT-m(VRT-VRB)/n (A4)因此，根據上式(A2)及(A4)，差分電壓ΔVDA由式(A5)表示。
ΔVDA＝VDA(+)-VDA(-)＝VRB-VRT+2m(VRT-VRB)/n (A5)圖40所示為圖38的模—數轉換電路101中減法放大電路111的工作原理的電路圖。另外，圖41為說明圖40的減法放大電路111的工作用的示意圖。圖40的減法放大電路111為全差動方式的減法放大電路。該減法放大電路111的構成，例如已在日本專利特開平11-88173號公報揭示。
在圖40的減法放大電路111中，運算放大器100的反相輸入端與節點Na連接，同相輸入端與節點Nb連接。另外，運算放大器100的反相輸出端與節點NO1連接，同時通過電容20a與反相輸入端連接。同相輸出端與節點NO2連接，同時通過電容20b與同相輸入端連接。
節點Na通過開關SW11接地，節點Nb通過開關SW12接地。另外，節點Na通過電容30a與節點N11連接，而且通過電容40a與節點N12連接。節點Nb通過電容30b與節點N21連接，而且通過電容40b與節點N22連接。在節點NO1與NO2之間連接開關SW13。該開關SW13與開關SW11及SW12在相同的時間動作。
模擬輸入信號Vin或前級電路103～105的減法放大電路111的輸出作為差分電壓ΔVi供給該減法放大電路111。ΔVi＝Vi(+)-Vi(-)。另外，同級的D/A轉換器110的D/A轉換結果作為差分電壓ΔVDA供給該減法放大電路111。ΔVDA＝VDA(+)-VDA(-)。
從Vi(+)變為VA1的電壓輸入至節點N11，從VA2變為VDA(+)的電壓輸入至節點N12，從Vi(-)變為VA1的電壓輸入至節點N21，從VA2變為VDA(-)的電壓輸入至節點N22。
下面參照圖41說明圖40的減法放大電路111的工作情況。這里，將電容20a及20b的電容值分別設為C，電容30a、30b、40a及40b的電容值分別設為KC。K為常數。另外，設接地電位為VG。
首先，使開關SW11及SW12閉合。這時，也使開關SW13閉合。然后，將電壓Vi(+)輸入至節點N11，將設定電壓VA2輸入至節點N12，將電壓Vi(-)輸入至節點N21，將設定電壓VA2輸入至節點N22。這樣NO1及NO2成為接地電位VG。
接著，使開關SW11及SW12斷開。這時，也使開關SW13斷開。然后，將設定電壓VA1輸入至節點N11，將電壓VDA(+)輸入至節點N12，將設定電壓VA1輸入至節點N21，將電壓VDA(-)輸入至節點N22。這樣，節點NO1及NO2的電壓分別成為VO(+)及VO(-)若根據電荷守恒定律，求得NO1及NO2的電壓VO(+)及VO(-)，則得到下式。
VO(+)＝VG+[V1(+)-VDA(+)]K+(VA1-VA2)KVO(-)＝VG+[V1(-)-VDA(-)]K+(VA1-VA2)K因而，差分電壓ΔVO如下式所示。
ΔVO＝VO(+)-VO(-)＝[Vi(+)-Vi]-)]K-[VDA(+)-VDA(-)]K＝(ΔVi-ΔVDA)K這樣，在圖40的減法放大電路111中，對前級提供的差分電壓ΔVi與同級D/A轉換器110提供的差分電壓ΔVDA進行減法運算及放大。
在這種情況下，能夠任意對設定電壓VA1及VA2進行設定。因而，作為設定電壓VA1，可采用前級取樣保持電路102的輸出或減法放大電路111的輸出均衡(等電位)時的電壓。另外，作為設定電壓VA2，可以采用外部電壓。
這樣，由于能夠將模擬輸入信號即電壓Vi(+)及Vi(-)不通過開關輸入至節點N11及N21，因此能夠降低噪聲，同時能夠實現低電壓工作。所以，能夠實現模—數轉換電路101的低電壓及高精度。
圖42所示為圖38的模—數轉換電路101中采用圖40的減法放大電路111時的D/A轉換器110及減法放大電路111的具體構成電路圖。設D/A轉換器110及減法放大電路111的構成，例如已在日本專利特開平11-88173號公報揭示。
在圖42中，D/A轉換器110的節點N30，通過開關S1～Sn分別與電容B1～Bn的輸入端連接。另外，該節點N30通過開關T1～Tn分別與電容C1～Cn的輸入端連接。設定電壓VA2輸入至節點N30，高電位側基準電壓VRT輸入至節點N31，低電壓側基準電壓VRB輸入至節點N32。電容B1～Bn的輸出端與減法放大電路111的節點Na連接，電容C1～Cn的輸出端與減法放大電路111的節點Nb連接。
減法放大電路111的節點Na通過電容30a與節點N11連接，節點Nb通過電容30b與節點N21連接。電壓Vi(+)輸入至節點N11，電壓Vi(-)輸入至節點N21。
電容20a及20b的電容值分別為C，電容30a及30b的電容值為KC。另外，電容B1～Bn及C1～Cn的電容值分別為KC/n。K為常數。
下面說明圖42的D/A轉換器110及減法放大電路111的工作情況。
首先，使開關SW11及SW12閉合。這時，也使開關SW13閉合。然后，使開關S1～Sn及T1～Tn閉合。這樣，設定電壓VA2輸入至電容B1～Bn及C1～Cn的輸入端。另外，電壓Vi(+)輸入至節點N11，電壓Vi(-)輸入至節點N21。這樣，節點NO1及NO2成為接地電位。
接著，使開關SW11及SW12斷開。這時，也使開關SW13斷開。然后，使開關S1～Sn及T1～Tn斷開。各開關E1～En、F1～Fn、G1～Gn及H1～Hn分別根據圖38的各比較器D1～Dn的輸出電平閉合或斷開，分別將電壓加在電容B1～Bn及C1～Cn的輸入端。
這時輸入至節點N11及N21的電壓Vi(+)及Vi(-)，如圖41所示，保持均衡都等于電壓VA1。這樣，節點NO1與NO2之間的差分電壓ΔVo，如用圖41所示，用下式表示。
ΔVo＝Vo(+)-Vo(-)＝(ΔVi-ΔVDA)K這樣，由于作為輸入至節點N11及N21的設定電壓VA1可以采用前級的減法放大電路111的輸出，因此能夠將電壓Vi(+)及設定電壓VA1不采用開關輸入至節點N11，而且能夠將電壓Vi(-)及設定電壓VA1不采用開關輸入至節點N21。
另外，作為輸入至節點N30的設定電壓VA2能夠采用任意的電壓。例如作為設定電壓VA2，也可以采用高電位側基準電壓VRT或低電位側基準電壓VRB。
另外，可以將這些設定電壓VA1及VA2，設定在電壓或接地電壓的附近。這樣，即使使用CMOS開關，也能夠實現低電壓工作。
由于這些結果，能夠實現降低開關噪聲、可以低電壓工作的高精度模—數據轉換電路。
近年來，隨著電子設備的高速化，對于模—數轉換電路也要求實現更高速的轉換速度。因此，在日本專利特開平11-88172號公報提出了轉換速度更進一步高速化的模—數轉換電路。
圖43所示為特開平11-88172號公報揭示的以往的模—數轉換電路方框圖。圖43的模—數轉換電路102具有10位4級流水線結構。
在圖43中，模—數轉換電路102由取樣保持電路2、第1級電路3、第2級電路4、第3級電路5、第4級電路6、多個鎖存電路7及輸出電路8構成。
第1級(初始級)～第3級電路3～5具有A/D轉換器9、D/A轉換器10、運算放大電路11、減法電路12及運算放大電路13。減法電路12及運算放大電路13構成減法放大電路14。各級電路3～5內的運算放大電路11及13的增益為2。第4級(最后級)電路6僅具有子A/D轉換器9。
這樣，在圖43的模—數轉換電路102中，由于各級電路3～5內設置2級運算放大電路11及13，因此，能夠減少各運算放大電路11及13的環路常數，而且能夠減少各運算放大電路11及13的負載電容。結果，能夠不提高各運算放大電路11及13的性能，而提高轉換速度。
但是，在圖43的模—數轉換電路102中，模擬輸入信號利用各級電路3～5的運算放大電路11以增益2進行放大，因此，若子A/D轉換器9的輸入電壓范圍及A/D轉換器10的輸出電壓范圍設定為相同，則從運算放大電路11提供給減法放大電路14的一輸入端的輸出電壓范圍與從D/A轉換器10提供給減法放大電路14的另一輸入端的輸出電壓范圍就不同。在這種情況下，為了使運算放大電路11的輸出電壓范圍與D/A轉換器10的輸出電壓范圍一致，就必須以某一種方法進行校正。這樣，模—數變換電路102的各級電路3～5的結構變得復雜，同時電路規模增大。
第1級電路3為4位結構，第2～4級電路4～6分別為2位結構。在第1～3級電路3～5中，子A/D轉換器9及D/A轉換器10的位數(位結構)設定為相同。
這里，在上述模—數轉換電路102中，若設模擬輸入信號Vin的電壓范圍為VINP-P，則第1級電路3內的子A/D轉換器9的滿量程范圍與模擬輸入信號的電壓范圍VINP-P相等。第2～4級電路4～6內的子A/D轉換器9的滿量程范圍分別與第1～3級電路3～5的減法放大電路14的輸出電壓范圍INP-P/8相等。
另外，第1級電路3內的D/A轉換器10的滿量程范圍與子A/D轉換器9相同，與模擬輸入信號Vin的電壓范圍VINP-P相等。第2級及第3級電路4及5內的D/A轉換器10的電壓滿量程范圍，為了取得與具有增益2的運算放大電路11的輸出電壓的一致，成為子A/D轉換器9的滿量程范圍的2倍即VINP-P/4。
下面說明圖43的模—數轉換電路102的工作情況，采樣保持電路2對模擬輸入信號Vin進行采樣，保持一定時間，從采樣保持電路2輸出的模擬輸入信號Vin，傳送給第1級電路3。
在第1級電路3中，子A/D轉換器9對電壓范圍VINP-P的模擬輸入信號Vin進行模—數轉換。這里，子A/D轉換器9的模—數轉換結果即數字輸出(29、28、27、26)傳送給D/A轉換器10，同時通過4個鎖存電路7傳送給輸出電路8。D/A轉換器10的額定輸出電壓范圍用下式表示(第1級分辨率-1)×(D/A轉換器10的滿量程范圍)/(第1級的分辨率)＝(24-1)×(VINP-P)/24＝15VINP-P/16另外，運算放大電路11對模擬輸入信號Vin進行采樣，然后進行放大及保持。運算放大電路11的輸出電壓范圍用下式表示。
(模擬輸入信號Vin的電壓范圍VINP-P)×(運算放大電路11的增益)＝VINP-P×1＝VINP-P減法放大電路14將運算放大電路11輸出的模擬輸入信號Vin與D/A轉換器10的D/A轉換結果進行減法計算并放大。減法放大電路14的輸出傳送給第2級電路4。第1級減法放大電路14的輸出電壓范圍用下式表示。
((運算放大電路11的輸出電壓范圍)-(D/A轉換器10的額定輸出電壓范圍))×(減法放大電路14的增益)＝((VINP-P)-(15VINP-P/16))×2＝VINP-P/8在第2級電路4中，子A/D轉換器9對第1級電路3的減法放大電路14的輸出進行A/D變換。子A/D轉換器9的A/D轉換結果傳送給D/A轉換器10，同時通過3個鎖存電路7傳送給輸出電路8。這樣，從第2級電路4得到中高2位的數字輸出(25、24)。D/A轉換器10的額定輸出電壓范圍用下式表示，
(第2級分辨率-1)×(D/A轉換器10的滿量程范圍)/(第2級分辨率)＝(22-1)×(VINP-P/4)/22＝3VINP-P/16另外，運算放大電路11將第1級電路3的運算放大電路13的輸出進行放大。運算放大電路11的輸出電壓范圍用下式表示。
(第1級減法放大電路14的輸出電壓范圍)×(運算放大電路11的增益)＝(VINP-P/8)×2＝VINP-P/4減法放大電路14將運算放大電路11的輸出與D/A轉換器10的D/A轉換結果進行減法計算并放大。減法放大電路14的輸出傳送給第3級電路5。第2級減法放大電路14的輸出電壓范圍用下式表示。
((運算放大電路11的輸出電壓范圍)-(D/A轉換器10的額定電壓范圍))×(減法放大電路14的增益)＝((VINP-P/4)-(2VINP-P/16))×2＝VINP-P//8在第3級電路5中，對第2級電路4的減法放大電路14的輸出進行與第2級電路4同樣的處理。這樣，從第3級電路5得到中低2位的數字輸出(23、22)。各部分的輸出電壓范圍與第2級電路4相同。
在第4級電路6中，子A/D轉換器9對第3級電路5的減法放大電路14的輸出進行A/D轉換，得到低2位的數字輸出(21、20)。
第1～4級電路3～6的數字輸出經過鎖存器7，同時到達輸出電路8。即為了取得各電路3～6的數字輸出的同步，設置各鎖存電路7。
輸出電路8在需要模擬輸入信號Vin的10位數字輸出Dout時，對數字校正處理后并行輸出。
這樣，即使轉換位數增大，隨著電源電壓減少。LSB(Least SignificantBit，最低有效位)變小，但能夠提高子A/D轉換器9的分辨率，得到足夠的轉換精度。
圖44(a)所示為圖23的模—數轉換電路的減法放大電路構成電路圖，圖44(b)為說明圖44(a)減法放大電路的工作的示意圖。
在圖44中，運算放大器101的反相輸入端與節點nb連接，同相輸入端接地，另外運算放大器101的輸出端與節點no連接，同時通過電容102與反相輸入端連接。在運算放大器101的反相輸入端與同相輸入端之間連接開關SW1，在節點nb與節點na之間連接電容103。節點na通過開關SW2與節點n1連接，而且通過開關SW3與節點n2連接。這些開關SW2及SW3通常利用CMOS(互補型金屬氧化物半導體)場效應晶體管形成的CMOS開關構成。
電壓V1輸入至節點n1，電壓V2輸入至節點n2，由節點no輸出電壓Vo。
這里，參照圖44(b)說明圖44(a)的減法放大電路的工作情況。另外，設電容101的電容值為C，電容103的電容值為KC，接地電位為VG。K為常數。
首先，使開關SW1及開關SW2閉合，使開關SW3斷開。這樣，節點na的電壓為V1。另外，節點no的電壓為0。這時，節點nb的電荷Qa用下式表示。
Qa＝(VG-V1)KC接著，使開關SW1斷開后，使開關SW2斷開，而且使開關SW3閉合。這樣，節點na的電壓為V2。另外，節點no的電壓為Vo。這時，節點nb由于與虛地連接，因此節點nb的電荷Qb用下式表示。
Qb＝(VG-V2)KC+(VG-Vo)C在節點nb由于沒有電荷釋放的路徑，因此根據電荷守恒定律，Qa＝Qb。所以，下式成立。
(VG-V1)KC＝(VG-V2)KC+(VG-Vo)C根據上式，節點no的電壓Vo用下式表示。
Vo＝VG+(V1-V2)K這樣，從電壓V1減去電壓V2，該減法值放大為K倍。
因而，減法放大電路具有將電壓V1與電壓V2差利用由電容103與電容102的電容量之比決定的增益而輸出的功能。例如，通過設定KC＝C(K＝1)，就使減法放大電路具有增益為1倍的采樣保持功能。
圖45所示的圖43的模—數轉換電路中采用的子A/D轉換器的構成圖。
在圖45的并行型模—數轉換器9中，配置多個比較器900。模擬輸入電壓Vin提供給多個比較器900的一輸入端，利用多個電阻將高電位側基準電壓VRT與低電位側基準電壓VRB之間的電壓進行分壓而得到的基準電壓分別提供給另一輸入端。各比較器900對一輸入端的電壓與另一輸入端的電壓進行比較。利用編碼器910對多個比較器900的比較結果進行編碼，通過這樣能夠得到數字代碼Dcode。
然而，在提供給模—數轉換電路的模擬輸入信號電壓范圍改變時，或者將提供給模—數轉換電路的模擬輸入信號方式以差動雙端輸入及單端輸入改變時，必須改變模—數轉換電路的規格。
下面說明差動雙端輸入及單端輸入。圖46(a)及(b)為差動雙端輸入及單端輸入的模—數轉換說明圖。橫軸表示模擬輸入電壓VIN，縱軸表示輸出的數字代碼Dcode。
如圖46(a)所示，在差動雙端輸入時，模擬輸入信號Vin的正模擬輸入電壓Vin(+)與負模擬輸入電壓Vin(-)互補變化。這樣，正模擬輸入電壓Vin(+)與負模擬輸入電壓Vin(-)之差分為模擬輸入信號Vin的電壓范圍VINP-P。
因而，如圖46(a)所示，正模擬輸入電壓Vin(+)在1.0V至2.0V的范圍變化，負模擬輸入電壓Vin(-)在2.0V至1.0V的范圍變化，這時模擬輸入信號Vin的電壓范圍根據Vin(+)-Vin(-)的計算為2.0V。
另外，如圖46(b)所示，在單端輸入時，僅正模擬輸入電壓Vin(+)變化。這樣，正模擬輸入電壓Vin(+)的電壓范圍成為模擬輸入信號Vin的電壓范圍。
因而，如圖46(b)所示，在正模擬輸入電壓Vin(+)在1.0V的范圍變化時，模擬輸入信號的電壓范圍成為1.0V。
即若使差動雙端輸入方式的模擬輸入信號Vin的電壓范圍為2VINP-P，則單端輸入方式的模擬輸入信號Vin的電壓范圍為VINP-P。
這樣，在差動雙端輸入方式及單端輸入方式中，即使各模擬輸入電壓的變化范圍相同，但模擬輸入信號的電壓范圍也不相同。
在上述的以往模—數轉換電路中，在模擬輸入信號的電壓范圍改變時，或模擬輸入信號的輸入方式改變時，必須對電路構成進行再設計。
發明內容
本發明的目的在于提供不增加電路構成的復雜性及電路規模而保持高的轉換精度及實現高的轉換速度的模—數轉換電路。
本發明的其它目的在于提供能夠不進行電路構成的再設計而容易改變模擬輸入信號的電壓范圍或差動雙端輸入與單端輸入之間的輸入方式改變的流水線型模—數轉換電路。
本發明的一種形態的模—數轉換電路，包括由n級電路構成的多級流水線結構，除了最后級電路以外的各級電路，具有將輸入的模擬信號轉換為數字信號的模—數轉換器、將輸入的模擬信號進行放大的第1運算放大電路、將模—數轉換器輸出的數字信號轉換為模擬信號的數—模轉換器、以及將第1運算放大電路輸出的模擬信號與數—模轉換器輸出的模擬信號之差分進行放大的第2運算放大電路，在除了最后級電路以外的至少1級電路中，第1運算放大電路人有大于1的增益，能夠分別獨立設定數—模轉換器的電壓范圍及模—數轉換電路的電壓范圍，使得第1運算放大電路的輸出電壓范圍與數—模轉換器的電壓范圍相等。
在本發明的模—數轉換電路中，通過分別獨立設定數—模轉換器的電壓范圍及模—數轉換電路的電壓范圍，在第1運算放大電路即使具有大于1的增益的情況下，也能夠使第1運算放大電路輸出電壓范圍與數—模轉換器的電壓范圍相等。通過這樣，各級電路的設計自由度增大。因而，能夠考慮到功耗及電路的占有面積，以各自適當的電壓范圍設計是各級電路構成要素的模—數轉換器、數—模轉換器、第1運算放大電路及第2運算放大電路。
另外，由于除了最后級以外的各級電路包含第1運算放大電路及第2運算放大電路，因此能夠降低環路常數，而且減少第1運算放大電路及第2運算放大電路的負載電容。通過這樣，各第1運算放大電路及第2運算放大電路的極限工作頻率提高。因而，能夠不使各第1運算放大電路及第2運算放大電路其本身的性能提高，而保持高的轉換精度，同時使轉換動作實現高速化。
這些結果能夠不增加電路構成的復雜性及電路規模，而實現保持高的轉換精度及使轉換動作高速化的模—數轉換電路。
在至少1級電路中，數—模轉換器的電壓范圍與模—數轉換電路的電壓范圍之比也可以與第1運算放大電路的增益相等。
在這種情況下，通過使數—模轉換器的電壓范圍與模—數轉換電路的電壓范圍之比等于第1運算放大電路的增益，能夠使第1運算放大電路的輸出電壓范圍與數—模轉換器的電壓范圍相等。通過這樣，第2運算放大電路能夠將相等的電壓范圍的模擬信號差分進行放大。
在至少1級電路中，也可以是模—數轉換器根據具有第1電壓范圍的基準電壓工作，數—模轉換器根據具有第2電壓范圍的基準電壓工作，分別獨立設定第1電壓范圍及第2電壓范圍，使得第1運算放大電路的輸出電壓范圍與數—模轉換器的電壓的范圍相等。
在這種情況下，模—轉換器根據具有第1電壓范圍的基準電壓工作，數—模轉換器根據具有第2電壓范圍的基準電壓工作，通過分別獨立設定第1電壓范圍及第2電壓范圍，能夠使第1運算放大電路的輸出電壓范圍與數—模轉換器的電壓范圍相等。
在至少1級電路中，第2電壓范圍與第1電壓范圍之比也可以與第1運算放大電路的增益相等。
在這種情況下，通過使第2電壓范圍與第1電壓范圍之比與第1運算放大電路的增益相等，則第1運算放大電路的輸出電壓范圍與數—模轉換器的電壓范圍相等。
本發明的其它形態的模—數轉換電路，包括由多級電路構成的多級流水線結構，除了最后級電路以外的各級電路，具有將輸入的模擬信號轉換為數字信號的模—數轉換器、將輸入的模擬信號進行放大的第1運算放大電路、將模—數轉換器輸出的數字信號轉換為模擬信號的數—模轉換器、以及將第1運算放大電路輸出的模擬信號與數—模轉換器輸出的模擬信號之差分進行放大的第2運算放大電路，在除了最后級電路以外的至少1級電路中，第1運算放大電路具有大于1的增益，數—模轉換器具有將多個電容連接成陣列狀的電視陣列，用來根據數字信號產生模擬信號電壓，第2運算放大電路具有輸入電容、反饋電容及運算放大器，將第1運算放大電路輸出的模擬信號以輸入電容的值及反饋電容的值確定的第1增益進行放大，同時將利用數—模轉換器由電容陣列產生的模擬信號以電容陣列的值及反饋電容的值確定的第2增益進行放大，將以第1增益放大的模擬信號與以第2增益放大的模擬信號之差分輸出，分別獨立設定電容陣列的值及輸入電容的值，使得第1增益倍的第1運算放大電路的輸出電壓范圍與第2增益倍的數—模轉換器的電壓范圍相等。
在這種情況下，第1運算放大電路輸出的模擬信號以第1增益放大，同時數—模轉換器輸出的模擬信號以第2增益放大，將放大的模擬信號的差分輸出。通過分別獨立設定電容陣列的值及輸入電容的值，能夠使得第1增益倍的第1運算放大電路的輸出電壓范圍與第2增益倍的數—模轉換器的電壓范圍相等。
在至少1級電路中，電容陣列的值與輸入電容的值之比也可以與第1運算放大電路的增益相等。
在這種情況下，通過使電容陣列的值與輸入電容的值之比與第1運算放大電路的增益相等，則第1增益倍的第1運算放大電路的輸出電壓范圍與第2增益倍的數—模轉換器的電壓范圍相等。
在至少1級電路中，也可以是第2運算放大電路的運算放大器具有與電容陣列連接的一輸入端，而且還具有另一輸入端及輸出端，反饋電容連接在運算放大器—輸入端與輸出端之間，輸入電容在運算放大器的一輸入端與電容陣列并聯，第2運算放大電路還包含開關電路使運算放大器的一輸入端與另一輸入端之間處于短路狀態，同時將運算放大器輸出的模擬信號提供給輸入電容的輸入端，而且將任意的第1設定電壓提供給電容陣列的輸入端，然后使運算放大器的一輸入端與另一輸入端之間處于開路狀態，同時將任意的第2設定電壓提供給輸入電容的輸入端，而且將數—模轉換器輸出的模擬信號提供給電容陣列的輸入端。
在這種情況下，第1運算放大電路輸出的模擬信號以第1增益放大，同時數—模轉換器輸出的模擬信號以第2增益放大，不利用開關切換這些模擬信號，而是放大的模擬信號以設定電壓作為媒介進行減法運算，將減法值輸出。通過這樣，能夠減少噪聲，同時實現低電壓工作。
在至少1級電路中，第2運算放大電路的設定電壓也可以是第1運算放大電路輸出的模擬信號的規定電壓。
在這種情況下，由于不需要提供設定電壓用的開關或電路，因此能夠更減少噪聲，同時電路結構簡單。
在至少1級電路中，也可以是第1運算放大電路輸出差動的第1及第2模擬信號，數—模轉換器的電容陣列包含根據數字信號分別產生差動的第3及第4模擬信號電壓用的第1及第2電容陣列，第2運算放大電路的運算放大器具有與第1電容陣列連接的另一輸入端、一輸出端以及另一輸出端，反饋電容包含在運算放大器的一輸入端與一輸出端之間連接的第1反饋電容、以及在運算放大器的另一輸入端與另一輸出端之間連接的第2反饋電容，輸入電容包含在運算放大器的一輸入端與第1電容陣列并聯的第1輸入電容、以及在運算放大器的另一輸入端與第2電容陣列并聯的第2輸入電容，第2運算放大電路還包含開關電路，將運算放大器的輸入端及另一輸入端與規定的基準電位連接，同時將第1運算放大電路輸出的差動第1及第2模擬信號分別提供給第1及第2輸入電容的輸入端，而且將任意的第1設定電壓分別提供給第1及第2電容陣列的輸入端，然后將運算放大器的一輸入端及另一輸入端從基準電位切斷，同時將任意的第2設定電壓分別提供給第1及第2輸入電容的輸入端，而且將數—模轉換器輸出的差動第3及第4模擬信號分別提供給第1及第2電容陣列的輸入端，分別獨立設定第1電容陣列的值及第1輸入電容的值，而且分別獨立設定第2電容陣列的值及第2輸入電容的值，使得第1增益倍的第1運算放大電路的輸出電壓范圍與第2增益倍的數—模轉換器的電壓范圍相等。
在這種情況下，通過分別獨立設定第1電容陣列的值及第1輸入電容的值，而且分別獨立設定第2電容陣列的值及第2輸入電容的值，能夠使得輸出差動模擬信號的第1運算放大電路的第1增益倍的輸出電壓范圍與輸出差動模擬信號的數—模轉換器的第2增益倍的電壓范圍相等。
在至少1級電路中，也可以第1電容陣列的值與第1輸入電容的值之比與第1運算放大電路的增益相等，第2電容陣列的值與第2輸入電容的值之比與第1運算放大電路的增益相等。
在這種情況下，通過使第1電容陣列的值與第1輸入電容的值之比及使第2電容陣列的值與第2輸入電容的值之比與第1運算放大電路的增益相等，則輸出差動模擬信號的第1運算放大電路的第1增益倍的輸出電壓范圍與輸出差動模擬信號的數—模轉換器的第2增位置倍的電壓范圍相等。
在至少1級電路中，作為第2運算放大電路的第2設定電壓，也可以是在第1運算放大電路中均衡的輸出電壓。
在這種情況下，由于不需要提供第2設定電壓用的開關或電路，因此進一步減少噪聲，同時電路結構簡單。
本發明的另一其它形態的模—數轉換電路，包括由n級電路構成的多級流水線結構，除了最后級電路以外的各級電路，具有將輸入的模擬信號轉換為數字信號的模—數轉換器、將輸入的模擬信號進行放大第1運算放大電路、將模—數轉換器輸出的數字信號轉換為模擬信號的數—模轉換器、以及將第1運算放大電路輸出的模擬信號與數—模轉換器輸出的模擬信號之差分進行放大的第2運算放大電路，在除了最后級電路以外的至少1級電路中，第1運算放大電路具有大于1的增益，模—數轉換器根據具有第1電壓范圍的基準電壓工作，數—模轉換器根據具有第2電壓范圍的基準電壓工作，數—模轉換器具有將多個電容連接成陣列狀的電容陣列，用來根據數字信號產生模擬信號電壓，第2運算放大電路具有輸入電容、反饋電容及運算放大器，將第1運算放大電路輸出的模擬信號以輸入電容的值及反饋電容的值確定的第1增益進行放大，同時將利用數—模轉換器由電容陣列產生的模擬信號以電容陣列的值及反饋電容的值確定的第2增益進行放大，將以第1增益放大的模擬信號與以第2增益放大的模擬信號之差分輸出，分別獨立設定第1電壓范圍及第2電壓范圍，同時分別獨立設定電容陣列的值及輸入電容的值，使得第1增益倍的第1運算放大電路的輸出電壓范圍與第2增益倍的數—模轉換器的電壓相等。
在這種情況下，模—數轉換器根據具有第1電壓范圍的基準電壓工作，數—模轉換器根據具有第2電壓范圍的基準電壓工作，分別獨立設定第1電壓范圍及第2電壓范圍，同時分別獨立設定電容陣列的值及輸入電容的值，通過這樣，能夠使第1增益倍的運算放大電路的輸出電壓范圍與第2增益倍的數—模轉換器的電壓范圍相等。
本發明的另一其它形態的模—數轉換電路，包括由多級電路構成的多級流水線結構，除了最后級電路以外的各級電路，具有將輸入的模擬信號轉換為數字信號的模—數轉換器、將模—數轉換器輸出的數字信號轉換為模擬信號的數—模轉換器、以及將輸入的模擬信號與數—模轉換器輸出的模擬信號之差分進行放大的第1運算放大電路，最后級電路包含將輸入的模擬信號轉換為數字信號的模—數轉換器，除了最后級電路以外的至少1級電路包含具有將電壓范圍進行多級切換的切換裝置的模—數結構器、具有將電壓范圍進行多級切換的切換裝置的數—模轉換器以及具有將增益進行多級切換的切換裝置的第1運算放大電路中的至少1種電路，及/或最后級電路包含具有將電壓范圍進行多級切換的切換裝置的模—數轉換器。
在本發明的模—數轉換電路中，由于除了最后級電路以外的至少1級電路包含具有將電壓范圍進行多級切換的切換裝置的模—數轉換器、具有將電壓范圍進行多級切換的切換裝置的數—模轉換器以及具有將增益進行多級切換的切換裝置的第1運算放大電路中的至少1種電路，及/或最后級電路包含具有將電壓范圍進行多級切換的切換裝置的模—數轉換器，因此能夠切換模—數轉換電路的電壓范圍、數—模轉換器的電壓范圍及第1運算放大電路的增益中的至少1個量。
通過這樣，即使由于將差動雙端輸入方式改變為單端輸入方式而使模擬輸入信號的電壓范圍改變，也不需要對電路結構進行再設計。另外，在改變單端輸入的模擬輸入信號的電壓范圍時，或者在改變差動雙端輸入的模擬輸入信號的電壓范圍時，也不需要對電路結構進行再設計。
因而，能夠不要進行電路結構的再設計，就容易改變模擬輸入信號的電壓范圍在差動雙端輸入與單端輸入之間改變輸入方式。
其結果能夠力圖縮短模—數轉換電路的開發周期，能夠通過采用最佳的電壓范圍，容易實現低功耗。
除了最后級電路以外的各級電路，也可以還包含將輸入的模擬信號進行放大后提供給第1運算放大電路的第2運算放大電路，除了最后級電路以外的至少1級電路的第2運算放大電路還可以具有將增益進行多級切換的切換裝置。
在這種情況下，通過將至少1級電路的第2運算放大電路的增益進行多級切換，就能夠不要進行電路結構的再設計，就容易改變模擬輸入信號的電壓范圍或在差動雙端輸入與單端輸入之間改變輸入方式。
除了最后級電路以外的至少1級電路的第1運算放大電路也可以具有將增益進行多級切換的切換裝置。
在這種情況下，通過將至少1級電路的第1運算放大電路的增益進行多級切換，就能夠不要進行電路結構的再設計，就容易改變模擬輸入信號的電壓范圍或在差動雙端輸入與單端輸入之間改變輸入方式。
至少1級電路的模—數轉換器也可以具有將電壓范圍進行多級切換的切換裝置。
在這種情況下，通過將至少1級電路的模—數轉換器的電壓范圍進行多級切換，就能夠不要進行電路結構的再設計，就容易改變模擬輸入信號的電壓范圍或在差動雙端輸入與單端輸入之間改變輸入方式。
除了最后級電路的至少1級電路的數—模轉換器也可以具有將電壓范圍進行多級切換的切換裝置。
在這種情況下，通過將至少1級電路的數—模轉換器的電壓范圍進行多級切換，就能夠不要進行電路結構的再設計，就容易改變模擬輸入信號的電壓范圍或在差動雙端輸入與單端輸入之間改變輸入方式。
至少1級電路的第2運算放大電路也可以具有輸入電容、反饋電容及運算放大器，將輸入的模擬信號以根據輸入電容的值及反饋電容的值確定的增益進行放大，切換裝置也可以包含對輸入電容的值及反饋電容的至少一方進行可變設定的可變部分。
在這種情況下，輸入的模擬信號以根據輸入電容的值及反饋電容的值確定的增益進行放大。因而，通過改變運算放大器的輸入電容的值及反饋電容的值的至少一方，就能夠容易切換第2運算放大電路的增益。
可變部分也可以包含將輸入電容或反饋電容的一部分切換為斷開狀態或短路狀態的切換部分。
在這種情況下，通過利用切換部分將輸入電容或反饋電容的一部分切換為斷開狀態或短路狀態，能夠改變運算放大器的輸入電容或反饋電容。這樣，能夠容易切換第2運算放大電路的增益。
至少1級電路的第1運算放大電路也可以具有輸入電容、反饋電容及運算放大器，將輸入的模擬信號以根據輸入電容的值及反饋電容的值確定的增益進行放大，切換裝置也可以包含對輸入電容的值及反饋電容的值的至少一方進行可變設定的可變部分。
在這種情況下，輸入的模擬信號以根據輸入電容的值及反饋電容的值確定的增益進行放大。因而，通過改變運算放大器的輸入電容的值及反饋電容的值的至少一方，就能夠容易切換第1運算放大電路的增益。
可變部分也可以包含將輸入電容或反饋電容的一部分切換為斷開狀態或短路狀態的切換部分。
在這種情況下，通過利用切換部分將輸入電容或反饋電容的一部分切換為斷開狀態或短路狀態，能夠改變運算放大器的輸入電容或反饋電容。這樣，能夠容易切換第1運算放大電路的增益。
反饋電容也可以包含在運算放大器的輸入端與輸入端之間并聯或串聯設置的第1及第2電容，切換部分也可以與第2電容串聯或并聯。
若使切換部分處于連接狀態，則在運算放大器的輸入端與輸出端之間第1及第2電容并聯或串聯。這樣，反饋電容增加或減少。另外，若使切換部分處于斷開狀態，則在運算放大器的輸入端與輸出端之間僅連接第1電容。這樣，反饋電容減少或增加。
切換部分也可以與運算放大器的輸出端連接。
在第2電容相對于切換部分是與輸出側連接時，即使切換部分被設定為斷開狀態，但第2電容的寄生電容仍充電，這樣，在設定增益時，必須考慮寄生電容，由于寄生電容的差異，導致增益產生差異。這里，利用切換部分相對于第2電容與輸出側連接，在切換部分段設定為斷開狀態時，利用切換部分將第2電容從輸出端斷開的同時，將寄生電容斷開。因而，在設定增益時，沒有必要考慮第2電容的寄生電容，不含由于寄生電容的差異導致增益的差異。
輸入電容也可以在運算放大器輸入端并聯或串聯。
若使切換部分處于連接狀態，則在運算放大器的輸入端第1及第2電容并聯或串聯。這樣，輸入電容增加或減少。另外，若使切換部分處于斷開狀態，則在運算放大器的輸入端僅連接第1電容。這樣，輸入電容減少或增加。
切換部分也可以與第2電容的輸入側連接。
在第2電容相對于切換部分是與輸入側連接時，即使切換部分被設定為斷開狀態，但第2電容的寄生電容仍充電。這樣，在設定增益時，必須考慮寄生電容，由于寄生電容的差異，導致增益產生差異。這里，利用切換部分相對于第2電容與輸出側連接，在切換部分被設定為斷開狀態時，利用切換部分將第2電容從接受輸入信號的節點斷開的同時，將寄生電容斷開。因而，在設定增益時，沒有必要考慮第2電容的寄生電容，不會由于寄生電容的差異導致增益的差異。
至少1級電路的模—數轉換器也可以包含產生多具基準電壓的基準電壓發生電路、以及將基準電壓發生電路產生的多具基準電壓與輸入的模擬信號進行比較的比較器，切換裝置也可以包含基準電壓發生電路產生的多個基準電壓進行可變設定的可變部分。
在這種情況下，通過改變基準電壓發生電路產生的基準電壓，能夠改變基準電壓的電壓范圍。通過這樣，能夠容易切換模—數轉換器的電壓范圍。
除了最后級電路以外的至少1級電路的數—模轉換器，也可以包含產生基準電壓的基準電壓發生電路、與公共端連接的多個電容、以及多個開關，該多個開關連接在基準電壓發生電路與多個電容之間，根據輸入的數字信號，將基準電壓發生電路產生的基準電壓分別提供給多個電容，切換裝置也可以包含對基準電壓發生電路產生的基準電壓進行可變設定的可變部分。
在這種情況下，通過改變基準電壓發生電路產生的基準電壓，能夠改變基準電壓的電壓范圍。通過這樣，能夠容易切換數—模轉換器的電壓范圍。
圖1所示為本發明第1實施形態的模—數轉換電路的構成方框圖。
圖2為圖1的模—數轉換電路中第1級電路內的子A/D轉換器及D/A轉換器電路圖。
圖3所示為差動輸入用的子A/D轉換器及D/A轉換器的構成電路圖。
圖4所示為產生第1級—第4級的基準電壓用的電阻電路圖。
圖5為差動輸入用基準電壓范圍的說明圖。
圖6所示為子A/D轉換器及D/A轉換器的基準電壓范圍比與運算放大電路的增益的關系圖。
圖7所示為子A/D轉換器及D/A轉換器的基準電壓范圍比與運算放大電路的增益的關系圖。
圖8所示為發明第2實施形態的模—數轉換電路的構成方框圖。
圖9為說明圖8的模—數轉換電路中的減法放大電路工作原理用的電路圖。
圖10為說明圖9的減法放大電路的工作用的說明圖。
圖11所示為圖8的模—數轉換電路采用圖9的減法運算電路時的D/A轉換器及減法放大電路的具體構成電路圖。
圖12所示為第1級的子A/D轉換器的一部分、第1級的減法放大電路及第2級的運算放大電路的構成電路圖。
圖13為說明圖8的模—數轉換電路中單端輸入用的減法放大電路工作原理用的電路圖。
圖14為說明圖13的減法放大電路的工作用的說明圖。
圖15所示為圖8的模—數轉換電路采用圖13的減法運算電路時的D/A轉換器及減法放大電路的具體構成電路圖。
圖16所示為本發明第3實施形態的流水線型模—數轉換電路的構成方框圖。
圖17所示為將圖16的模—數轉換電路分別切換為差動雙端輸入方式及單端輸入方式時的設定圖。
圖18所示為本發明第4實施形態的流水線型模—數轉換電路的構成方框圖。
圖19所示為圖16的模—數轉換電路中運算放大電路的構成第1例的電路圖。
圖20所示為圖16的模—數轉換電路中運算放大電路的構成第2例的電路圖。
圖21所示為運算放大電路的具體電路構成第1例的電路圖。
圖22所示為運算放大電路的具體電路構成第2例的電路圖。
圖23所示為運算放大電路的具體電路構成第3例的電路圖。
圖24所示為運算放大電路的具體電路構成第4例的電路圖。
圖25所示為運算放大電路的具體電路構成第5例的電路圖。
圖26所示為運算放大電路的具體電路構成第6例的電路圖。
圖27所示為圖16的模—數轉換電路中子A/D轉換器的構成第1例的電路圖。
圖28所示為圖27的子A/D轉換器采用的比較器的構成電路圖。
圖29所示為圖16的模—數轉換電路中子A/D轉換器的構成第2例的電路圖。
圖30所示為圖29的子A/D轉換器采用的比較器的構成電路圖。
圖31為圖18的模—數轉換電路中第2級電路內的子A/D轉換器的電路圖。
圖32為圖18的模—數轉換電路中第2級電路內的子D/A轉換器的電路圖。
圖33為圖18的模—數轉換電路中第2級電路內的減法放大電路構成第1例的電路圖。
圖34為圖18的模—數轉換電路中第2級電路內的減法放大電路構成第2例的電路圖。
圖35所示為切換裝置的切換部分其它例子的電路圖。
圖36所示為切換裝置的另一其它例子的平面圖及剖面圖。
圖37所示為切換裝置的另一其它例子的平面圖及剖面圖。
圖38所示為以往的具有多流水線結構的模—數轉換電路構成方框圖。
圖39為圖38的模—數轉換電路中子A/D轉換器及D/A轉換器的電路圖。
圖40所示為模—數轉換電路中減法放大電路的動作原理的電路圖。
圖41為說明圖40的減法放大電路的工作用的說明圖。
圖42所示為圖38的模—數轉換電路中采用圖40的減法放大電路時的D/A轉換器及減法放大電路的具體構成電路圖。
圖43所示為以往的模—數轉換電路的方框圖。
圖44所示為圖43的模—數轉換電路中減法放大電路的構成方框圖及說明該減法放大電路的工作用的說明圖。
圖45所示為圖43的模—數轉換電路中采用的子A/D轉換器的構成圖。
圖46為說明差動雙端輸入及單端輸入的模—數轉換用的說明圖。
具體實施例方式
(1)第1實施形態圖1所示為本發明第1實施形態的模—數轉換電路的構成方框圖。圖1的模—數轉換電路1具有10位4級流水線結構。
在圖1中，模—數轉換電路1由采樣保持電路2、第1級—第4級電路3-6、多個鎖存電路7及輸出電路8構成。
第1級(初始級)～第3級電路3、4、5具有子A/D轉換器9、D/A轉換器10、運算放大電路11、減法電路12及運算放大電路13。減法電路12及運算放大電路13構成減法放大電路(差動放大器)14。第1級～第3級電路3～5內的運算放大電路11及13的增益為2。第4級(最后級)電路6僅具有子A/D轉換器9。減法放大電路14具有例如日本專利特開平11-88173號公報所揭示的公知的電路構成。
第1級電路3為4位結構，第2～4級電路4～6分別為2位結構。在第1～3級電路3～5中，在A/D轉換器9及D/A轉換器10的位數(位結構)設定為相同。
對第1級電路3內的子A/D轉換器9提供第1中間基準電壓VRT1及低電位側基準電壓VRB。對第1級電路3內的D/A轉換器10提供高電位側基準電壓VRT及低電位側基準電壓VRB。對第2級～第4級電路3～5內的子A/D轉換器9提供第2中間基準電壓VRT2及第3中間基準電壓VRT3，對第2級及第3級電路4及5內的D/A轉換器10提供第1中間基準電壓VRT1及低電位基準電壓VRB。
如后所述，第1中間基準電壓VRT1設定為高電位側基準電壓VRT與低電位側基準電壓VRB的中間值。這樣，第1級電路3內的子A/D轉換器9的基準電壓范圍(基準電壓的滿量程范圍)設定為D/A轉換器10的基準電壓范圍的1/2。
另外，第2中間基準電壓VRT2與第3中間基準電壓VRT3之差設定為第1中間基準電壓VRT1與低電位側基準電壓VRB之差的1/2。這樣，第2級及第3級電路4及5內的子A/D轉換器9的基準電壓范圍設定為D/A轉換器10的基準電壓范圍的1/2。
下面說明圖1的模—數轉換電路1的工作情況。采樣保持電路2對模擬輸入信號Vin進行采樣，保持一定時間，從采樣保持電路2輸出的模擬輸入信號Vin，傳送給第1級電路3。
在第1級電路3中，子A/D轉換器9對模擬輸入信號Vin進行A/D轉換。子A/D轉換器9的A/D轉換結果即高4位的數字輸出(29、28、27、26)傳送給D/A轉換器10，同時通過4個鎖存電路7傳送給輸出電路8。D/A轉換器10將子A/D轉換器9的A/D轉換結果即高4位的數字輸出轉換為模擬信號。
另外，運算放大電路11將模擬輸入信號Vin進行放大，減法電路12將運算放大電路11輸出的模擬輸入信號Vin與D/A轉換器10的D/A轉換結果進行減法運算。運算放大電路13將減法電路12的輸出進行放大，運算放大電路13的輸出傳送給第2級電路4。
在第2級電路4中，子A/D轉換器9對第1級電路3的運算放大電路13的輸出進行A/D轉換。子A/D轉換器9的A/D轉換結果傳送給D/A轉換器10，同時通過3個鎖存電路7傳送給輸出電路8。這樣，從第2級電路4得到中高2位的數字輸出(25、24)。
另外，運算放大電路11將第1級電路3的運算放大電路13的輸出進行放大。減法電路12將運算放大電路11的輸出與D/A轉換器10的D/A轉換結果進行減法運算。運算放大電路13將減法電路12的輸出進行放大。運算放大電路13的輸出傳送給第3級電路5。
在第3級電路5中，對第2級電路4的運算放大電路13的輸出，進行與2級電路4同樣的工作。這樣，從第3級電路5得到中低2位的數字輸出(23、22)。
在第4級電路6中，對第3級電路5的運算放大電路13的輸出，子A/D轉換器9進行A/D轉換，得到低2位的數字輸出(21、20)。
第1～4級電路3～6的數字輸出經過各鎖存電路7，同時到達輸出電路8。即為了取得各電路3～6的數字輸出的同步，設置各鎖存電路7。
輸出電路8在需要模擬輸入信號Vin的10位數字輸出Dout時，對數字校正處理后并行輸出。
這樣，在本實施形態的模—數轉換電路1中，由于各級電路3～5內的D/A轉換器10的基準電壓范圍設定為A/D轉換器9的基準電壓范圍的2倍，因此各級電路3～5內的D/A轉換器10的輸出電壓范圍(輸出電壓滿量程范圍)為子A/D轉換器9的輸入電壓范圍(輸入電壓的滿量程范圍)的2倍。這樣，增益2的運算放大電路11的輸出電壓范圍與D/A轉換器10的輸出電壓范圍一致。因而，能夠不使各級電路3～5的電路構成復雜，而且不使電路規模增大，而減法放大電路14能夠對相同輸出電壓范圍的模擬信號的差分進行放大。
另外，由于在各級電路3～5內設置2級運算放大電路11及13，因此能夠降低各運算放大電路11及13的環路常數，而且能夠減少各運算放大電路11及13的負載電容。其結果，能夠不使各運算放大電路11及13的性能提高，而使轉換速度實現高速化。
另外，由于在初始電路3中的位結構為4位構成，由第2級至最后級電路4～6的位結構為均勻分割為各2位，采用4-2-2-2結構，因此能夠得到高的轉換精度(參照例如日本專利特開平9-69776號公報)。
另外，在本實施形態中，各級電路3～5的運算放大電路11及13的增益為2，但也可以將運算放大電路11及13的增益分別設定為其它值。
另外，在上述實施形態中，在各級電路3～5設置2級運算放大電路11及13，但各級電路也可以設置3級以上的運算放大電路。
圖2為圖1的模—數轉換電路1中第1級電路3內的子A/D轉換器9及D/A轉換器10的電路圖。圖2的子A/D轉換器9為全并行比較(閃爍)方式子A/D轉換器，D/A轉換器10為電容陣列方式D/A轉換器。
子A/D轉換器9由產生基準電壓的電阻電路90及n個比較器D1～Dn構成。電阻電路90由電阻nR及n個電阻R構成。電阻nR具有電阻R的n倍的電阻值，連接在接受高電位側基準電壓VRT的節點N31與中間節點N35之間。N個電阻R具有相同電阻值，在中間節點N35與接受低電位側基準電壓VRB的節點N32之間串聯連接。在中間節點N35處，得到高電位側基準電壓VRT與低電位側基準電壓VRB之間的中間電壓即第1中間基準電壓VRT1。這里，將在節點N32與中間節點N35之間連接的n個電阻R之間的節點N41～N4n的電位分別作為VR(1)～VR(n)。
輸入信號VI(模擬輸入信號Vin)輸入至各比較器D1～Dn的正輸入端。另外，各節點N41～N4n的電位VR(1)～VR(n)分別加在各比較器D1～D4的負輸入端。
這樣，在輸入信號VI分別高于電位VR(1)～VR(n)時，各比較器D1～Dn的輸出為高電平，在輸入信號VI分別低于電位VR(1)～VR(n)時，各比較器D1～Dn的輸出為低電平。
D/A轉換器10由分別連接成陣列狀的n個開關E1～En、F1～Fn、G1～Gn、H1～Hn、n個正鍘電容B1～Bn、以及n個負側電容C1～Cn構成。
電容B1～Bn及C1～Cn都具有相同電容值C。從電容B1～Bn的一端(下面稱為輸出端)生成差動正輸出電壓VDA(+)，從電容C1～Cn的一端(下面稱為輸出端)生成差動負輸出電壓VDA(-)。另外，將各電容B1～Bn及C1～Cn的另一端稱為輸入端。
各開關E1～En的一端與節點N31連接，另一端與電容B1～Bn的輸入端連接。各開關F1～Fn的一端與節點N31連接，另一端與電容C1～Cn的輸入端連接。各開關G1～Gn的一端與節點N32連接，另一端與電容B1～Bn的輸入端連接。各開關H1～Hn的一端與節點N32連接，另一端與電容C1～Cn的輸入端連接。
各開關E1～En、F1～Fn、G1～Gn與H1～Hn分別用同一編號的開關構成4聯開關。例如，開關E1、F1、G1與H1為1聯，開關En、Fn、Gn與Hn也為1聯。然后，各開關E1～En、F1～Fn、G1～Gn及H1～Hn分別根據各比較器D1～Dn的輸出電平，進行開關動作。例如，在比較器Dn的輸出為高電平時，開關En及Hn閉合，開關Gn及Fn斷開。反之，在比較器Dn的輸出為低電平時，開關En及Hn斷開，開關Gn及Fn閉合。
下面說明D/A轉換器110的工作情況。在初始條件下，各電容B1～Bn的輸入端及輸出端的電位部為0V，各開關E1～En、F1～Fn、G1～Gn及H1～Hn都斷開。因而，在初始條件下，全部電容B1～Bn及C1～Cn儲存的電荷(電量)Q1＝0。
這里，在n個比較器D1～Dn中有m個輸出為高電平時，各開關E1～En有m個閉合，(n-m)個斷開。各開關G1～Gn中有(n-m)個閉合，m個斷開。根據該各開關E1～En及G1～Gn的開關動作，全部電容B1～Bn儲存的電荷Q2由下式(A1)表示。
Q2＝m(VRT-VDA(+))c+(n-m)(VRB-VDA(+))c(A1)根據電荷守恒定律，Q1＝Q2。因而，差動正輸出電壓VDA(+)由下式(A2)表示。
VDA(+)＝VRB+m(VRT-VRB)/n (A2)另外，在n個比較器D1～Dn中有m個輸出為高電平時，各開關H1～Hn中有m個閉合，(n-m)個斷開，各開關F1～Fn中有(n-m)個閉合，m個斷開。根據該各開關H1～Hn及F1～Fn的開關動作，全部電容C1～Cn儲存的電荷Q3由下式(A3)表示。
Q3＝(n-m)(VRT-VDA(-)c+m(VRB-VDA(-))c (A3)根據電荷守恒定律，Q1＝Q3，因而，差動負輸出電壓VDA(-)由下式(A4)表示。
VDA(-)＝VRT-m(VRT-VRB)/n (A4)
因此，根據上式(A2)及(A4)，差分電壓ΔVDA由式(A5)表示。
ΔVDA＝VDA(+)-VDA(-)＝VRB-VRT+2m(VRT-VRB)/n (A5)在上述例子中，子A/D轉換器9的基準電壓范圍RA1為第1中間基準電壓VRT1與低電位側基準電壓VRB之間的范圍，D/A轉換器10的基準電壓范圍RD1為高電位側基準電壓VRT與低電位側基準電壓VRB之間的范圍。這里，2RA1＝RD1。
在這種情況下，子A/D轉換器9的輸入電壓范圍與基準電壓范圍RA1相等，D/A轉換器10的輸出電壓范圍與基準電壓范圍RD1相等。
這樣，通過使子A/D轉換器9的基準電壓范圍RA1與D/A轉換器10的基準電壓范圍RD1之比為2∶1，可以使D/A轉換器10的輸出電壓范圍為子A/D轉換器9的輸入電壓范圍的2倍。
另外，在圖2中，為了便于理解，所示的是單端輸入子A/D轉換器9的構成，但在本實施形態中，將采用差動輸入用子A/D轉換器9。
圖3所示為差動輸入用的子A/D轉換器9及D/A轉換器10的構成電路圖。
在圖3的子A/D轉換器9中，電阻nR連接在接受高電位側基準電壓VRT的節點N31與中間節點N35之間。在中間節點N35與接受低電位側基準電壓VRB的節點N32之間并聯連接2級分別由n個電阻R構成的串聯電路。由中間節點N35得到第1中間基準電壓VRT1。
這里，在中間節點N35與節點N32之間的一條串聯電路中，將n個電阻R之間的節點電位依次作為VRn(+)VR1(+)。另外，在中間節點N35與節點N32之間的另一條串聯電路中，將n個電阻R之間的節點電位依次作為VR1(-)～VRn(-)。
差動輸入信號的一電壓Vi(+)通過開關提供給與比較器D1的正輸入端連接的電容，同時基準電壓VR1(+)通過開關提供給與比較器D1的正輸入端連接的電容。另外，差動輸入信號的另一電壓Vi(-)通過開關提供給與比較器D1的負輸入端連接的電容，同時基準電壓VR1(-)通過開關提供給與比較器D1的負輸入端連接的電容。
同樣，差動輸入信號的一電壓Vi(+)通過開關提供給與比較器Dn的正輸入端連接的電容，同時基準電壓VRn(+)通過開關提供給與比較器Dn的正輸入端連接的電容。另外，差動輸入信號的另一電壓Vi(-)通過開關提供給與比較器Dn的負輸入端連接的電容，同時基準電壓VRn(-)通過開關提供給與比較器Dn的負輸入端連接的電容。
圖4所示為產生第1級～第4級基準電壓用的電阻電路圖。在本例中，設n＝16。
如圖4所示，在第1級的電阻電路90中，在接受高電位側基準電壓VRT的節點N31與接受低電位側基準電壓VRB的節點N32之間，第1電阻16R與第2～第5電阻4R串聯連接。電阻16R與第2電阻4R之間的中間節點N35得到第1中間基準電壓VRT1。在第1級電路3中，中間節點N35與節點N32之間的電壓范圍成為子A/D轉換器9的基準電壓范圍RA1，節點N31與節點N32之間的電壓范圍成為D/A轉換器10的基準電壓范圍RD1。
在第2級及第3級的電阻電路91及92中，從第1電阻16R與第2電阻4R之間的節點n21及n31得到第1中間基準電壓VRT1，從第2電阻4R與第3電阻4R之間的節點n22及n32得以第2中間基準電壓VRT2，從第2電阻4R與第5電阻4R之間的節點n23及n33得到第3中間基準電壓VRT3。
在第2級及第3級電路4及5中，節點22及n32與節點n23及n33之間的電壓范圍成為子A/D轉換器9的基準電壓范圍RA2及RA3，節點n21及n31與節點N32之間的電壓范圍成為D/A轉換器10的基準電壓范圍RD2及RD3。
在第4級電阻電路93中，從第2電阻4R與第3電阻4R之間的節點n42得到第2中間基準電壓VRT2，從第4電阻4R與第5電阻4R之間的節點n43得到第3中間基準電壓VRT3。在第4級電路6中，節點n42與節點n43之間的電壓范圍成為子A/D轉換器9的基準電壓范圍RA4。
例如，第1級電阻電路90的電阻值400Ω，第2級～第4級電阻電路91～93的電阻值1200Ω。
根據圖4的電阻電路90～92，在各級電路3～5中，D/A轉換器10的基準電壓范圍為子A/D轉換器9的基準電壓范圍的2倍。
這里，例如設高電位側基準電壓VRT與低電位側基準電壓VRB之差為1V。在這種情況下，在單端輸入處理中，第1級D/A轉換器10的基準電壓范圍RD1為1V，第1級子A/D轉換9的基準電壓范圍RA1為0.5V。另外，在差動輸入(雙端輸入)處理中，第1級D/A轉換器10的基準電壓范圍RD1為1V×2＝2V，第1級子A/D轉換器9的基準電壓范圍RA1為0.5×2＝1V。
圖5為差動輸入用基準電壓范圍的說明圖。在圖5中，VREF(+)及VREV(-)表示提供給子A/D轉換器9的差動輸入用基準電壓。
基準電壓VREF(+)在0.25V～0.75V的范圍內變化，基準電壓VREF(-)在0.75～0.25V的范圍內變化。因而，基準電壓VREF(+)與基準電壓VREF(-)之差在-0.5V～+0.5V的范圍內變化，基準電壓范圍的滿量程為1V。
如下所示，在本實施形態的模—數轉換電路1中，通過任意設定各級電路3～5中的子A/D轉換器9的基準電壓范圍與D/A轉換器10的基準電壓范圍之比，能夠任意設定運算放大電路11的增益及運算放大電路13的增益。
圖6及圖7所示為子A/D轉換器9及D/A轉換器10的基準電壓比與運算放大電路11及13的增益的關系圖。
如圖6所示，在設定運算放大電路11的增益為1、運算放大電路13的增益為4時，設定子A/D轉換器9及D/A轉換器10的基準電壓范圍比為1∶1。這樣，能夠使運算放大電路11的輸出電壓范圍與D/A轉換器10的輸出電壓范圍一致。
另外，如圖7所示，在設定運算放大電路11的增益為2、運算放大電路13的增益為2時，設定子A/D轉換器9及D/A轉換器10的基準電壓范圍比為1∶2。這樣，能夠使運算放大電路11的輸出電壓范圍與D/A轉換器10的輸出電壓范圍一致。
這樣，在本實施形態的模—數轉換電路1中，通過分別獨立設定子A/D轉換器9的基準電壓范圍及D/A轉換器10的基準電壓范圍，能夠任意設定運算放大電路11及13的增益。這樣，各級電路3～5的設計自由度增大。因而，能夠考慮到功率及電路占有面積，分別以適當的電壓范圍設計各級電路3～5的構成要素即子A/D轉換器9、D/A轉換器10、運算放大電路11及減法放大電路14。
(第2實施形態)圖8所示為本發明第2實施形態的模—數轉換電路的構成方框圖。圖8的模—數轉換電路1a也具有10位4級流水線結構。
圖8的模—數轉換電路1a與圖1的模—數轉換電路1的不同點在于，在第1級～第3級電路3～5中，采用減法放大電路14a代替減法放大電路14。減法放大電路14a由減法電路12a及運算放大電路13a構成。
另外，在第1級～第4級電路3～6中，與圖38的模—數轉換電路101相同，高電位側基準電壓VRT及低電位側基準電壓VRB提供給子A/D轉換器9及D/A轉換器10。即子A/D轉換器9的基準電壓范圍與D/A轉換器10的基準電壓范圍相同。
圖8的模—數轉換電路1a的其它部分構成及工作與圖1的模—數轉換電路1的構成與工作相同。
圖9為說明圖8的模—數轉換電路1a中的減法放大電路14a的工作原理用的電路圖。另外，圖10為說明圖9的減法放大電路14a的工作用的說明圖。圖9的減法放大電路14a為全差動方式的減法放大電路。
在圖9的減法放大電路14a中，運算放大器100的反相輸入端與節點Na連接，同相輸入端與節點Nb連接。另外，運算放大器100的反相輸出端與節點NO1連接，同時通過電容20a與反相輸入端連接，同相輸出端與節點NO2連接，同時通過電容20b與同相輸入端連接。
節點Na通過開關SW11接地，節點Nb通過開關SW12接地。另外，節點Na通過電容30a與節點N11連接，而且通過電容40a與節點N12連接。節占Nb通過電容30b與節點N21連接，而且通過電容40b與節點N22連接。節點NO1通過開關SW14接地，節點NO2通過開關SW15接地。在節點NO1與NO2之間連接開關SW13。該開關SW13與開關SW11、SW12、SW14及SW15在相同時間動作。
電容20a及20b的電容值分別為C，電容30a及30b的電容值分別為2C，電容40a及40b的電容值分別為4C。
利用同1級的運算放大電路11以增益2放大差分電壓2ΔVi＝2Vi(+)-2Vi(-)。另外，同1級的D/A轉換器10的D/A轉換結果，作為差分電壓ΔVDA提供給該減法放大電路14a。ΔVDA＝VDA(+)-VDA(-)。
從2Vi(+)變為VA1的電壓輸入至節點N11，從VA2變為VDA(+)的電壓輸入至節點N12，從2Vi(-)變為VA1的電壓輸入至節點N21，從VA2變為VDA(-)的電壓輸入至節點N22。
下面參照圖10說明圖9的減法放大電路14a的工作情況。這里，設接地電位為VG。
首先，使開關SW11、SW12、SW14及SW15閉合。這時，也使開關SW13閉合。而且，將電壓2Vi(+)輸入至節點N11，將設定電壓VA2輸入至節點N12，將電壓2Vi(-)輸入至節點N21，將設定電壓VA2輸入至節點N22。這樣，節點NO1及NO2為接地電位VG。
接著，使開關SW11、SW12、SW14及SW15斷開。這時，也使開關SW14斷開。而且，將設定電壓VA1輸入至節點N11，將電壓VDA(+)輸入至節點N12，將設定電壓VA1輸入至節點N21，將電壓VDA(-)輸入至節點N22。這樣，節點NO1及NO2的電壓分別為Vo(+)及Vo(-)。
根據電荷守恒定律，求出節點NO1及NO2的電壓Vo(+)及Vo(-)，如下式所示。
Vo(+)＝VG+2Vi(+)·2-VDA(+)·4+VA1·2-VA2·4Vo(-)＝VG+2Vi(-)·2-VDA(-)·4+VA1·2-VA2·4因而，差分電壓ΔVo如下式所示。
ΔVo＝Vo(+)-Vo(-)＝[Vo(+)-Vi(-)]·4-[VDA(+)-VDA(-)]·4＝(ΔVi-ΔVDA)·4這樣，在圖9的減法放大電路14a中，對同1級的運算放大電路11提供的差分電壓2ΔVi與同1級的D/A轉換器10提供的差分電壓ΔVDA的2倍進行減法運算及增益2的放大。即計算差分電壓ΔVi的4倍與差分電壓ΔVDA的4倍之差分。
在這種情況下，能夠對設定電壓VA1及VA2進行任意設定。因而，可以采用前級運算放大電路11的輸出均衡(等電位)時的電壓作為設定電壓VA1。另外，可以采用外部電壓作為設定電壓VA2。
這樣，由于可以不通過開關將模擬輸入信號即電壓2Vi(+)及2Vi(-)輸入至節點N11及N21，因此能夠減少噪聲，同時能夠實現低電壓工作。因而，能夠實現模—數轉換電路1a的低電壓及高精度。
圖11所示為圖8的模—數轉換電路1a采用圖9的減法放大電路14a時的D/A轉換器10及減法放大電路14a的具體構成電路圖。圖12所示為第1級的子A/D轉換器10的一部分、第1級的減法放大電路14a及第2級的運算放大電路11的構成電路圖。另外，圖12所示的為n＝16的情況。
在圖11中，D/A轉換器10的節點N30通過開關S1～Sn分別與電容B1～Bn的輸入端連接。另外，該節點N30通過開關T1～Tn分別與電容C1～Cn的輸入端連接。設定電壓VA2輸入至節點N30，高電位側基準電壓VRT輸入至節點N31，低電位側基準電壓VRB輸入至節點N32。電容B1～Bn的輸出端與減法放大電路14a的節點Na連接，電容C1～Cn的輸出端與減法放大電路14a的節點Nb連接。
減法放大電路14a的節點Na通過電容30a與節點N11連接，而且通過開關SW11與接受規定電位Vag的節點連接。節點Nb通過電容30b與節點N21連接，而且通過開關SW12與接受電位Vag的節點連接。電壓2Vi(+)輸入至節點N11，電壓2Vi(-)輸入至節點N21。另外，節點NO1通過開關SW14與接受電位Vag的節點連接，而且通過電容CL1接地(參照圖12)。節點NO2通過開關SW15與接受電位Vag的節點連接，而且通過電容CL2接地(參照圖12)。
另外，提供給開關SW11及SW12的電位Vag與提供給開關SW14及SW15的電位Vag也可以不一樣。
電容20a及20b的電容值分別為C，電容30a及30b的電容值為2C。另外，電容B1～Bn及C1～Cn的電容值分別為4C/n。例如，在n＝16的情況下，電容V1～Bn及C1～Cn的電容值分別為C/4。
節點NO1及NO2輸出的電壓Vo(+)及Vo(-)提供給第2級的子A/D轉換器9。
如圖12所示，在運算放大電路11的節點Nc與節點NO11之間連接電容220a。另外，在節點Nd與節點NO21之間連接電容220b。節點Nc通過電容230a與節點NO1連接，而且通過開關SW21與接受電位Vag的節點連接。節點Nd通過電容230b與節點NO2連接，而且通過開關SW22與接受電位Vag的節點連接。節點NO11通過開關SW23與接受電位Vag的節點連接，而且通過電容CL3接地。節點NO21通過開關SW24與接受電位Vag的節點連接，而且通過電容CL4接地。
電容220a及220b的電容值分別為C，電容230a及230b的電容值分別為2C。這樣，從節點NO11輸出放大了2倍的電壓Vout(+)，從節點NO21輸出放大了的電壓Vout(-)。
另外，開關S1～Sn、G1～Gn、E1～En、F1～Fn、H1～Hn、T1～Tn、SW11、SW12、SW13、SW14、SW15、SW21、SW22、SW23及SW24是由CMOS電路構成的模擬開關。
下面說明圖11及圖12的D/A轉換器10及減法放大電路14a的工作情況。
首先，使開關SW11、SW12、SW14及SW15閉合。這時，也使開關SW13閉合。而且，使開關S1～Sn及T1～Tn閉合。這樣，設定電壓VA2輸入至電容B1～Bn及C1～Cn的輸入端。另外，電壓2Vi(+)輸入至節點N11，電壓2Vi(-)輸入至節點N21。這樣，節點NO1及NO2為接地電位。
接著，使開關SW11、SW12、SW14及SW15斷開。這時，也使開關SW13斷開。而且，使開關S1～Sn及T1～Tn斷開。各開關E1～En、F1～Fn、G1～Gn及H1～Hn分別根據圖3的各比較器D1～Dn的輸出電平閉合或斷開，分別將電壓加在電容B1～Bn及C1～Cn的輸入端。
這時，輸入至節點N11及N21的電壓2Vi(+)及2Vi(-)均衡，如圖10所示，都為相等的電壓VA1。這樣，節點NO1與NO2之間的差分電壓ΔVo如用圖10說明的那樣，用下式表示。
ΔVo＝Vo(+)-Vo(-)＝(ΔVi-ΔVDA)·4這樣，由于可以采用前級的運算放大電路11的輸出作為輸入至節點N11及N21的設定電壓VA1，因此能夠不用開關將電壓2Vi(+)及設定電壓VA1輸入至節點N11，而且能夠不用開關不用開關將電壓2Vi(-)及設定電壓VA1輸入至節點N21。
另外，可以采用任意的電壓用為輸入至節點N30的設定電壓VA2。例如，也可以采用高電位側基準電壓VRT或低電位側基準電壓VRB作為設定電壓VA2。
另外，也以將這些設定電壓VA1及VA2設事實上在電源電壓或接地電壓的附近。這樣，即使使用CMOS開關，也能夠實現低電壓工作。
由于這些結果，能夠實現減少開關噪聲、可低電壓工作的高精度模—數轉換電路。
如上所述，在本實施形態的模—數轉換電路中，利用各級電路3～5內的運算放大電路11，模擬信號被放大2倍，在減法放大電路14a中，運算放大電路11的輸出電壓衩放大2倍，而且D/A轉換器10的輸出電壓被放大4倍，再計算放大的運算放大電路11的輸出電壓與放大的D/A轉換器10的輸出電壓之差分。這里，運算放大電路11的輸出電壓范圍的2倍與D/A轉換器10的輸出電壓范圍的4倍成為相同的輸出電壓范圍。因而，能夠不使各級電路3～5的電路構成復雜化，而且不增大電路規模，減法放大電路14a能夠計算相同輸出電壓范圍的模擬信號的差分。
這樣，由于能夠分別獨立設定運算放大電路11的輸出電壓放大倍數及D/A轉換器10的輸出電壓放大倍數，因此能夠任意設定運算放大電路11及13的增益。這樣，各級電路3～5的設計自由度增大。因而，能夠考慮到功砂及電路占有面積，分別以適當的電壓范圍設計備級電路3～5的構成要素即子A/D轉換器9、D/A轉換器10、運算放大電路11有為減法放大電路14a。
另外，也可以將第2實施形態的模—數轉換電路1a中的減法放大電路14a與第1實施形態的模—數轉換電路1組合使用。
在這種情況下，設定子A/D轉換器9及D/A轉換器10的基準電壓范圍比及D/A轉換器10和減法放大電路14a中的電容30a及30b與電容B1～Bn和C1～Cn的容量比，使得運算放大電路11的輸出電壓范圍與D/A轉換器10的輸出電壓范圍相等。
圖13為說明圖8的模—數轉換電路1a中的單端輸入用減法放大電路14a的工作原理用的電路圖，圖14為說明圖13的減法放大電路的工作用的說明圖。
在圖13中，運算放大器100的反相輸入端與節點NB連接，同相輸入端接地。另外，運算放大器100的輸出端與節點NO連接，同時通過電容20與反相輸入端連接。在運算放大器100的反相輸入端與同相輸入端之間連接開關SW11。節點NB通過電容30與節點N11連接，而且通過電容40與節點N12連接。節點NO通過開關SW15接地。
從2Vi變為VA1的電壓輸入至節點N11，從VA2變為VDA的電壓輸入至節點N12。VA1及VA2為任意的設定電壓，從節點NO輸出電壓Vo。
下面參照圖14說明圖13的減法放大電路的工作情況。這里，設電容20的電容值為C，電容30的電容值為2C，電容40的電容值為4C。另外，設接地電位為VG。
首先，使開關SW11及SW15閉合。而且，將電壓2Vi輸入至節點N11，將設定電壓VA2輸入至節點N12。節點NO為接地電位VG。這時，節點NB的電荷Qa用下式表示。
Qa＝2C(VG-2Vi)+4C(VG-VA2)接著，使開關SW11及SW15斷開，而且，將設定電壓VA1輸入至節點N11，將電壓VDA輸入至節點N12。節點NO的電壓為Vo。這時，節點NB的電荷Qb用下式表示。
Qb＝2C(VG-VA1)+$C(VG-VDA)+C(VG-Vo)在節點NB由于沒有電荷泄放在的路徑，因此根據電荷守恒定律。Qa＝Qb，則下式成立。
2C(VG-2Vi)+4C(VG-VA2)＝2C(VG-VA1)+4C(VG-VDA)+C(VG-Vo)根據上式，節點NO的電壓Vo如下式所示。
Vo＝VG+4(Vi-VDA)+4 VA2-2VA1
＝4(Vi-VDA)+OF式中，OF為偏置電壓。在這種情況下，必須在與下級之間設置去掉偏置電壓OF的裝置。
這樣，在圖13的減法放大電路14a中，對同1級的運算放大電路11提供的電壓2Vi與同1級的D/A轉換器10提供的電壓VDA的2倍進行減法運算及增益2的放大。即計算電壓Vi的4倍與電壓VDA的4倍之差分。
在這種情況下，能夠對設定電壓VA1進行任意設定。因而，可以采用前級運算放大電路11輸出的一定電壓作為設定電壓VA1。另外，可以采用外部電壓作為設定電壓VA2。
這樣，由于可以不通過開關將模擬輸入信號即電壓2Vi輸入至節點N11，因此能夠減少噪聲，同時能夠實現低電壓工作。因而，能夠實現模—數轉換電路1a的低電壓及高精度。
圖15所示為圖8的模—數轉換電路1a采用圖13的減法放大電路14a時的D/A轉換器10及減法放大電路14a的具體構成電路圖。
在圖15中，D/A轉換器10的節點N30通過開關S1～Sn分別與電容B1～Bn的輸入端連接。另外，設定電壓VA2輸入至節點N30，高電位側基準電壓VRT輸入至節點N31，低電位側基準電壓VRB輸入至節點N32。電容B1～Bn的輸出端與減法放大電路14a的節點Na連接。
減法放大電路14a的節點Na通過電容30與節點N11連接，而且通過開關SW11與接受規定電位Vag的節點連接。電壓2Vi輸入至節點N11。另外，節點NO通過開關SW15與接受電位Vag的節點連接。
電容20的電容值為C，電容30的電容值為2C。另外，電容B1～Bn的電容值分別為4C/n。例如，在n＝16的情況下，電容B1～Bn的電容值為C/4。
節點NO輸出的電壓Vo提供給第2級的子A/D轉換器9。
下面說明圖15的D/A轉換器10及減法放大電路14a的工作情況。
首先，使開關SW11及SW15閉合。而且，使開關S1～Sn閉合。這樣，設定電壓VA2輸入至電容B1～Bn的輸入端。另外，電壓2Vi輸入至節點N11。這樣，節點NO為接地電位。
接著，使開關SW11及SW15斷開。而且，使開關S1～Sn斷開。各開關E1～En及G1～Gn分別根據圖3的各比較器D1～Dn的輸出電平閉合或斷開，分別將電壓加在電容B1～Bn的輸入端。
這時，輸入至節點N11的電壓如圖14所示，設定為VA2。這樣，節點NO的電壓Vo如用圖14說明的那樣，用下式表示。
Vo＝VG+4(Vi-VDA)+4VA2-2VA1這樣，由于可以采用前級的運算放大電路11的輸出作為輸入至節點N11的設定電壓VA1，因此能夠不用開關將電壓2Vi及設定電壓VA1輸入至節點N11。
另外，可以采用任意的電壓作為輸入至節點N30的設定電壓VA2。例如，也可以采用高電位側基準電壓VRT或低電位側基準電壓VRB作為設定電壓VA2。
另外，可以將這些設定電壓VA1及VA2設定在電源電壓或接地電壓的附近。這樣，即使使用CMOS開關，也能夠實現低電壓工作。
由于這些結果，能夠實現減少開關噪聲、可低電壓工作的高精度模—數轉換電路。
如上所述，在單端輸入用的模—數轉換電路中，也利用各級電路3～5內的運算放大電路11，模擬信號被放大2倍，在減法放大電路14a中，運算放大電路11的輸出電壓被放大2倍，而且D/A轉換器10的輸出電壓被放大4倍，再計算放大的運算放大電路11的輸出電壓與放大的D/A轉換器10的輸出電壓之差分。這里，運算放大電路11的輸出電壓范圍的2倍與D/A轉換器10的輸出電壓范圍的4倍成為相同的輸出電壓范圍。因而，能夠不使各級電路3～5的電路構成復雜化，而且不增大電路規模，減法放大電路14a能夠計算相同輸出電壓范圍的模擬信號的差分。
這樣，由于能夠分別獨立設定運算放大電路11的輸出電壓放大倍數及D/A轉換器10的輸出電壓放大倍數，因此能夠任意設定運算放大電路11及13的增益。這樣，各級電路3～5的設計自由度增大。因而，能夠考慮到功砂及電路占有面積，分別以適當的電壓范圍設計各級電路3～5的構成要素即子A/D轉換器9、D/A轉換器10、運算放大電路11及減法放大電路14a。
(3)第3實施形態圖16所示為本發明第3實施形態的流水線型模—數轉換電路的構成方框圖。圖16的模—數轉換電路具有10位4級流水線結構。
在圖16中，模—數轉換電路1由采樣保持電路2、第1級～第4級電路3～6、多個鎖存電路7及輸出電路8構成。
第1級(初始級)電路3包含具有可切換滿量程范圍的子A/D轉換器9a、D/A轉換器10、具有可切換增益的運算放大電路11a、減法電路12及運算放大電路13。減法電路12及運算放大電路13構成減法放大電路14。第2級及第3級電路4及5具有子A/D轉換器9、D/A轉換器10、運算放大電路11、減法電路12及運算放大電路13。減法電路12及運算放大電路13構成減法放大電路14。第4級(最后級)電路6僅具有子A/D轉換器9。
圖16的流水線型模—數轉換電路1與圖35的以往的模—數轉換電路100的不同點在于，在第1級電路3采用具有可切換滿量程范圍的子A/D轉換器9a及具有可切換增益的運算放大電路11a。
這里，第1級電路3內的子A/D轉換器9a的滿量程范圍在模擬輸入信號的電壓范圍為VINP-P時，切換與其相等的電壓范圍VINP-P，在模擬輸入信號的電壓范圍為VINP-P/2時，切換為與其相等的電壓范圍VINP-P/2。另外，第1級電路3內的運算放大電路11a的增益在模擬輸入信號的電壓范圍為VINP-P時，切換為1倍，在模擬輸入信號的電壓范圍為VINP-P/2時，切換為2倍。
第1級～第3級電路3～5內的D/A轉換器10的滿量程范圍是固定的，第2級～第4級電路4～6內的子A/D轉換器9的滿量程范圍是固定的。另外，第1級電路3內的運算放大電路13和第2級及第3級電路4及5內的運算放大電路11及13的增益為2。
第1級電路3為4位結構，第2～4級電路4～6分別為2位結構。在第1～3級電路3～5中，子A/D轉換器9、9a及D/A轉換器10的位數(位結構)設定為相同。
在模擬輸入信號的電壓范圍為VINP-P時，圖16的模—數轉換電路1的工作及各部分電壓范圍與圖35的模—數轉換電路100相同。
這里說明的模擬輸入信號的電壓范圍為VINP-P/2時圖16的模—數轉換電路1的工作各部分的輸出電壓。
采用保持電路2對模擬輸入信號Vin進行采樣，保持一定時間。從采樣保持電路2輸出的模擬輸入信號Vin傳送給第1級電路3。
在第1級電路3中，子A/D轉換器9a對電壓范圍VINP-P/2的模擬輸入信號Vin進行模—數轉換。這時的子A/D轉換器9a的滿量程范圍，如上所述，切換為VINP-P/2。
子A/D轉換器9a的A/D轉換結果即高4位數字輸出(29、28、27、26)傳送給D/A轉換器10，同時通過4個鎖存電路7傳送給輸出電路8。D/A轉換器10將子A/D轉換器9a的A/D轉換器結果即高4位的數字輸出轉換為模擬信號。
由于D/A轉換器10的滿量程范圍固定為VINP-P，因此D/A轉換器10的額定輸出電壓范圍用下式表示。
(第1級分辨率-1)×(D/A轉換器10的滿量程范圍)/(第1級分辨率)＝(24-1)×(VINP-P)/24＝15 VINP-P/16另外，運算放大電路11a對模擬輸入信號Vin進行采樣，然后進行放大及保持。如上所述，在模擬輸入信號的電壓范圍為VINP-P/2時，增益切換為2倍，因此運算放大電路11a的輸出電壓范圍用下式表示。
(模擬輸入信號Vin的電壓范圍)×(運算放大電路11a的增益)＝(VINP-P/2)×2＝VINP-P減法放大電路14將運算放大電路11a輸出的模擬輸入信號Vin與D/A轉換器10的D/A轉換結果進行減法計算并放大。減法放大電路14的輸出傳送給第2級電路4。
第1級減法放大電路14的輸出電壓范圍用下式表示。
((運算放大電路11a的輸出電壓范圍)-(D/A轉換器10的額定輸出電壓范圍))×(減法放大電路14的增益)((VINP-P)-(15 VINP-P/16))×2＝VINP-P/8在第2級電路4中，子A/D轉換器9對第1級電路3的減法放大電路14的輸出進行A/D轉換。子A/D轉換器9的A/D轉換結果傳送給D/A轉換器10，同時通過3個鎖存電路7傳送給輸出電路8。這樣，從第2級電路4得到中高2位的數字輸出(25、24)。
另外，運算放大電路11將第1級電路3的減法放大電路14的輸出進行放大。減法放大電路14將運算放大電路11的輸出與D/A轉換器10的D/A轉換結果進行減法運算并放大。減法放大電路14的輸出傳送給第3級電路5。
在第3級電路5中，對于第2級電路4的減法放大電路14的輸出進行與第2級電路4同樣的處理。這樣，從第3級電路5得到中低2位數字輸出(23、22)。
在第4級電路6中，對第3級電路5的減法放大電路14的輸出，子A/D轉換器9進行A/D轉換，得到低2位的數字輸出(21、20)。
第1～4級電路3～6的數字輸出經過各鎖存電路7，同時到達輸出電路8。即為了取得各電路3～6的數字輸出的同步，設置各鎖存電路7。
輸出電路8在需要模擬輸入信號Vin的10位數字輸出Dout時，對數字校正處理后并行輸出。
如上所述在模擬輸入信號的電壓范圍為VINP-P/2時，通過第1級電路3的運算放大電路11a的增益及第1級電路3的子A/D轉換器9a的滿量程范圍的切換，由第1級電路3的減法放大電路14提供給第2級電路5的輸出信號電壓范圍，與模擬輸入信號的電壓范圍為VINP-P時相同，為VINP-P/8。這樣，盡管模擬輸入信號Vin的電壓范圍變為一半，但得到的數字輸出與模擬輸入信號的電壓范圍變為一半以前的相同。
因而，能夠提供不進行電路設計改變而可適應模擬輸入信號的電壓范圍變化的模—數轉換電路。
根據本實施形態，能夠不改變電路結構，而將差動雙端輸入方式的模—數轉換電路改變為單端輸入方式的模—數轉換電路。
圖17(a)及(b)為將圖16的模—數轉換電路1分別切換為差動雙端輸入方式及單端輸入方式時的設定圖。
如圖17(a)所示，在差動雙端輸入時，將運算放大電路11a的增益切換為1倍，將子A/D轉換器9a的滿量程范圍切換為2 VINP-P。在本例中，差動雙端輸入的模擬輸入信號Vin的正模擬輸入電壓Vin(+)在1.0V至2.0V的范圍變化，負模擬輸入電壓Vin(-)在2.0V至1.0V的范圍變化。模擬輸入信號Vin的電壓范圍用下式表示。
2 VINP-P＝[Vin(+)-Vin(-)]的最大值-[Vin(+)-Vin(-)]的最小值＝2.0[V]在這種情況下，子A/D轉換器9a的正基準電壓Vref(+)在1.0V至2.0V的范圍變化，負基準電壓Vref(-)在2.0V至1.0V的范圍變化。
如圖17(b)所示，在單端輸入時，將運算放大電路11a的增益切換為2倍，將子A/D轉換器9a的滿量程范圍切換為VINP-P。在本例中，單獨輸入的模擬輸入信號Vin的正模擬輸入電壓Vin(+)在1.0V至2.0V的范圍變化，負模擬輸入電壓Vin(-)為恒定的1.5V。模擬輸入信號Vin的電壓用下式表示。
VINP-P＝[Vin(+)-Vin(-)]的最大值一[Vin(+)-Vin(-)]的最小值＝1.0[V]
在這種情況下，子A/D轉換器9a的正基準電壓Vref(+)在1.0V至2.0V的范圍變化，負基準電壓Vref(-)為恒定的1.5V。
這樣，在圖16的模—數轉換電路1中，即使由于將差動雙端輸入方式變為單端輸入方式，模擬輸入信號的電壓范圍成為1/2，也不需要對電路構成進行再設計。
另外，在將單端輸入的模擬輸入信號的電壓范圍變為1/2，以及將差動雙端輸入的模擬輸入信號的電壓范圍變為1/2，也不需要對電路構成進行再設計。
這樣，在同一LSI(大規模集成電路)中，能夠通過編程改變模擬輸入信號、運算放大電路的輸出、D/A轉換電路的輸出及減法放大電路的輸出的電壓范圍。結果，能夠力圖縮短開發周期，同時還能夠實現低功耗。
(4)第4實施形態圖18所示為本發明第4實施形態的流水線型模—數轉換電路的構成方框圖。圖18的模—數轉換電路也具有10位4級流水線結構。
在圖18中，模—數轉換電路1由采樣保持電路2、第1級—第4級電路3～6、多個鎖存電路7及輸出電路8構成。
第1級電路3為4位結構，第2～4級電路4～6分別為2位結構。在第1～3級電路3～5中，子A/D轉換器9及9b和D/A轉換器10及10b的位數(位結構)設定為相同。
第1級(初始級)電路3具有子A/D轉換器9、D/A轉換器10、運算放大電路11、減法電路12及具有可切換增益的運算放大電路13a。減法電路12及運算放大電路13a構成減法放大電路14a。
第2級及第3級電路4及5包含具有可切換滿量程范圍的子A/D轉換器9b、具有可切換滿量程范圍的D/A轉換器10b、運算放大電路11、減法電路12及運算放大電路13。減法電路12及運算放大電路13構成減法放大電路14。第4級(最后級)電路6僅包含具有可切換滿量程范圍的子A/D轉換器9b。
這里，設第2級～第4級的子A/D轉換器9b具有圖35的第2級～第4級的子A/D轉換器9的2倍精度。下面說明在第2級～第4級采用具有2倍精度的子A/D轉換器9b時的模—數轉換電路1的再設計。
第1級電路3內的減法放大電路4a的增益可切換為1倍或2倍。另外，第2級～第4級電路4～6內的子A/D轉換器9b的滿星程范圍可切換為VINP-P/8或VINP-P/16。再有，第2級及第3級電路4及5內的D/A轉換器10b的滿量程范圍可切換為VINP-P/4及VIMP-P/8。
這里，將第1級電路3內的減法放大電路14a的增益切換為1倍。另外，將第2級～第4級電路4～6內的子A/D轉換器9b的滿量程范圍切換為VINP-P/16，將第2級及第3級電路4及5內的D/A轉換器10b的滿量程范圍切換為VINP-P/8。
第1級電路3內的子A/D轉換器9的滿量程范圍為VINP-P。另外，第2級及第3級電路3及4內的運算放大電路11及13的增益為2。
這里說明模擬輸入信號的電壓范圍為VINP-P時圖16的模—數轉換電路1的工作及各部分的輸出電壓范圍。
采用保持電路2對模擬輸入信號Vin進行采樣，保持一定時間。從采樣保持電路2輸出的模擬輸入信號Vin傳送給第1級電路3。
在第1級電路3中，子A/D轉換器9對電壓范圍VINP-P的模擬輸入信號Vin進行模—數轉換。這時的子A/D轉換器9的滿量程范圍為VINP-P。
子A/D轉換器9的A/D轉換結果即高4位的數字輸出(29、28、27、26)傳送給D/A轉換器10，同時通過4個鎖存電路7傳送給輸出電路8。D/A轉換器10將子A/D轉換器90的A/D轉換結果即高4位的數字輸出轉換為模擬信號。
由于D/A轉換器10的滿量程范圍是固定的，因此D/A轉換器10的額定輸出電壓范圍用下式表示。
(第1級分辨率-1)×(D/A轉換器10的滿量程范圍)/(第1級的分辨率)＝(24-1)×(VINP-P)/24＝15 VINP-P/16另外，運算放大電路11對模擬輸入信號Vin進行采樣，然后進行放大及保持。由于運算放大電路11的增益為1倍，因此運算放大電路11的輸出電壓范圍用下式表示。
(模擬輸入信號Vin的電壓范圍)×(運算放大電路11的增益)＝VINP-P×1＝VINP-P減法放大電路14a將運算放大電路11輸出的模擬輸入信號Vin與D/A轉換器10的D/A轉換結果進行減法計算并放大。減法放大電路14a的輸出傳送給第2級電路4。
由于第1級減法放大電路14a的增益切換為1，因此第1級減法放大電路14a的輸出電壓范圍用下式表示。
((運算放大電路11的輸出電壓范圍)-(D/A轉換器10的額定輸出電壓范圍))×(減法放大電路14a的增益)＝((VINP-P)-(15 VINP-P/16))×1＝VINP-P/16在第2級電路4中，子A/D轉換器9b對第1級電路3的減法放大電路14a的輸出進行A/D轉換。子A/D轉換器9b的A/D轉換結果傳送給D/A轉換器10b，同時通過3個鎖存電路7傳送給輸出電路8。
在這種情況下，由于子A/D轉換器9b具有圖35的子A/D轉換器9的2倍精度，因此以圖35的子A/D轉換器9的一半的滿量程范圍VINP-P/16從第2級電路4得到中高2位的數字輸出(25/24)。
D/A轉換器10b將子A/D轉換器9b的A/D轉換結果即中高2位的數字輸出轉換為模擬信號。
由于D/A轉換器10的滿量程范圍切換為圖35的D/A轉換器10的一半的VINP-P/8，因此D/A轉換器10b的額定輸出電壓范圍用下式表示。
(第2級分辨率-1)×(D/A轉換器10b的滿量程范圍)/(第2級分辨率)＝(22-1)×(VINP-P/8)/22＝3 VINP-P/32另外，運算放大電路11將第1級電路3的減法放大電路14a的輸出進行放大。如上所述，由于第1級電路3的減法放大電路14a的增益切換為1，因此運算放大電路11的輸出電壓增益用下式表示。
(第1級減法放大電路14a的輸出電壓范圍)×(運算放大電路11的增益)＝(VINP-P/16)×2＝VINP-P/8減法放大電路14將運算放大電路11的輸出與D/A轉換器10b的D/A轉換結果進行減法計算放大。減法放大電路14的輸出傳送給第3級電路5。
第2級減法放大電路14的輸出電壓范圍用下式表示。
((運算放大電路11的輸出電壓范圍)-(D/A轉換器10b的額定輸出電壓范圍))×(減法放大電路14的增益)＝((VINP-P/8)-(2 VINP-P/32))×2＝VINP-P/16
在第3級電路5中，對第2級電路4的減法放大電路14的輸出進行與第2級電路4相同的處理。在這種情況下，由于子A/D轉換器9b具有圖35的子A/D轉換器9的2倍精度，因此以圖35的子A/D轉換器9的一半的滿量程范圍VINP-P/16從第3級電路5得到中低2位數字輸出(23、22)。各部分的輸出電壓范圍與第2級電路4相同。
在第4級電路6中，子A/D轉換器9b對第3級電路5的減法放大電路14的輸出進行A/D轉換。在這種情況下，由于子A/D轉換器9b具有圖35的子A/D轉換器9的2倍精度，因此以圖35的子A/D轉換器9的一半的滿量程范圍VIPP-P/16從第4級電路6得到低2位的數字輸出(21、20)。
第1級～第4級電路3～6的數字輸出經過各鎖存電路7，同時到達輸出電路8。即為了取得各電路3～6的數字輸出的同步，設置各鎖存電路7。
輸出電路8在需要模擬輸入信號Vin的10位數字輸出Dout時，對數字校正處理后并行輸出。
如上所述，在圖18的模—數轉換電路1中，通過要用具有2倍精度的子A/D轉換器9b，盡管第2級以后的電路4～6的各部分電壓范圍為圖35的模—數轉換電路100的一半，但仍能夠得到與電壓范圍成為一半以前的相同數字輸出。
在這種情況下，通過對具有2倍精度的子A/D轉換器9b進行最優化處理，將電壓范圍設定為一半，則流過各級電路3～6的電流的交流分量將減少。這樣，能夠不改變電路設計，通過采用最佳的電壓范圍，提供能減少消耗電流的模—數轉換電路。
(5)各部分電路構成圖19所示為圖16的模—數轉換電路1中的運算放大電路11a的構成第1例的電路圖。
圖19的運算放大電路11a包含運算放大器110、電容值切換電路111及112、電容113及114、以及開關115～122。開關115～122例如由MOS(金屬氧化物半導體)晶體管構成。
在運算放大器110的反相輸入端與反相輸出端之間連接電容值切換電路兒1作為反饋電容，在同相輸入端與同相輸出端之間連接電容值切換電路112作為反饋電容。另外，電容113與運算放大器110的反相輸入端連接作為輸入電容，電容114與同相輸入端連接作為輸入電容。
正模擬輸入電壓Vin(+)及中間基準電壓VRT1分別通過開關115及116，提供給電容113。另外，負模擬輸入電壓Vin(-)及中間基準電壓VRT1分別通過開關117及118，提供給電容114。運算放大器110的反相輸入端、反相輸出端、同相輸入端及同相輸出端分別通過開關119、120、121、及122接地。
這里，設電容113及114的電容值分別為CA，電容值切換電路111及112的電容值分別為CB，則運算放大器110的反相輸出端的正模擬輸出電壓Vo(+)及同相輸出端的負模擬輸出電壓Vo(-)用下式表示。
Vo(+)＝(Vin(+)-VRT1)·(CA/CB)Vo(-)＝(Vin(-)-VRT1)·(CA/CB)ΔVo＝Vo(+)-Vo(-)＝(Vin(+)-Vin(-))·(CA/CB)因而，通過切換電容值切換電路111及112的電容值CB，能夠切換運算放大電路11a的增益。
圖20所示為圖16的模—數轉換電路1中運算放大電路11a的構成第2例的電路圖。
圖20的運算放大電路11a包含運算放大器110、電容123及124、電容值切換電路125及126、以及開關115～122。
在運算放大器110的反相輸入端與反相輸出端之間連接電容123作為反饋電容，在同相輸入端與同相輸出端之間連接電容124作為反饋電容。另外，電容值切換電路125與運算放大器110的反相輸入端連接作為輸入電容，電容值切換電路126與同相輸入端連接作為輸入電容。
正模擬輸入電壓Vin(+)及中間基準電壓VRT1分別通過開關115及116，提供給電容值切換電路125。另外，負模擬輸入電壓Vin(-)及中間基準電壓VRT1分別通過開關117及118，提供給電容值切換電路126。運算放大器110的反相輸入端、反相輸出端、同相輸入端及同相輸出端分別通過開關119、120、121及122接地。
這里，設電容值切換電路125及126的電容值分別為CC，電容123及124的電容值分別為CD，則運算放大器110的反相輸出端的正模擬輸出電壓Vo(+)及同相輸出端的負模擬輸出電壓Vo(-)用下式表示。
Vo(+)＝(Vin(+)-VRT1)·(CC/CD)Vo(-)＝(Vin(-)-VRT1)·(CC/CD)
ΔVo＝Vo(+)-Vo(-)＝(Vin(+)-Vin(-))·(CC/CD)因而，通過切換電容值切換電路125及126的電容值CC，能夠切換運算放大電路11a的增益。
圖21～圖26所示為運算放大電路11a的具體電路構成第1～第6例的電路圖。
在圖21～圖26中，設在電容Ca、Cb及Cc具有相等的電容值。另外，設m為任意的正整數。
在圖21的例中，在運算放大器110的反相輸入端與反相輸出端之間，串聯連接了m個電容Ca的并聯電路與開關Sa，另外還連接了m個電容Ca的并聯電路。這里，m為任意的正整數。同樣，在運算放大器110的同相輸入端與同相輸出端之間，串聯連接了m個電容Ca的并聯電路與開關Sa，另外連接了m個電容Ca的并聯電路。另外，2m個電容Cb與運算放大器110的反相輸入端連接，2m個電容Cb與同相輸入端連接。
正模擬輸入電壓Vin(+)分別通過開關S1提供給反相輸入端一側的2m個電容Cb。另外，負模擬輸入電壓Vin(-)分別通過開關S1提供給同相輸入端一側的電容Cb。高電位側基準電壓VRT分別通過開關S2提供給反相輸入端一側的m個電容Cb，低電位側基準電壓VRB分別通過開關S2提供給反相輸入端一側的m個電容Cb及同相輸入端一側的m個電容Cb。
在本例中，輸入電容值為2mC。若命名開關Sa閉合，則反饋電容值為2mC；若使開關Sa斷開，則反饋電容值為mC。因而，差動雙端輸入時，通過將開關Sa切換為閉合，則增益為1倍；單端輸入時，通過將開關Sa切換為斷開，則增益為2倍。
在圖22的例中，在運算放大器110的反相輸入端與反相輸出端之間，串聯連接了2m個電容Ca的并聯電路與2m個電容Cc的并聯電路，而且與電容Cc并聯連接開關Sa。同樣，在運算放大器110的同相輸入端與同相輸出端之間，串聯連接了2m個電容Ca的并聯電路與2m個電容Cc的并聯電路，而且與電容Cc并聯連接開關Sa。圖22的運算放大電路11a的其它部分構成與圖21的運算放大電路11a相同。
在本例中，輸入電容值為2mC。若使開關Sa閉合，則反饋電容值為2mC；若使開關Sa斷開，則反饋電容值為mC。因而，差動雙端輸入時，通過將開關Sa切換為閉合，則增益為1倍；單端輸入時，通過將開關Sa切換為斷開，則增益為2倍。
在圖24的例中，在運算放大器110的反相輸入端與反相輸出端之間連接了m個電容Ca的并聯電路。同樣，在運算放大器110的同相輸入端與同相輸出端之間連接了m個電容Ca的并聯電路。另外，2m個電容Cb與運算放大器110的反相輸入端連接，2m個電容Cb與同相輸入端連接。
正模擬輸入電壓Vin(+)分別通過開關S1及S1a提供給反相輸入端一側的2m個電容Cb。另外，負模擬輸入電壓Vin(-)分別通過開關S1及S1a提供給同相輸入端一側的電容Cb。高電位側基準電壓VRT分別通過開關S2及S2a提供給反相輸入端一側的m個電容Cb及同相輸入端一側的m個Cb，低電位側基準電壓VRB分別通過開關S2及S2a提供給反相輸入端一側的m個電容Cb及同相輸入端一側的m個電容Cb。
在本例中，反饋電容值為mC。若命名開關S1a及S2a斷開，則輸入電容值為mC；若使開關S1a及S2a斷開，則輸入電容為mC。因而，差動雙端輸入時，通過始終使開關S1a及S2a斷開，則增益為1倍；單端輸入時，通過將開關S1a及S2a與開關S1及S2同樣進行開關動作，則增益為2倍。
在圖25的例中，在運算放大器110的反相輸入端與反相輸出端之間連接了m個電容Ca的并聯電路。同樣，在運算放大器110的同相輸入端與同相輸出端之間連接了m個電容Ca的并聯電路。另外，2m個電容Cc的并聯電路與運算放大器110的反相輸入端連接，2m個電容Cb與電容Cc的并聯電路連接，開關Sa與電容Cc并聯連接。另外，2m個電容Cc的并聯電路與同相輸入端連接，2m個電容Cb與電容Cc的并聯連接，開關Sa與電容Cc連接。圖25的運算放大電路11a的其它部分構成與圖21的運算放大電路11a相同。
在本例中，反饋電容值為mC。若使開關Sa閉合，則輸入電容值為2mC；若使開關Sa斷開，則輸入電容值為mC。因而，差動雙端輸入時，通過使開關Sa斷開，則增益為1倍；單端輸入時，通過使開關Sa閉合，則增益為2倍。
在圖26的例中，在運算放大器110的反相輸入端與反相輸出端之間連接了m個電容Ca的并聯電路。同樣，在運算放大器110的同相輸入端與同相輸出端之間連接了m個電容Ca的并聯電路。另外，2m個電容Cc的并聯電路與運算放大器110的反相輸入端連接，2m個電容Cb與電容Cc的并聯電路連接，開關Sa與電容Cb并聯連接。另外，2m個電容Cc的并聯電路與同相輸入端連接，2m個電容Cb與電容Cc的并聯電路連接，開關Sa與電容Cb并聯連接。圖26的運算放11a的其它部分構成與圖21的運算放大電路11a的構成相同。
在本例中，反饋電容值為mC。若使開關Sa閉合，則輸入電容值為2mC；若使開關Sa斷開，則輸入電容值為mC。因而，差動雙端輸入時，通過使開關Sa斷開，則增益為1倍，單端輸入時，通過使開關Sa閉合，則增益為2倍。
在圖21～圖26的運算放大電路11a中，如上所述，開關Sa是利用MOS晶體管構成。這樣，MOS晶體管的擴散電容附加在連接開關Sa的節點上，在開關Sa閉合時，則附加柵極電容。若運算放大器110的反相輸入端或同相輸入端附加了電容，則運算放大電路11a的動作速度下降。
在圖21及圖22的例中，開關Sa與運算放大器110的反相輸出端及同相輸出端連接。這樣，運算放大電路11a的動作速度不下降。因而，圖21及圖22的例子較好。
另外，在開關Sa與電容并聯時，由于開關Sa閉合存在閉合電阻，因此不能夠完全切除電容的電容量。
在圖21的例中，開關Sa與電容Ca串聯，而且開關Sa與運算放大器110的反相輸出端及同相輸出端連接。這樣，在開關Sa斷開時，能夠完全切除電容Ca的電容量。因而，圖21的例子最好。
另外，在圖24的例子，開關S1a及S2a與電容Cb相比與輸入側連接。反之，在電容Cb與開關S1a及S2a設定為斷開狀態，電容Cb的寄生電容也充電。這樣，在增益設定時，必須要考慮寄生電容，由于寄生電容的差異將導致增益產生差異。如圖24的例子所示，由于開關S1a及S2a與電容Cb相比與輸入側連接，因此在將開關S1a及S2a設定為斷開狀態時，利用開關S1a及S2a，將電容Cb與寄生電容一起同時切除。因而，在圖24的例子，在增益設定時，沒有必要考慮電容Cb的寄生電容，不會因寄生電容的差異而導致增益產生差異。
圖27所示為圖16的模—數轉換電路1中子A/D轉換器9a的構成第1例的電路圖，圖28所示為圖27的子A/D轉換器9a所用的比較器的構成電路圖。
在圖27中，子A/D轉換器9a具有產生基準電壓的基準電壓發生電路92、93a、93b及多個比較器90。
基準電壓發生電路92邊串聯連接的多個電阻R構成。基準電壓發生電路93a由串聯連接的多個電阻R構成。基準電壓發生電路93b由串聯連接的多個電阻R1構成。多個電阻R具有相等的電阻值，多個電阻R1具有相等的電阻值。
基準電壓發生電路92連接在接受高電位側基準電壓VRT的節點N91與接受低電位側基準電壓VRB的節點N92之間。基準電壓發生電路93a通過開關S24及S25，連接在接受高電位側基準電壓VRT的節點N93與接受低電位側基準電壓VRB的節點N94之間，基準電壓發生電路93b連接在接受高電位側基準電壓VRT的節點N93與接受低電位側基準電壓VRB的節點N94之間。在基準電壓發生電路93a的中間多點N95與基準電壓發生電路93b的中間節點N96之間，連接開關S26。
在基準電壓發生電路92的電阻R之間的連接點分別生成不同的基準電壓。同樣，在基準電壓發生電路93a的電阻R之間的連接點分別生成不同的基準電壓。這里，將利用基準電壓發生電路92得到的不同的基準電壓稱為正基準電壓Vref(+)。將利用基準電壓發生電路93a得到的不同的基準電壓稱為負基準電壓Vref(-)。
在基準電壓發生電路93b的中間節點N96生成高電位側基準電壓VRT與低電位側基準電壓VRB的中間電壓即中間基準電壓VRT1(＝(VRT-VRB)/2)。
如圖28所示，各比較器90包含運算放大器91、電容C1、C2及開關S13～S18。在運算放大器91的反相輸入端與反相輸出端之間連接開關S13，在同相輸入端與同相輸出端之間連接開關S14。另外，電容C1與運算放大器91的反相輸入端連接，電容C2與同相輸入端連接。開關S15及S16與電容C1連接，開關S17及S18與電容C2連接。另外，在圖27中，省略各比較器90的開關S13及S14的圖示。
正模擬輸入電壓Vin(+)及正基準電壓Vref(+)分別通過開關S15及S16提供給電容C1。另外，負模擬輸入電壓Vin(-)及負基準電壓Vref(-)分別通過開關S17及S18提供給電容C2。
在初始狀態下，開關S13、S14、S15及S17閉合，開關S16及S18斷開。然后，使開關S13及S14斷開后，使開關S15及S17斷開，使開關S16及S18閉合。在使開關S13及S14斷開時，由于運算放大器91的反相輸入端及同相輸入端處于懸空狀態，因此反相輸入端的電壓移動(Vin(+)-Vref(+))，同相輸入端的電壓移動(Vin(-)-Vref(-))。結果，差動模擬輸入電壓(Vin(+)-Vin(-))與差動基準電壓(Vref(+)-Vref(-))進行比較，根據比較結果，正模擬輸出電壓Vout(+)及負模擬輸出電壓Vout(-)發生變化。
將圖27的多個比較器90的比較結果利用編碼器950進行編碼，通過這樣，能夠得到數字代碼Dcode。
在圖27的子A/D轉換器9a中，在差動雙端輸入時，使開關S24及S25閉合，使開關S26斷開。這樣，利用基準電壓發生電路93a分別將不同的負基準電壓Vref(-)通過開關S18提供給各比較器90的電容C2。在單端輸入時，使開關S24及S25斷開，使開關S26閉合。這樣，利用基準電壓發生電路93b將中間基準電壓VRT1通過開關S18提供給各比較器90的電容C2。
這樣，在子A/D轉換器9a中切換滿量程范圍。
另外，也可以不設置基準電壓發生電路93b，而將開關S26連接在基準電壓發生電路93b的中間節點N95與基準電壓發生電路92的中間節點之間。
圖29所示為圖16的模—數轉換電路1中子A/D轉換器9a的構成第2例的電路圖，圖30所示為圖29的子A/D轉換器9a所用的比較器的構成電路圖。
在圖29中，在基準電壓發生電路93a的中間節點N95與基準電壓發生電路93b的中間節點N96之間連接圖27的開關S26。
如圖30所示，各比較器90包含運算放大器91、電容C1、C2及開關S15～S18，還包含開關S21及S22。開關S21的一端與電容C1連接，開關S21的另一端開路。開關S22的一端與電容C2連接，另一端與圖29的基準電壓發生電路93b的中間節點N96連接。圖30的比較器90的基它部分構成與圖28的比較器90的構成相同。
利用基準電壓發生電路93b將中間基準電壓VRT1通過開關S22提供給電容C2。
在差動雙端輸入時，圖30的比較器90的工作與圖28的比較器90的工作相同。這時，開關S21及S22始終斷開。在單端輸入時，使開關S22工作以代替開關S18。這時，開關S21始終斷開。
在圖29的子A/D轉換器9a中，在差動雙端輸入時，使開關S24及S25閉合。這時，開關S21及S22始終斷開。這樣，利用基準電壓發生電路93a分別將不同的負基準電壓Vref(-)通過開關S18提供給各比較器90的電容C2。在單端輸入時，使開關S24及S25斷開，使開關S22工作以代替開關S18。這時，開關S21始終斷開。這樣，利用基準電壓發生電路93b將中間基準電壓VRT1通過開關S22提供給各比較器90的電容C2。
這樣，在子A/D轉換器9a中切換滿量程范圍。
另外，雖然對各比較器90也可以不設置開關S21，但為了確保比較器90的電路構成的對稱性，最好設置開關S21。
圖31為圖18的模—數轉換電路1中第2級電路4內的子A/D轉換器9b的電路圖。圖21的子A/D轉換器9b為全并行比較(閃爍)方式子A/D轉換器。
子A/D轉換器9b由產生基準電壓的基準電壓發生電路94/95及多個比較器90構成。基準電壓發生電路94及95分別由電阻R2、2n個電阻R及電阻R3構成。電阻R2及R3分別具有電阻R的n倍電阻值。電阻R2、2n個電阻R及電阻R3連接在接受高電位側基準電壓VRT2的節點N97與接受低電位側基準電壓VRB2的節點N98之間。在電阻R2的兩端連接開關S28，在電阻R3的兩端連接開關S29。
在基準電壓發生電路94的電阻R之間的連接點分別生成不同的基準電壓。同樣，在基準電壓發生電路95的電阻R之間的連接點分別生成不同的基準電壓。這里，將利用基準電壓發生電路94得到的不同的基準電壓稱為正基準電壓Vref(+)。將利用基準電壓發生電路95得到的不同的基準電壓稱為負基準電壓Vref(-)。
正模擬輸入電壓Vin(+)及正基準電壓Vref(+)分別通過開關S15及S16提供給行比較器90的電容C1。另外，負模擬輸入電壓Vin(-)及負基準電壓Vref(-)分別通過開關S17及S18提供給各比較器90的電容C2。圖31的比較器90的構成及工作與圖28的比較器90的構成及工作相同。
這里，將高電位側基準電壓VRT2與低電位側基準電壓VRB2之差設定為VINP-P/8。在基準電壓發生電路95及94的開關S28及S29斷開時，滿量程范圍為VINP-P/16。另外，若使開關S28及S29閉合，則滿量程范圍為VINP-P/8。這樣在子A/D轉換器96中，可以將滿量程范圍切換為1倍及2倍。
圖32為圖18的模—數轉換電路1中第2級電路4內的D/A轉換器10b的電路圖。圖32的D/A轉換器10為電容陣列方式的D/A轉換器。
D/A轉換器10由產生基準電壓的基準電壓發生電路96、分別連接成陣列狀的多個正側開關S51及S52、多個負側開關S53及S54、多個正側電容C50、以及多個負側電容C51構成。
基準電壓發生電路96由電阻R4、多個電阻R及R5構成。電阻R4及R5具有多個電阻R的總電阻值的一半電阻值。電阻R4、多個電阻R及電阻R5串聯連接在接受高電位側基準電壓VRT3的節點N101與接受低電位側基準電壓VRB3的節點N102之間。在電阻R4的兩端連接開關S30，在電阻R5的兩端連接開關S31。
電容C50及C51都具有相同電容值。從電容C50的一端(下面稱為輸出端)N111生成差動正輸出電壓VDA(+)，從電容C51的一端(下面稱為輸出端)N112生成差動負輸出電壓VDA(-)。另外，將各電容C50及C51的另一端稱為輸入端。
各開關S51的一端與電阻R4和電阻R之間的節點N103連接，另一端與電容C50的輸入端連接。各開關S52的一端與電阻R5和電阻R之間的節點N104連接，另一端與電容C50的輸入端連接。各開關S53的一端與電阻R4和電阻R之間的節點N103連接，另一端與電容C51的輸入端連接。各開關S54的一端與電阻R5和電阻R之間的節點N104連接，另一端與電容C51的輸入端連接。
開關S51、S52、S53及S54是根據圖31的子A/D轉換器9b的比較器90的輸入電平進行閉合及斷開動作。接受同一比較器90的輸出信號的4個開關S51、S52、S53及S54進行閉合及斷開動作，在輸出端N111及N112得到差動正輸出電壓VDA(+)及差動負輸出電壓VDA(-)。
這里，將高電位側基準電壓VRT3與低電位側基準電壓VRB3之差設定為VINP-P/4。在基準電壓發生電路96的開關S30及S31斷開時，滿量程范圍為VINP-P/8。若使開關S30及S31閉合，則滿量程范圍為VINP-P/4。這樣，在D/A轉換器10b中，可能性將滿量程范圍切換為1倍及2倍。
圖33所示為圖18的模—數轉換電路1中減法放大電路14a的構成第1例的電路圖。
圖33的減法放大電路14a包含運算放大器130、電容值切換電路131及132、電容133及134、以及開關135～138。開關例如由MOS(金屬氧化物半導體)晶體管構成。
在運算放大器130的反相輸入端與反相輸出端之間連接電容值切換電路131作為反饋電容，在同相輸入端與同相輸出端之間連接電容值切換電路132作為反饋電容。另外，電容133與運算放大器130的反相輸入端連接作為輸入電容，電容134與同相輸入端連接作為輸入電容。
從圖18的運算放大電路11輸出的正模擬輸出電壓Vo(+)及從D/A轉換器10b輸出的差動正輸出電壓VDA(+)分別通過開關135及136提供給電容133。另外，從運算放大電路11輸出的負模擬輸出電壓Vo(-)及從D/A轉換器10b輸出的差動負輸出電壓VDA(-)分別通過開關137及138提供給電容134。運算放大器130的反相輸入端、反相輸出端、同相輸入端及同相輸出端分別通過開關139、140、141及142接地。
圖33的減法放大電路14a的工作與圖19的運算放大電路11a的工作相同。從運算放大器130的反相輸出端及同相輸出端得到提供給下1級電路4的正模擬輸入電壓Vin(+)及負模擬輸入電壓Vin(-)。
這里，通過切換電容值切換電路131及132的電容值，能夠切換減法放大電路14a的增益。
圖34所示為圖18的模—數轉換電路1中減法放大電路14a的構成第2例的電路圖。
圖34的減法放大電路14a包含運算放大器130、電容145及146、電容值切換電路143及144、以及開關135～140。
在運算放大器130的反相輸入端與反相輸出端之間連接電容145作為反饋電容，在同相輸入端與同相輸出端之間連接電容146作為反饋電容。另外，電容值切換電路143與運算放大器130的反相輸入端連接作為輸入電容，電容值切換電路144與同相輸入端連接作為輸入電容。
從圖18的運算放大電路11輸出的正模擬輸出電壓Vo(+)及從D/A轉換器10b輸出的差動正輸出電壓VDA(+)分別通過開關135及136提供給電容值切換電路143。另外，從運算放大電路11輸出的負模擬輸出電壓Vo(-)及從D/A轉換器10b輸出的差動負輸出電壓VDA(-)分別通過開關137及138提供給電容值切換電路144。運算放大器130的反相輸入端、反相輸出端、同相輸入端及同相輸出端分別通過開關139、140、141及142接地。
圖34的減法放大電路14a的工作與圖20的運算放大電路11a的工作相同。從運算放大器130的反相輸出端及同相輸出端得到提供給下1級電路4的正模擬輸入電壓Vin(+)及負模擬輸入電壓Vin(-)。
這里，通過切換電容值切換電路143及144的電容值，能夠切換減法放大電路14a的增益。
上述實施形態的開關Sa、S1a、S2a、S24、S25、S26、S28、S29、S30及S31例如由MOS(金屬氧化物半導體)場效應晶體管形成。
在上述實施形態中，作為切換裝置的切換部分是采用開關Sa、S2a、S24、S25、S26、S28、S29、S30及S31。在這種情況下，在制造時或使用時，可以將開關Sa、S1a、S2a、S24、S25、S26、S28、S29、S30及S31切換為閉合或斷開。切換裝置的切換部分不限定于開關。例如，作為切換部分也可以采用能夠利用激光熔斷的熔斷器，作為切換部分也可以采用最上層金屬圖形形成用的掩膜切換部分。
圖35所示為切換部分其它例子的電路圖。在圖35的例中，采用熔斷器Fa代替圖21的運算放大電路11a的開關Sa。熔斷器Fa例如由多晶硅形成，利用激光能夠熔斷。制造時，通過是否用激光將熔斷器Fa熔斷，就能夠切換運算放大電路11a的增益。
圖36及圖37所示為切換部分的另一其它例子，上部為平面圖，下部為剖面圖。
在電容形成部分C500中，利用下層金屬LM1及LM2形成電容的電極501及502。另外，利用下層金屬LM1形成電極507及508。再利用最上層金屬UM，以規定間隔形成電極512及513，而且以規定間隔形成電極514及515。電極501通過通孔503內的金屬與電極513連接，電極504通過通孔504通過通孔504內的金屬與極514連接。另外，電極507通過通孔505內的金屬與電極512連接，電極508通過通孔506內的金屬與電極515連接。
例如，電極507與圖21的運算放大器110的反相輸入端連接，電極508與圖21的運算放大器110的反相輸出端連接。
利用電極501及502形成電容形成部分C500，利用電極512與513之間及電極514與515之間分別形成掩膜切換部分NSW。電容形成部分C500相當于例如圖21的電容Ca。
制造時，通過改變配置在掩膜切換部分MSW上的掩膜圖形，可以將電極512與513之間及電極514及515之間切換為連接狀態及開斷狀態。
如圖36所示，通過采用在電極512與513之間及電極514與515的掩膜，可以將電極512與513之間及電極514與515之間連接。
如圖37所示，通過采用在電極512與513之間及電極514與515之間不利用最上層金屬UM形成金屬層的掩膜，可以將電極512與513之間及電極514與515之間斷開。
在圖36及圖37的例中，通過分別在電容形成部分C500的兩端設置掩膜切換部分，可以將電容形成部分C500從運算放大器完全切除。
另外，本發明不限定于上述實施形態，也可以在模-數轉換電路的任意1級電路中，采用具有可切換增益的運算放大電路。具有可切換增益的減法放大電路、具有可切換滿量程范圍的子A/D轉換器及具有可切換滿量程范的D/A轉換器中的至少1種電路。
權利要求
1.一種模—數轉換電路，其特征在于，包括由多級電路構成的多級流水線結構，和除了最后級電路以外的各級電路，具有將輸入的模擬信號轉換為數字信號的模—數轉換器、將輸入的模擬信號進行放大的第1運算放大電路、將所述模—數轉換器輸出的數字信號轉換為模擬信號的數—模轉換器、以及將所述第1運算放大電路輸出的模擬信號與所述數—模轉換器輸出的模擬信號的差分進行放大的第2運算放大電路，在除了最后級電路以外的至少1級電路中，所述第1運算放大電路具有大于1的增益，分別獨立設定所述數—模轉換器的電壓范圍及所述模—數轉換電路的電壓范圍，使得所述第1運算放大電路的輸出電壓范圍與所述數—模轉換器的電壓范圍相等。
2.如權利要求1所述的模—數轉換電路，其特征在于，在所述至少1級電路中，所述數—模轉換器的電壓范圍與所述模—數轉換電路的電壓范圍之比，與所述第1運算放大電路的增益相等。
3.如權利要求1所述的模—數轉換電路，其特征在于，在所述至少1級電路中，所述模—數轉換器根據具有第1電壓范圍的基準電壓工作，所述數—模轉換器根據具有第2電壓范圍的基準電壓工作，分別獨立設定所述第1電壓范圍及所述第2電壓范圍，使得所述第1運算放大電路的輸出電壓范圍與所述數—模轉換器的電壓范圍相等。
4.如權利要求3所述的模—數轉換電路，其特征在于，在所述至少1級電路中，所述第2電壓范圍與所述第1電壓范圍之比，與所述第1運算放大電路的增益相等。
5.一種模—數轉換電路，其特征在于，包括由多級電路構成的多級流水線結構，和除了最后級電路以外的各級電路，具有將輸入的模擬信號轉換為數字信號的模—數轉換器、將輸入的模擬信號進行放大的第1運算入大電路、將所述模—數轉換器輸出的數字信號轉換為模擬信號的數—模轉換器、以及將所述第1運算放大電路輸出的模擬信號與所述數—模轉換器輸出的模擬信號之差分進行放大的第2運算放大電路，在除了最后級電路以外的至少1級電路中，所述第1運算放大電路具有大于1的增益，所述數—模轉換器具有將多個電容連接成陣列狀的電容陣列，用來根據數字信號產生模擬信號電壓，所述第2運算放大電路具有輸入電容、反饋電容及運算放大器，將所述第1運算放大電路輸出的模擬信號以所述輸入電容的值及所述反饋電容的值確定的第1增益進行放大，同時將利用所述數—模轉換器由所述電容陣列產生的模擬信號以所述電容陣列的值及所述反饋電容的值確定的第2增益進行放大，輸出以所述第1增益放大的模擬信號與以所述第2增益放大的模擬信號的差分，分別獨立設定所述電容陣列的值及所述輸入電容的值，使得所述第1增益倍的所述第1運算放大電路的輸出電壓范圍與所述第2增益倍的所述數—模轉換器的電壓范圍相等。
6.如權利要求5所述的模—數轉換電路，其特征在于，在所述至少1級電路中，所述電容陣列的值與所述輸入電容的值之比，與所述第1運算放大電路的增益相等。
7.如權利要求5所述的模—數轉換電路，其特征在于，在所述至少1級電路中，所述第2運算放大電路的所述運算放大器，具有與所述電容陣列連接的一輸入端，而且還具有另一輸入端及輸出端，所述反饋電容連接在所述運算放大器的所述一輸入端與所述輸出端之間，所述輸入電容在所述運算放大器的所述一輸入端與所述電容陣列并聯，所述第2運算放大電路還包含開關電路，所述開關電路使所述運算放大器的所述一輸入端與所述另一輸入端之間處于短路狀態，同時將所述運算放大器輸出的模擬信號提供給所述輸入電容的輸入端，而且將任意的第1設定電壓提供給所述電容陣列的輸入端，然后使所述運算放大器的所述一輸入端與所述另一輸入端之間處于開路狀態，同時將任意的第2設定電壓提供給所述輸入電容的輸入端，而且將所述數—模轉換器輸出的模擬信號提供給所述電容陣列的輸入端。
8.如權利要求7所述的模—數轉換電路，其特征在于，在所述至少1級電路中，所述第2運算放大電路的所述設定電壓，是所述第1運算放大電路輸出的模擬信號的規定電壓。
9.如權利要求5所述的模—數轉換電路，其特征在于在所述至少1級電路中，所述第1運算放大電路輸出差動的第1及第2模擬信號，所述數—模轉換器的所述電容陣列，包含根據數字信號分別產生差動的第3及第4模擬信號電壓用的第1及第2電容陣列，所述第2運算放大電路的所述運算放大器，具有與所述第1電容陣列連接的一輸入端、與所述第2電容陣列連接的另一輸入端、一輸出端以及另一輸出端，所述反饋電容包含在所述運算放大器的所述一輸入端與所述一輸出端之間連接的第1反饋電容、以及在所述運算放大器的所述另一輸入端與所述另一輸出端之間連接的第2反饋電容，所述輸入電容包含在所述運算放大器的所述一輸入端與所述第1電容陣列并聯的第1輸入電容、以及在所述運算放大器的所述另一輸入端與所述第2電容陣列并聯的第2輸入電容，所述第2運算放大電路還包含開關電路，所述開關電路將所述運算放大器的所述一輸入端及另一輸入端與規定的基準電位連接，同時將所述第1運算放大電路輸出的差動第1及第2模擬信號分別提供給所述第1及第2輸入電容的輸入端，而且將任意的第1設定電壓分別提供給所述第1及第2電容陣列的輸入端，然后將所述運算放大器的所述一輸入端及另一輸入端從所述基準電位切斷，同時將任意的第2設定電壓分別提供給所述第1及第2輸入電容的輸入端，而且將所述數—模轉換器輸出的差動第3及第4模擬信號分別提供給所述第1及第2電容陣列的輸入端，分別獨立設定所述第1電容陣列的值及所述第1輸入電容的值，而且分別獨立設定所述第2電容陣列的值及所述第2輸入電容的值，使得所述第1增益倍的所述第1運算放大電路的輸出電壓范圍與所述第2增益倍的所述數—模轉換器的電壓范圍相等。
10.如權利要求9所述的模—數轉換電路，其特征在于，在所述至少1級電路中，所述第1電容陣列的值與所述第1輸入電容的值之比，與所述第1運算放大電路的增益相等，所述第2電容陣列的值與所述第2輸入電容的值之比，與所述第1運算放大電路的增益相等。
11.如權利要求9所述的模—數轉換電路，其特征在于，在所述至少1級電路中，作為所述第2運算放大電路的所述第2設定電壓，是所述第1運算放大電路中均衡的輸出電壓。
12.一種模—數轉換電路，其特征在于，包括由多級電路構成的多級流水線結構，和除了最后級電路以外的各級電路，具有將輸入的模擬信號轉換為數字信號的模—數轉換器、將輸入的模擬信號進行放大的第1運算入大電路、將所述模—數轉換器輸出的數字信號轉換為模擬信號的數—模轉換器、以及將所述第1運算放大電路輸出的模擬信號與所述數—模轉換器輸出的模擬信號之差分進行放大的第2運算放大電路，在除了最后級電路以外的至少1級電路中，所述第1運算放大電路具有大于1的增益，所述模—數轉換器根據具有第1電壓范圍的基準電壓工作，所述數—模轉換器根據具有第2電壓范圍的基準電壓工作，所述數—模轉換器具有將多個電容連接成陣列狀的電容陣列，用來根據數字信號產生模擬信號電壓，所述第2運算放大電路具有輸入電容、反饋電容及運算放大器，將所述第1運算放大電路輸出的模擬信號以所述輸入電容的值及所述反饋電容的值確定的第1增益進行放大，同時將利用所述數—模轉換器由所述電容陣列產生的模擬信號以所述電容陣列的值及所述反饋電容的值確定的第2增益進行放大，將以所述第1增益放大的模擬信號與以所述第2增益放大的模擬信號之差分輸出。分別獨立設定所述第1電壓范圍及所述第2電壓范圍，同時分別獨立設定所述電容陣列的值及所述輸入電容的值，使得所述第1增益倍的所述第1運算放大電路的輸出電壓范圍與所述第2增益倍的所述數—模轉換器的電壓范圍相等。
13.一種模—數轉換電路，其特征在于，包括由n級電路構成的多級流水線結構，和除了最后級電路以外的各級電路，具有將輸入的模擬信號轉換為數字信號的模—數轉換器、將所述模—數轉換器輸出的數字信號轉換為模擬信號的數—模轉換器、以及將輸入的模擬信號與所述數—模轉換器輸出的模擬信號之差分進行放大的第1運算放大電路，最后級電路包含將輸入的模擬信號轉換為數字信號的模—數轉換器，除了最后級電路以外的至少1級電路，包含具有將電壓范圍進行多級切換的切換裝置的模—數轉換器、具有將電壓范圍進行多級切換的切換裝置的數—模轉換器、以及具有將增益進行多級切換的切換裝置的第1運算放大電路中的至少1種電路，及/或最后級電路包含具有將電壓范圍進行多級切換的切換裝置的模—數轉換器。
14.如權利要求13所述的模—數轉換電路，其特征在于，除了最后級電路以外的各級電路，還包含將輸入的模擬信號進行放大后提供給所述第1運算放大電路的第2運算放大電路，除了最后級電路以外的至少1級電路的所述第2運算放大電路具有將增益進行多級切換的切換裝置。
15.如權利要求14所述的模—數轉換電路，其特征在于，所述至少1級電路的所述第2運算放大電路具有輸入電容、反饋電容及運算放大器，將輸入的模擬信號以根據所述輸入電容的值及所述反饋電容的值確定的增益進行放大，所述切換裝置包含對所述輸入電容的值及所述反饋電容的值的至少一方進行可變設定的可變部分。
16.如權利要求15所述的模—數轉換電路，其特征在于，所述可變部分包含將所述輸入電容或所述反饋電容的一部分切換為斷開狀態或短路狀態的切換部分。
17.如權利要求13所述的模—數轉換電路，其特征在于，所述至少1級電路的所述第1運算放大電路具有輸入電容、反饋電容及運算放大器，將輸入的模擬信號以根據所述輸入電容的值及所述反饋電容的值確定的增益進行放大，所述切換裝置包含對所述輸入電容的值及所述反饋電容的值的至少一方進行可變設定的可變部分。
18.如權利要求17所述的模—數轉換電路，其特征在于，所述可變部分包含將所述輸入電容或所述反饋電容的一部分切換為斷開狀態或短路狀態的切換部分。
19.如權利要求16所述的模—數轉換電路，其特征在于，所述反饋電容包含在所述運算放大器的輸入端與輸出端之間并聯或串聯設置的第1及第2電容，所述切換部分與所述第2電容串聯或并聯。
20.如權利要求18的所述的模—數轉換電路，其特征在于，所述反饋電容包含在所述運算放大器的輸入端與輸出端之間并聯或串聯設置的第1及第2電容，所述切換部分與的述第2電容串聯或并聯。
21.如權利要求19所述的模—數轉換電路，其特征在于，所述切換部分與所述運算放大器的輸出端連接。
22.如權利要求20所述的模—數轉換電路，其特征在于，所述切換部分與所述運算放大器的輸出端連接。
23.如權利要求16所述的模—數轉換電路，其特征在于，所述輸入電容包含在所述運算放大器的輸入端并聯或串聯設置的第1及第2電容，所述切換部分與所述第2電容串聯或并聯。
24，如權利要求18所述的模—數轉換電路，其特征在于，所述輸入電容包含在所述運算放大器的輸入端并聯或串聯設置的第1及第2電容，所述切換部分與所述第2電容串聯或并聯。
25.如權利要求23所述的模—數轉換電路，其特征在于，所述切換部分與所述第2電容的輸入側連接。
26.如權利要求24所述的模—數轉換電路，其特征在于，所述切換部分與所述第2電容的輸入側連接。
27.如權利要求13所述的模—數轉換電路，其特征在于，至少1級電路的所述模—數轉換器包含產生多個基準電壓的基準電壓發生電路、以及將所述基準電壓發生電路產生的多個基準電壓與輸入的模擬信號進行比較的多個比較器，所述切換裝置包含對所述基準電壓發生電路產生的多個基準電壓進行可變設定的可變部分。
28.如權利要求27所述的模—數轉換電路，其特征在于，除了最后級電路以外的至少1級電路的所述數—數轉換器包含產生基準電壓的基準電壓發生電路、與公共端連接的多個電容、以及多個開關，所述多個開關連接在所述基準電壓發生電路與所述多個電容之間，根據輸入的數字信號，將所述基準電壓發生電路產生的基準電壓分別提供給所述多個電容，所述切換裝置包含對所述基準電壓發生由電路產生的基準電壓進行可變設定的可變部分。
全文摘要
本發明揭示一種模－數轉換電路，第1級－第3級電路內的運算放大電路增益為2。通過將各級電路內的子A/D轉換器的基準電壓范圍設定為D/A轉換器的基準電壓范圍的1/2，使D/A轉換器的輸出電壓范圍與運算放大電路的輸出電壓范圍一致。在模擬輸入信號的電壓范圍為VIN
文檔編號H03M1/18GK1399410SQ0212336
公開日2003年2月26日 申請日期2002年6月18日 優先權日2001年6月18日
發明者二改教廣, 和田淳, 谷邦之, 木村安行, 加藤健一 申請人:三洋電機株式會社