專(zhuān)利名稱(chēng)：一種求冪裝置及包含該裝置的糾錯(cuò)譯碼裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種求冪裝置及包含該裝置的糾錯(cuò)譯碼裝置。
根據(jù)毆幾里德迭代的原理可知，求冪運(yùn)算是其中必不可少的部分，而在整個(gè)迭代運(yùn)算過(guò)程中，它的運(yùn)算次數(shù)很大，且與迭代次數(shù)成正比，其設(shè)計(jì)的好壞將直接決定迭代運(yùn)算處理速度，關(guān)系到芯片譯碼時(shí)延的大小，從而影響到芯片的整體性能。
典型的求冪電路的設(shè)計(jì)結(jié)構(gòu)圖如圖2所示。存儲(chǔ)器存放著準(zhǔn)備進(jìn)行迭代運(yùn)算的多項(xiàng)式to_iterate，其存儲(chǔ)示意圖如圖3所示，其中to_iterate＝I(0)+I(1)+……+I(power)冪指示存儲(chǔ)器里非零字節(jié)的最高地址，即存儲(chǔ)器中多項(xiàng)式的冪power。to_iterate是迭代前的多項(xiàng)式，iterated是迭代后的多項(xiàng)式，首零檢測(cè)是對(duì)iterated最高位長(zhǎng)連零的檢測(cè)，輸出與零字節(jié)位相同寬度的decrease信號(hào)，decrease是冪的減法使能信號(hào)，power是遞減結(jié)果，也就是iterated的冪。從而完成一次求冪運(yùn)算。由此可見(jiàn)，首零檢測(cè)的方法將是決定該電路速度的關(guān)鍵。
目前首零檢測(cè)的設(shè)計(jì)方法如下圖4所示其中valid是iterated有效指示信號(hào)，zero_pulse是iterated信號(hào)與零比較產(chǎn)生的零脈沖信號(hào)，“打一拍”是指延遲一個(gè)時(shí)間單位(如一個(gè)時(shí)鐘周期)，它可以通過(guò)寄存器實(shí)現(xiàn)。圖4中decrease是根據(jù)圖5所示狀態(tài)轉(zhuǎn)移圖完成0到1，1到0變化的，從這個(gè)狀態(tài)轉(zhuǎn)移圖可以看出，觸發(fā)器邏輯要想得出結(jié)果，需要判斷輸入信號(hào)的上升沿和下降沿，所以要“打一拍”才行，這正是造成延時(shí)的原因，圖6是這種設(shè)計(jì)的時(shí)序圖。
由圖6可看出，decrease使能信號(hào)落后iterated有效首零信號(hào)一拍。這樣一次迭代，將浪費(fèi)一個(gè)時(shí)鐘周期。如果迭代次數(shù)多，其延時(shí)浪費(fèi)的時(shí)序更多，比如上述芯片迭代最大可以達(dá)到16次，這樣芯片的處理時(shí)間將增加16個(gè)時(shí)鐘周期，大大增大了芯片的延時(shí)。
為實(shí)現(xiàn)上述目的，本發(fā)明提出一種求冪裝置及包含該裝置的糾錯(cuò)譯碼裝置。所述求冪裝置用于歐幾里德迭代裝置中進(jìn)行求冪運(yùn)算，它包括一個(gè)首零檢測(cè)裝置，以便根據(jù)有效指示信號(hào)(valid)對(duì)迭代后的多項(xiàng)式信號(hào)(interated)進(jìn)行最高位長(zhǎng)連零的檢測(cè)，所述首零檢測(cè)裝置包括一個(gè)零比較器、至少兩個(gè)延時(shí)寄存裝置，其特征是所述首零檢測(cè)裝置還包括一個(gè)首零辨認(rèn)邏輯裝置和一個(gè)與門(mén)；所述多項(xiàng)式信號(hào)(interated)經(jīng)零比較器后輸出的零脈沖信號(hào)(zero_pulse)同時(shí)輸入到所述與門(mén)、首零辨認(rèn)邏輯裝置和延遲寄存器中，經(jīng)延遲寄存器延遲一個(gè)時(shí)間單位后的零脈沖延遲信號(hào)(zp_dly)也輸入到該首零辨認(rèn)裝置中；所述有效指示信號(hào)(valid)也同時(shí)輸入到所述與門(mén)、首零辨認(rèn)邏輯裝置和延遲寄存器中，經(jīng)延遲寄存器延遲一個(gè)時(shí)間單位后的有效指示延遲信號(hào)(valid_dly)也輸入到該首零辨認(rèn)裝置中；所述該首零辨認(rèn)裝置根據(jù)輸入的零脈沖信號(hào)(zero_pulse)、零脈沖延遲信號(hào)(zp_dly)、有效指示信號(hào)(valid)、有效指示延遲信號(hào)(valid_dly)輸出一個(gè)首零脈沖檢測(cè)信號(hào)(zp_first)，該信號(hào)保證在多項(xiàng)式信號(hào)(interated)最高位長(zhǎng)連零出現(xiàn)時(shí)打開(kāi)所述與門(mén)。
由于采用了以上的方案，decrease信號(hào)是zero_pulse、valid、zp_first三個(gè)信號(hào)經(jīng)過(guò)一個(gè)與門(mén)得到的，這是一個(gè)并行的同層次邏輯，其得出的輸出信號(hào)decrease就與輸入的zero_pulse信號(hào)同步而不是晚一拍，與現(xiàn)有技術(shù)相比，一次迭代將節(jié)約一個(gè)時(shí)鐘周期，多次迭代效果更加明顯，例如在迭代次數(shù)達(dá)到16次時(shí)，本方案的處理時(shí)間將節(jié)約16個(gè)時(shí)鐘周期，大大縮短了該裝置的延時(shí)。
圖2是求冪電路實(shí)現(xiàn)結(jié)構(gòu)圖。
圖3是其中to_iterate存儲(chǔ)的示意圖。
圖4是現(xiàn)有技術(shù)中的首零檢測(cè)示意圖。
圖5是圖4中觸發(fā)器邏輯的狀態(tài)轉(zhuǎn)移圖。
圖6是現(xiàn)有技術(shù)首零檢測(cè)設(shè)計(jì)時(shí)序圖。
圖7是本發(fā)明首零檢測(cè)裝置示意圖。
圖8是圖7中觸發(fā)器邏輯的狀態(tài)轉(zhuǎn)移圖。
圖9是本發(fā)明首零檢測(cè)電路時(shí)序圖。
具體實(shí)施例方式下面通過(guò)具體的實(shí)施例并結(jié)合附圖
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述。
如圖7所示為本發(fā)明設(shè)計(jì)的改進(jìn)的首零檢測(cè)電路。與圖4所示原有電路不同的是，該設(shè)計(jì)增加了一個(gè)zp_first觸發(fā)器邏輯和一個(gè)與門(mén)。所述首零檢測(cè)裝置包括一個(gè)零比較器、至少兩個(gè)延時(shí)寄存裝置、一個(gè)首零辨認(rèn)邏輯裝置和一個(gè)與門(mén)；所述多項(xiàng)式信號(hào)interated經(jīng)零比較器后輸出的零脈沖信號(hào)zero_pulse同時(shí)輸入到所述與門(mén)、首零辨認(rèn)邏輯裝置和延遲寄存器中，經(jīng)延遲寄存器延遲一個(gè)時(shí)間單位后的零脈沖延遲信號(hào)zp_dly也輸入到該首零辨認(rèn)裝置中；所述有效指示信號(hào)valid也同時(shí)輸入到所述與門(mén)、首零辨認(rèn)邏輯裝置和延遲寄存器中，經(jīng)延遲寄存器延遲一個(gè)時(shí)間單位后的有效指示延遲信號(hào)valid_dly也輸入到該首零辨認(rèn)裝置中；所述該首零辨認(rèn)裝置根據(jù)輸入的零脈沖信號(hào)zero_pulse、零脈沖延遲信號(hào)zp_dly、有效指示信號(hào)valid、有效指示延遲信號(hào)valid_dly輸出一個(gè)首零脈沖檢測(cè)信號(hào)zp_first，該信號(hào)保證在多項(xiàng)式信號(hào)interated最高位長(zhǎng)連零出現(xiàn)時(shí)打開(kāi)所述與門(mén)。
本實(shí)施例中zp_first邏輯和原有設(shè)計(jì)中decrease的邏輯完全不同，其狀態(tài)轉(zhuǎn)移圖如圖8所示。由圖可見(jiàn)，所述首零辨認(rèn)裝置根據(jù)輸入的零脈沖信號(hào)(zero_pulse)、零脈沖延遲信號(hào)zp_dly、有效指示信號(hào)valid和有效指示延遲信號(hào)valid_dly輸出一個(gè)首零脈沖檢測(cè)信號(hào)zp_first的邏輯如下在有效指示信號(hào)valid的上升沿且零脈沖信號(hào)zero_pulse等于0時(shí)，或者零脈沖信號(hào)zero_pulse下降沿且有效指示信號(hào)valid等于1時(shí)，首零脈沖檢測(cè)信號(hào)zp_first從1轉(zhuǎn)變?yōu)?；在有效指示信號(hào)valid的下降沿時(shí)，首零脈沖檢測(cè)信號(hào)zp_first從0轉(zhuǎn)變?yōu)?。(這是權(quán)2的內(nèi)容，但貴公司隨后發(fā)來(lái)的文件稱(chēng)zp-first只有一個(gè)bit，我不太理解)本實(shí)施例與原有設(shè)計(jì)的邏輯層次相同，只是多了一個(gè)從iterated到decrease的并行同層次的邏輯，故不會(huì)成為整個(gè)設(shè)計(jì)的關(guān)鍵路徑，更不會(huì)影響到電路的速度。
本實(shí)施例中的觸發(fā)器邏輯雖然也比輸入的iterated信號(hào)晚一拍，但該觸發(fā)器邏輯輸出的信號(hào)zp-first只是用于辨認(rèn)是否是首次出現(xiàn)的零字節(jié)，它只要能保證在首次零字節(jié)出現(xiàn)之前轉(zhuǎn)變?yōu)?，在非首零字節(jié)出現(xiàn)之前轉(zhuǎn)變?yōu)?即可，晚一拍并不會(huì)象現(xiàn)有技術(shù)那樣導(dǎo)致整個(gè)芯片的延時(shí)。
本實(shí)施例中decrease輸出由于引進(jìn)了組合邏輯，其信號(hào)沒(méi)有任何延時(shí)。其時(shí)序圖如圖9所示。由時(shí)序圖9，我們可以清楚地看出，本實(shí)施例比原有設(shè)計(jì)節(jié)約了一個(gè)時(shí)鐘周期，達(dá)到了預(yù)想設(shè)計(jì)目標(biāo)，從而減小了迭代運(yùn)算過(guò)程中的處理延時(shí)，改善了整個(gè)芯片的性能。本實(shí)施例比原有設(shè)計(jì)共減小了16*1000/82.5＝194(ns)處理時(shí)間。
顯然，使用上述求冪裝置的糾錯(cuò)譯碼裝置同樣具有該求冪裝置所具有的優(yōu)點(diǎn)。
本發(fā)明經(jīng)過(guò)仿真、模擬，證明可靠、可行。
本發(fā)明所述裝置可以通過(guò)專(zhuān)用集成電路ASIC、門(mén)陣列集成電路FPGA、分立電路甚至軟件實(shí)現(xiàn)，這些都是屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種求冪裝置，用于歐幾里德迭代裝置中進(jìn)行求冪運(yùn)算，它包括一個(gè)首零檢測(cè)裝置，以便根據(jù)有效指示信號(hào)(valid)對(duì)迭代后的多項(xiàng)式信號(hào)(interated)進(jìn)行最高位長(zhǎng)連零的檢測(cè)，所述首零檢測(cè)裝置包括一個(gè)零比較器、至少兩個(gè)延時(shí)寄存裝置，其特征是還包括一個(gè)首零辨認(rèn)邏輯裝置和一個(gè)與門(mén)；所述多項(xiàng)式信號(hào)(interated)經(jīng)零比較器后輸出的零脈沖信號(hào)(zero_pulse)同時(shí)輸入到所述與門(mén)、首零辨認(rèn)邏輯裝置和延遲寄存器中，經(jīng)延遲寄存器延遲一個(gè)時(shí)間單位后的零脈沖延遲信號(hào)(zp_dly)也輸入到該首零辨認(rèn)裝置中；所述有效指示信號(hào)(valid)也同時(shí)輸入到所述與門(mén)、首零辨認(rèn)邏輯裝置和延遲寄存器中，經(jīng)延遲寄存器延遲一個(gè)時(shí)間單位后的有效指示延遲信號(hào)(valid_dly)也輸入到該首零辨認(rèn)裝置中；所述該首零辨認(rèn)裝置根據(jù)輸入的零脈沖信號(hào)(zero_pulse)、零脈沖延遲信號(hào)(zp_dly)、有效指示信號(hào)(valid)、有效指示延遲信號(hào)(valid_dly)輸出一個(gè)首零脈沖檢測(cè)信號(hào)(zp_first)，該信號(hào)保證在多項(xiàng)式信號(hào)(interated)最高位長(zhǎng)連零出現(xiàn)時(shí)打開(kāi)所述與門(mén)。
2.如權(quán)利要求1所述的一種求冪裝置，其特征是所述首零辨認(rèn)裝置根據(jù)輸入的零脈沖信號(hào)(zero_pulse)、零脈沖延遲信號(hào)(zp_dly)、有效指示信號(hào)(valid)和有效指示延遲信號(hào)(valid_dly)輸出一個(gè)首零脈沖檢測(cè)信號(hào)(zp_first)的邏輯如下在有效指示信號(hào)(valid)的上升沿且零脈沖信號(hào)(zero_pulse)等于0時(shí)，或者零脈沖信號(hào)(zero_pulse)下降沿且有效指示信號(hào)(valid)等于1時(shí)，首零脈沖檢測(cè)信號(hào)(zp_first)從1轉(zhuǎn)變?yōu)?；在有效指示信號(hào)(valid)的下降沿時(shí)，首零脈沖檢測(cè)信號(hào)(zp_first)從0轉(zhuǎn)變?yōu)?。
3.一種糾錯(cuò)譯碼裝置，包括一個(gè)歐幾里德迭代裝置，在所述迭代裝置中包含一個(gè)求冪裝置，所述求冪裝置包括一個(gè)首零檢測(cè)裝置，以便根據(jù)有效指示信號(hào)(valid)對(duì)迭代后的多項(xiàng)式信號(hào)(interated)進(jìn)行最高位長(zhǎng)連零的檢測(cè)，所述首零檢測(cè)裝置包括一個(gè)零比較器、至少兩個(gè)延時(shí)寄存裝置，其特征是所述首零檢測(cè)裝置還包括一個(gè)首零辨認(rèn)邏輯裝置和一個(gè)與門(mén)；所述多項(xiàng)式信號(hào)(interated)經(jīng)零比較器后輸出的零脈沖信號(hào)(zero_pulse)同時(shí)輸入到所述與門(mén)、首零辨認(rèn)邏輯裝置和延遲寄存器中，經(jīng)延遲寄存器延遲一個(gè)時(shí)間單位后的零脈沖延遲信號(hào)(zp_dly)也輸入到該首零辨認(rèn)裝置中；所述有效指示信號(hào)(valid)也同時(shí)輸入到所述與門(mén)、首零辨認(rèn)邏輯裝置和延遲寄存器中，經(jīng)延遲寄存器延遲一個(gè)時(shí)間單位后的有效指示延遲信號(hào)(valid_dly)也輸入到該首零辨認(rèn)裝置中；所述該首零辨認(rèn)裝置根據(jù)輸入的零脈沖信號(hào)(zero_pulse)、零脈沖延遲信號(hào)(zp_dly)、有效指示信號(hào)(valid)、有效指示延遲信號(hào)(valid_dly)輸出一個(gè)首零脈沖檢測(cè)信號(hào)(zp_first)，該信號(hào)保證在多項(xiàng)式信號(hào)(interated)最高位長(zhǎng)連零出現(xiàn)時(shí)打開(kāi)所述與門(mén)。
4.如權(quán)利要求3所述的糾錯(cuò)譯碼裝置，其特征是所述首零辨認(rèn)裝置根據(jù)輸入的零脈沖信號(hào)(zero_pulse)、零脈沖延遲信號(hào)(zp_dly)、有效指示信號(hào)(valid)和有效指示延遲信號(hào)(valid_dly)輸出一個(gè)首零脈沖檢測(cè)信號(hào)(zp_first)的邏輯如下在有效指示信號(hào)(valid)的上升沿且零脈沖信號(hào)(zero_pulse)等于0時(shí)，或者零脈沖信號(hào)(zero_pulse)下降沿且有效指示信號(hào)(valid)等于1時(shí)，首零脈沖檢測(cè)信號(hào)(zp_first)從1轉(zhuǎn)變?yōu)?；在有效指示信號(hào)(valid)的下降沿時(shí)，首零脈沖檢測(cè)信號(hào)(zp_first)從0轉(zhuǎn)變?yōu)?。
全文摘要
本發(fā)明公開(kāi)一種求冪裝置及包含該裝置的糾錯(cuò)譯碼裝置，所述求冪裝置包括一個(gè)首零檢測(cè)裝置，以便根據(jù)有效指示信號(hào)對(duì)迭代后的多項(xiàng)式信號(hào)進(jìn)行最高位長(zhǎng)連零的檢測(cè)，所述首零檢測(cè)裝置包括一個(gè)零比較器、至少兩個(gè)延時(shí)寄存裝置，其特征是所述多項(xiàng)式信號(hào)和有效指示信號(hào)輸入一個(gè)與門(mén)，并且增加了一個(gè)首零辨認(rèn)邏輯裝置，它可以根據(jù)輸入信號(hào)生成并輸出一個(gè)首零脈沖檢測(cè)信號(hào)，該信號(hào)保證該與門(mén)的輸出信號(hào)就是檢測(cè)的結(jié)果信號(hào)。由于與門(mén)是一個(gè)并行的同層次邏輯，其得出的輸出信號(hào)就與輸入信號(hào)同步而不是晚一拍，與現(xiàn)有技術(shù)相比，一次迭代將節(jié)約一個(gè)時(shí)鐘周期，多次迭代效果更加明顯大大縮短了該裝置的延時(shí)。
文檔編號(hào)H03M13/00GK1455517SQ0211606
公開(kāi)日2003年11月12日 申請(qǐng)日期2002年5月1日 優(yōu)先權(quán)日2002年5月1日
發(fā)明者張洪濤, 亢婕 申請(qǐng)人:華為技術(shù)有限公司