用于管線模擬至數字轉換器的數字邏輯修正電路的制作方法

專利名稱：用于管線模擬至數字轉換器的數字邏輯修正電路的制作方法
技術領域：
廣義來說，本發明涉及管線(pipeline)模擬至數字(A/D)的轉換器，尤其涉及用于管線模擬至數字(A/D)轉換器的數字邏輯修正電路，也就是減少內部位移寄存器(shift register)數目的數字邏輯修正電路。
背景技術：
對于模擬至數字(A/D)的轉換器而言，一直都有需要一種可以準確地將模擬電壓信號轉換成相對應的數字表示的模擬至數字轉換器。同時也需要更快而消耗更少的電源，而且在集成電路芯片上占用更小面積的A/D轉換器。
圖1表示一個傳統管線模擬至數字(A/D)的轉換器10。該A/D轉換器10將一個模擬電子輸入信號(VIN)轉換成該模擬信號的數字表示式(DOUT)。所表示的例子是一個4-位的A/D轉換器，但可以認知的是，也有可能實現一種更多或者更少的分辨率轉換器，即建置有增加的、或減少的轉換級。因此之故，A/D轉換器的分辨率有時候用N-位A/D轉換器來表示，這里N代表數字輸出位的數目。A/D轉換器10在啟始級上，有一個模擬信號輸入12。該啟始級是一個取樣和保持的放大器(sample-and-hold amplifier，SHA)14。該取樣和保持的放大器SHA 14會將模擬輸入信號做取樣，而保持該取樣的電壓，Vs/h，而該被保持的電壓在SHA的輸出位置16，會做為管線模擬至數字(A/D)的轉換器10的第二級輸入信號。在SHA 14之后的級別是一個乘積數字至模擬轉換器(multiplying digital to analog converter，MDAC)18。MDAC 18之級的目的是加在管線上，以便增加輸出位的數目。
接著參照圖2，其中的每一個MDAC 18有一個模擬輸入20以及一個模擬輸出22。每一個MDAC 18功能是將施之于MDAC上模擬輸入端29的輸入信號，VI，從模擬轉換成數字信號。每一個MDAC 18同時也計算放大的殘余信號Vres為何，該殘余信號是下一級電路的輸出信號，位于模擬輸出端22。MDAC 18之級的數目系由模擬至數字(A/D)的轉換器10所需要的分辨率來決定，亦即是N值。而MDAC 18之級的數目等于N減去2。如例所示，分辨率是4位，因此有兩個MDAC18之級，分別以MDAC1(參考數字為24)和MDAC2(參考數字為26表示)。SHA輸出端16系連接至MDAC1的輸入端20，而MDAC1的輸出端22系連接至MDAC2的輸入端20。因此之故，不同于MDAC1所接收到的Vs./h，每一個MDAC 20的輸入信號VI是前一級MDAC 18的Vres，因此在這里它也可以由Vresm表示，此處m代表產生輸出信號的MDAC 18。例子中的MDAC2代表最后的MDAC 18，而該最后的MDAC18上的模擬輸出22系連接到最后級30的輸入端28之上。關于最后級30會以更詳細的方式說明，而最后級30沒有模擬輸出。
每一個MDAC 18和最終之級有兩個數字輸出端32和34，它們的作用的提供一位作為解析之用，而另一位作為錯誤修正之用，這些位通常以b1和b0的方式引用，或者對一個特定的MDAC 18而說，它們會被標示成bm1和bm0，此處m代表產生輸出信號的MDAC 18或者是最后級30。應該注意的是，MDAC1所產生的b11和b10會有某些程度上的誤差，同樣的，MDAC2所產生的b21和b20也會有某些程度上的誤差。參照圖4，圖中所示的最后級30的4-位A/D轉換器10產生b31和b30，其中b30是最低有效位(the least significant bit，LSB)，而b31是用來修正MDAC2所產生的錯誤。其修正的方法是利用其與b31和b20的相加。如圖所示，b21加到b10上可以更正MDAC1所產生的錯誤。因此通常而言，bm1是用來更正MDACm-1所產生的錯差。
仍然參照圖1和圖2，每一個MDAC 18上有一個1.5位的模擬至數字轉換器(ADC)36，這些模擬至數字轉換器的作用是從VI產生b1和b0。表1是根據MDAC 18上VI的范圍而定義出的b1和b0。應當注意的是，±Vr代表ADC 36的全域范圍。
表1

一旦b1和b0由ADC 36所產生，它們成為在輸出端32和34的輸出信號，而且也成為輸入到1.5位的數字至模擬轉換器(DAC)38的輸入信號。數字至模擬轉換器(DAC)38將b1和b0轉換成一個模擬信號，或者以VDAC來表示，而它會在計算Vres時使用到。表2是根據MDAC 18上b1和b0的數值而定樣出VDAC的數值。
表2

借著加法器40從VI減去VADC，MDAC 18產生出Vres，同時用增益為2倍的放大器42將加法器所得之總和放大。再參考圖3，其顯示MDAC 18的特性。圖3表示VI和Vres的變化圖，同時顯示b1和b0在V1范圍內的數值。
最后級30是一個二位模擬至數字轉換器(ADC)，其目的是將最后級的輸入電壓，VI，轉換成一個二位的數字數值。因此之故，類似于之前許多的MDAC 18，最后級有兩個數字輸出端32、34，分別對應到b1和b0。在最后級上第二數字輸出端34的b0，代表A/D轉換器10上數字輸出端的最低有效位。另外一種方法是將最后級30和一個在輸出端22上沒有與任何其它電路級串接的MDAC 18一起建構。表3是對二位最后級30的VI所定義b1和b0的數值。
表3

MDACs 18和最后級30上的數字輸出變成輸入至一個數字邏輯修正電路44的輸入信號。數字邏輯修正電路44會產生A/D轉換器10的數字輸出信號，DOUT。數字輸出是一序列的位，或者以DN-1到D0來表示。如圖例所示，N是4位。因此，其數字輸出是D3、D2、D1和D0，其中D3是最高有效位(the most significant bit，MSB)，而D0是最低有效位(LSB)。在MADCs 18和最后級30中1.5位ADC 36上的不正確臨限值會造成錯差，而這錯差可以被數字邏輯修正電路44修正。只要個別的臨限值的偏差從理想值起算，不超過Vr/4，那么該項錯差就可以藉由和每一級的位移數字輸出相加，而得到修正。
圖4顯示上述數字邏輯修正電路44的位移操作過程。注意S是A/D轉換器10上不包含SHA 14以及最后級30的級數，易言之，S是管線A/D轉換器10內MADCs 18的數目。
圖5是在圖1中所表示的4-位A/D轉換器10的特性圖，這里是在MADCs 18的1.5位ADC 36和最后級30的2位ADC的臨限值的偏差未超過Vr/4的條件下的結果。應當注意的是，±VR代表A/D轉換器10的全域范圍。另外也應當注意的是，一個零伏特的模擬輸入電壓系定義在中間的數字信號1000上。然而，如果最后級30的2位ADC的臨限值是+Vr·3/4、+Vr/4和-Vr/4，而非如表3中所顯示的臨限值，那么在圖5上的A/D轉換曲線就會將向右移動一個LSB，形成零伏特的模擬輸入電壓，也就是它的定義是在數字信號0111的中心位置。
參考圖2及圖13，我們將討論A/D轉換器10的時間問題。A/D轉換器10上有一個偏壓與參考電壓產生器(圖中未顯示)，和一個時序產生器(圖中未顯示)。偏壓與參考電壓產生器會產生適當的偏壓電流和電壓參考值，這些偏壓電流和電壓參考值會被A/D轉換器10中的不同串接級使用。時序產生器會產生一個二相位的非重疊時序信號，這些個別的時序信號在這里系以CLK1和CLK2的方式來引用。該兩個時序脈沖信號的波形，即CLK1和CLK2的波形系顯示在圖13的上半部。以有效值來說，CLK1有50％的工作周期，而CLK2也有50％的工作周期，但CLK2落后CLK1180°。
如圖2所示，一個SHA 14的取樣時序輸入信號SA和一個MDAC1上放大器42的保持時序輸入信號H加到CLK1上，而一個SHA 14的保持時序輸入信號H，一個MDAC1上ADC 36的閂鎖(latch)時序輸入信號L，和一個MDAC1上放大器42的取樣時序輸入信號SA加到CLK2上。如圖13所示，同樣的時序信號也用在MDAC2上，但這里的時序信號系交替發生。更精確地說，加到CLK1上的是MDAC2上ADC 36的閂鎖時序輸入信號L和MDAC2上放大器42的取樣時序輸入信號SA，而加到CLK2上的是MDAC2上放大器42的保持時序輸入信號H。如果有額外的MDAC 18串接級，即使A/D轉換器10有更高分辨率的額外串接級，那么第三級和其后的MADCs 18就會輪流以CLK1和CLK2用在取樣/閂鎖的操作上，也用在保持的操作上，因此的MDAC 18的取樣/閂鎖和之前MDAC 18的保持重疊在一起。加到CLK2上的是最后級30的一個閂鎖時序輸入信號。應當注意的，最后級30上沒有取樣和/或者保持的操作，這是因為最后級30沒有產生殘余輸出的緣故。
在圖13的下半部所顯示的，即是SHA級14、MDAC1、MDAC2和最后級30的取樣、保持和閂鎖的操作過程。時序圖內的不同陰影部份代表管線轉換過程，即一系列的兩個模擬輸入信號樣本通過做為樣本管線的所有分級時的管線轉換過程。SHA 14在時序CLK1內對模擬輸入信號V1N取樣，而在時序CLK2內進行保持的操作。MDAC1在時序CLK2內對Vs/h進行取樣。MADC1的ADC 36的運作是在CLK2的脈沖時間內，而且最好是在CLK2的下降邊緣之際將數字輸出信號進行閂鎖動作，此舉會給Vs./h足夠的時間回復到對應成N位準確度的模擬電壓值。因此之故，SHA 14的容忍度是相當于一個LSB的模擬電壓值。MDAC1會在時序CLK1內產生殘余輸出Vres1，而此殘余輸出也會在此時序內被保持。MDAC2在時序CLK1內對Vres1進行取樣，而在CLK1的結束的地方對將其數字輸出信號進行閂鎖，或者在CLK1的下降邊緣之際將數字輸出信號進行閂鎖，因此給Vres足夠的時間回復到對應成N-1位準確度的模擬電壓值。MDAC2會在時序CLK2內產生殘余輸出Vres2，而此殘余輸出也會在此時序內被保持。最后級30在CLK2的結束的地方對將其數字輸出信號進行閂鎖，或者在CLK2的下降邊緣之際將數字輸出信號進行閂鎖，因此給Vres2足夠的時間回復到對應成N-2位準確度的模擬電壓值。
對照圖14，圖中所示的是傳統的數字邏輯修正(DLC)電路44。一個N-位管線模擬至數字(A/D)轉換器的傳統的數字邏輯修正(DLC)電路44有一序列的延遲器，或者是位移寄存器，它們的功能是延遲每一個MDAC級18和最后級66的數字輸出，以致于它們的個別輸出可以相加，就如圖4所示。每一延遲是由一個數字輸入164和一個數字輸出166所引發。應當注意的，為了比較簡化而容易明了的緣故，圖14中的DLC電路44顯示了每一個數字輸出級的多個數字輸出(標示成bm1和bm0)，這些多個數字輸出然后饋入一系列的延遲器160。但是，在真實的線路中，對每一級的每一個數字輸出，單獨的系列延遲器160是必須的。每一個A/D轉換器10的數字輸出的數目在這里因此以每級的B-位來表示。A/D轉換器10的每一級有B個數字輸出，而傳統的N-位管線A/D轉換器10上的DLC電路44需要的延遲器數目可以用下面的方程式計算出。
延遲器數目＝B(1+2+…+N)＝B(N+1)*N/2每一個延遲是由一個時序輸入168和一個重置(reset)輸入(未于圖中顯示)所引發。同樣的時序信號也應用在DLC線路44內的每一個延遲器160的時序輸入168上。但是，如圖14所示，對任何一個特定的A/D轉換器10串接級而言，每一相隔的延遲器160都有一個反轉的時序輸入168。因此，在一個時序周期內，每一個A/D轉換器10串接級的數字數據輸出都會被延遲兩次。圖14所顯示的是一個10-位A/D轉換器10，因此MDAC1的數字輸出總共被延遲了9次，或者說是4.5個時序周期。在每一級的數字輸出被延遲之后，這些數字輸出會被加法器162將其相加起來，這部份已在前面述及，如圖4所示。加法器162所輸出的是模擬輸入信號的數字表式形式，即DOUT。舉例中的10-位A/D轉換器10總共需要90個延遲器160。
對于傳統的管線A/D轉換器，如果希望有更多的信息，可以參考文獻Stephen H.Lewis et al.，”A Pipelined 5-Msample/s 9-bitAnalog-to-Digital Converter，”IEEE J.Solid-State Circuits，vol.Sc-22，no.6，pages 954-961，December 1987；Stephen H.Lewis et al.”A10-b20-Msample/s Analog-to-Digital Converter，”IEEE J.Solid-State Circuits，vol.27，no.3，pages 351-358，March 1992；Thomas B.Cho et al.，”A10 b，20 Msample/s，35mW Pipeline A/D Converter，”IEEE J.Solid-StateCircuits，vol.30，no.3，pages 166-172，March 1995；KrishnaswamyNagaraj et al.，“A 250-mW，8-b，52-Msample/s Parallel-Pipelined A/DConverter with Reduced Number of Amplifiers，”IEEE J.Solid-StateCircuits，vol.32，no.3，pages 312-320，March 1997；以及Yuh-Min Lin et.al.，“A 13-b 2.5-MHZ self-Calibrated Pipelined A/D Converter in 3-μmCMOS，”IEEE J.Solid-State Circuits，vol.26，no.4，pages 628-636，April1991，上述文獻的每一篇的全部內容在此引入作為參考。

發明內容
本發明系提供一種給管線模擬至數字(A/D)轉換器使用的數字邏輯修正(DLC)電路，此處的A/D轉換器有許多的串接級，而每一級都可以產生至少一對的數字輸出位，根據這些數字輸出位，可以獲致模擬輸入信號的數字表示法。DLC電路有一個加法器，而加法器有許多的輸入和一個輸出。DLC電路也有許多的數字延遲器集合，每一個數字延遲器集合至少包含一個數字延遲器，數字延遲器中的一個輸入會接收一個對應的數字輸出位，而數字延遲器中的一個輸出可以提供對個延遲數字輸出位到其個別所屬的加法器的輸入端。DLC電路有一個時序產生器，該時序產生器的作用的提供時序信號給DLC電路，以便在一個數據有效期間，使每一個數字延遲器集合的輸出到達加法器的輸入端時達到同步的目的。每一個相隔的串接級都有一個主時序信號加到數字延遲器集合上，而次時序信號則加到其它剩余的數字延遲器集合上。主時序信號和次時序信號加入的時機之所以有效地延遲每一級的數字輸出位，是在數據有效期間，藉由每一個別的數字延遲器集合將數字輸出位導至加法器的輸入端，因此該加法器會在其輸出端產生該模擬輸入信號的數字表示式。


本發明的本身和其較佳的使用狀態，以及其更進一步的目的和優點等，將會參考以下實施例的詳細說明，并配合附圖，以便獲得最佳方式的了解。這些附圖包括圖1是一個傳統的4-位管線模擬至數字(A/D)轉換器的方塊圖。
圖2是一個傳統的乘積數字至模擬轉換器(MDAC)的方塊圖，代表傳統A/D換轉器中的某一級。
圖3是展示于圖2中的MDAC的特性圖。
圖4是用來描述傳統A/D換轉器中數字錯誤修正電路的位移操作過程。
圖5是展示于圖1中A/D換轉器的特性圖。
圖6是根據本發明之一特點的10-位管線A/D換轉器的的方塊圖。
圖7是根據展示于圖6中的A/D換轉器，其中有關于一個取樣和保持的放大器(sample-and-hold amplifier，SHA)之級和第一個乘積數字至模擬轉換器(multiplying digital to analog converter，MDAC)的方塊圖。
圖8是根據展示于圖6的A/D換轉器的SHA電路圖。
圖9是根據展示于圖6的A/D換轉器的第一個MDAC的殘余信號放大器部份的線路圖。
圖10是根據展示于圖6的A/D換轉器的第二個MDAC和最后的級的方塊圖。
圖11是應用于圖6的A/D換轉器的一個4-位管線A/D換轉器的時序圖。
圖12是一個模擬前端線路的方塊圖，而此模擬前端線路中有如圖6的A/D換轉器。
圖13是展示于圖1的A/D換轉器的傳統時序圖。
圖14是一個傳統數字邏輯修正(DLC)線路的方塊圖。
圖15是根據本發明的10-位管線A/D換轉器的一個數字邏輯修正(DLC)線路的方塊圖。
圖16是根據本發明的4-位管線A/D換轉器的一個數字邏輯修正(DLC)線路的方塊圖。
圖17是一個4-位管線A/D換轉器的時序圖，而此4-位管線A/D換轉器中有如圖16的DLC線路。
具體實施例方式
在下即將闡述的說明中，相同的組件均會給予相同的參考數字，這些數字不會因為組件在本發明的不同實施中而所有不同。為了更清楚和簡單起見，在闡述本發明時，所用的圖標內容未必都是按照一定的比例繪制，而且某些特定的功能也會以圖標的方式表達出來。
參照圖6，其中顯示的是一個根據本發明而建構的模擬至數字(A/D)轉換器60。此A/D換轉器60將一個模擬電性輸入信號(VIN)轉換成一個模擬信號(DOUT)的數字表示式。所表示的例子是一個10-位的A/D轉換器，但可以認知的是，也可實現一種更多或者更少的分辨率轉換器，即建置有增加的、或減少的轉換級。因此之故，A/D轉換器的分辨率有時后用N-位A/D轉換器來表示，這里N代表數字輸出位的數目。這里所顯示的例子A/D換轉器60有40MHZ的取樣頻率。也可使用諸如25-250MHZ等其它的取樣頻率。
類似于圖1的A/D換轉器10，A/D換轉器60有一個取樣和保持的放大器(sample-and-hold amplifier，SHA)62，一系列的模擬信號轉換器級，這些模擬信號轉換器級也標示成乘積數字至模擬轉換器(multiplying digital to analog converter，MDAC)64，即以MDAC1到MDAC8的符號標示，或者以MDACm的通式來表示，這些模擬信號轉換器級還包括一個最后級66，以及一個數字邏輯修正電路68。除此之外，A/D換轉器60上還配有一個時序產生器70，以及一個偏壓與參考電壓產生器72。偏壓與參考電壓產生器72會產生適當的偏壓電流和電壓參考值給A/D換轉器60上的不同級使用。時序產生器70會產生4個時序脈沖信號，這些時序脈沖信號在這里以第一個時序脈沖信號，或者CLKA，第二個時序脈沖信號，或者CLKB，第三個時序脈沖信號，或者CLK1，以及第四個時序脈沖信號，或者CLK2等方式表示。時序產生器70同時也會產生這些時序脈沖信號的早降形式(early-falling version)，此處以CLKA’、CLAB’、CLK1’和CLAK2’的符號表示。所有的時序線(clock line)的負載和驅動能力最好是相同，因為這樣可以幫助維持時序信號的非重疊特性。有關于A/D換轉器60的時序變化將在下面以更仔細的方式說明。MDAC1(參照數字74)和MDAC2一直到MDACm(參照數字76)相較之下，有比較不一樣的組態，而MDAC2一直到MDACm彼此之間則有一樣的組態。
參照圖7，接著介紹A/D換轉器60的一般操作程序。關于A/D換轉器60的特殊操作程序會在這之后，以更詳盡的方式說明。然而應當注意的，所表示的MDACs的數字數出和它們的說明，只是做為解釋用的例子，而分辨率高于或者低于1.5位的MDACs也會有類似的結果。MDAC1利用Vs./h產生b11和b10，但是MDAC1沒有直接利用Vs./h在殘余信號上的計算上，相反的，MDAC1直接利用VIN在殘余信號上的計算過程上。因為Vs./h在殘余信號上的計算上沒有直接的作用，因此Vs./h不需要對等于N-位準確度的模擬電壓，也就是說，SHA 62的容忍度可以大于一個LSB。從另一角度而言，Vs./h在準確度上的要求比較寬松。在這之后會有更完整的說明，如果有任何的錯誤隱藏在Vs./h內，再加上的ADC上的臨限漂移，這些加起來仍然在Vr/4之內時，那么數字修正邏輯電路68就能回復至一個合適的DOUT值。應當注意的，在對等于N-1位的模擬信號范圍內，MDAC1的殘余輸出應該要精確，但是借著使A/D換轉器60的速度加快，降底能量消耗，以及減少集成電路的面積需求，而又同時保持A/D換轉器60的整體準確度，要獲致N位準確度的SHA62所需要的因難度已經因而去除了。
再繼續參照圖7，SHA 62和MDAC1將會被更仔細地討論。SHA 62的增益最好為1。VIN輸入至SHA 62的一個模擬信號輸入端78。SHA 62對該模擬輸入信號(VIN)取樣而且在SHA的輸出端80保持其被樣的電壓，Vs./h。應該要注意的，對每一個MDAC 64，VIN、Vs./h和殘余電壓(Vres)是自我參照(referenced)或微分(deferential)的形式，因此它們可以是跨越在一對導體上的電壓，或者VIN、Vs./h和殘余電壓(Vres)也可以是單點電壓的形式，即相對于接地而在一個單獨導體上的電壓。
SHA 62有一個取樣時序輸入端82，它是為了可以從時序產生器70接收CLKA信號，SHA 62對有一個保持時序輸入端84，它是為了可以從時序產生器70接收CLKB信號。SHA 62的建置的方式可以利用如圖8上的一個切換電容，然后再利用一個完整式的微分操作放大器85。切換開關A和B是由CMOS傳輸門所構成，而CMOS傳輸門系由時序信號CLKA和CLKB個別控制。CLKA和CLKB二者形成一個二相位的非重疊時序，這部份會在下面更充分的討論。切換開關A’系由CLKA或者CLKA’的早降形式(early-falling version)所控制。完整式的微分操作放大器85有一個輸入位移電壓(Vos)，一個在每一個輸入節點上的寄生電容(CP)，以及一個DC微分增益(Ao)。應當注意的，在圖8中會有cm、+、-等符號加到某些電壓符號的下標位置上，而這些加在下標位置的符號也會出現在后面的方程式中。cm代表共同模(common mode)，而+和-則用來分別位于成對導體中個別導體上的VIN、Vs./h和殘余電壓(Vres)。應當注意的，如果SHA 62的準確度要求比較大，即其限制不如本文中所討論的那么寬松，那么SHA 62中的電容，即標示為的Cs和Cf電容，就不須要太大，因此全部的器件噪聲效應(即KT/C噪聲加上操作放大器的噪聲)和量化噪聲比較起，可以認為相當的小。例如，對一個10-位的A/D轉換器，電容器Cs和Cf可以是利用0.35μm雙多晶(double poly)技術而形成的20μm×20μm的多晶-多晶電容器，它們的電容值是0.45pf。然而在本發明中，Cs和Cf所使用的比較小的電容值。在相位B時，操作放大器會有一個穩定的輸入值(Vyn)是因為滿足下面的方程式Vyn=VINcm+(Vs/h++Vs/h-2-Vs/hcm)(CfCf+Cp)-Vos2+Vs/h+-Vs/h-2Ao]]>在相位B時，操作放大器會的一個穩定輸出值可以下面的方程式來表示Vs/h+-Vs/h-=(Cs+Cf)Cf(VIN+-VIN-)-(1+CsCf+CpCf)Vos1+(1Ao)(1+CsCf+CpCf)]]>回頭參考圖7，MDAC1有一個模擬信號輸入端86，其可以直接接收模擬輸入信號(VIN)。模擬信號輸入端86是和殘余信號放大器88的某一個輸入端連接，而且它是用來計算供MDAC1使用的殘余信號Vres1。MDAC1也會有一個取樣和保持的電壓輸入端90，此取樣和保持的電壓輸入端90系和SHA輸出端80連接，其目的是接收信號Vs/h。MDAC1有一個快閃形式的1.5-位模擬至數字轉換器(ADC)92，這一個模擬至數字轉換器(ADC)92類似于在圖2中MDAC 18所使用的ADC36。ADC 92的一個輸入端和取樣和保持的電壓輸入端90相連接，而ADC 92可以將Vs/h轉換成兩個位，即根據前述表1內所引述的b1和b0。一旦b1和b0被ADC 92產生了，它們就變成了從MDAC1到數字邏輯修正電路68的輸出，而且也成了到1.5-位數字至模擬轉換器(DAC)94的輸入。ADC 92上有一個閂鎖(latch)時序輸入端96，也就是接收由時序產生器70所產生的CLKB信號。DAC 94類似于用在圖2中MDAC 18上的DAC 38。DAC 94可以將b1和b0轉換成VDAC，至于轉換的過程系根據前述表2中的定義而來。殘余信號放大器88的第二個輸入端可以接收DAC 94的輸出VDAC，而此輸出系用在Vres1的計算上。在殘余信號放大器的上面有一個取樣時序輸入端98，也就是用來接收CLKA的信號輸入端，還有一個保持時序輸入端100，也就是用來接收CLK1的信號輸入端。
再對照圖9，殘余信號放大器88是一個差分切換電容電壓倍增器(differential switched capacitor voltage doubler)，它使用了一個完整的差分操作放大器102。操作放大器102最好是一個有增益增強串級負載的伸縮式操作放大器，增益增強串級負載的目的是提供高增益(例如80dB)和快速狀態回穩。給MDAC1使用的Vres1的準確度應該是1/2N-1，以便獲得少于一個最低有效位一半的差分非線性(differential non-linearity，DNL)，也就是DNL＜1/2LSB。應當注意的，在殘余信號放大器88內的電容器是標示成Cs和Ct，這些電容最好足夠大，所以全部的組件噪聲效應(即KT/C噪聲加上操作放大器的噪聲)和量化噪聲比較起來是相對的小。較佳的狀況是電容器Cs和Cf是0.45pf。0.45pf的電容器可以用20μm×20μm的多晶-多晶電容器的制成方式制成。切換開關A和1可以利用由時序信號CLKA和CLK1控制的CMOS傳輸門所制成。切換開關A’系由CLKA或者CLKA’的早降形式所控制。放大器102有一個輸入位移電壓(Vos)，而在每一個輸入節點上有一個輸入寄生電容(Cp)以及一個DC差分增益(Ao)。例如，對一個10-位A/D轉換器60而言的差分增益Ao至少是4000。應當要注意的，在圖9中會有cm、+、-等符號加到某些電壓符號的下標位置上，而這些加在下標位置的符號也會出現在后面的方程式中。cm代表共同模(common mode)，而+和-則用來分別位于成對導體中個別導體上的VIN、Vs./h和殘余電壓(Vres)。在相位1時，放大器102的穩態輸入值(Vyn)被下列的方程式所滿足Vyn=VINcm+X(Cf(Cs+Cf+Cp))-Vos2+Vres+-Vres-2A0]]>其中，X=[Cf(Vres++Vres-)2+Cs(VDAC++VDAC-)2-(Cf+Cs)(VIN++VIN-)2]]]>在相位1時，放大器102的穩態輸出值可以下列的方程式來表示Vres+-Vres-=(Cs+CfCf)(VIN+-VIN-)-(1+CsCf+CpCf)(Vos)+(CsCf)(VDAC+-VDAC-)1+(1A0)(1+CsCf+CpCf)]]>回頭參考圖7，MDAC1使用Vs/h的目的只是產生b11和b10，而非直接用在Vres1的計算上，然而MDAC1卻直接使用模擬輸入電壓VIN在殘余電壓Vres的計算上。因為SHA 62級從殘余信號產生的過程中移除，SHA 62不再需要相當于N-位準確度或一個LSB容忍度的模擬電壓。為獲得相當于N-位準確度而只充許一個容忍度的困難度，現在可以利用數字邏輯修正電路而得到修正，因此Vs./h在準確度上的要求變徥比較寬松了。所以SHA 62級的準確度或者容忍度可以用低于Vr/4的誤差來表示，這里表示MDAC1上ADC 92的全域數值范圍，應當注意的，MDAC1上ADC 92的全域數值范圍是和VIN的全域數值范圍成比例。因此，SHA 62的容忍度是VIN的25％，或者用別外一種方式表示，即相當于N-1位的模擬電壓的電壓輸出準確度。對相關技術已熟悉的人士，就可以立即了解，利用降低SHA 62準確度所帶來的好處。將SHA 62當中對快速狀態回穩時間的需求降低，可以使SHA 62的設計變得更簡易，也更容易實現，同時SHA 62也可以做成低能量消耗和小芯片面積的線路。
參考圖10，圖中所表示的是第二種形式的MDAC1或MDAC2(參照數字為104)，以及最后級66。在操作上，MDAC2和圖2中的MDAC18是一樣的，MDAC 18也就是在圖1中A/D轉換器的MDAC。除此之外，在MDAC或者MDAC1之后的所有的MDACs 76，只除了加在它們的輸入時序波形不同外，MDACs 76都是一樣的。施加于不同級上的時序信號將在下面更詳細的討論，因此有關于在管線中MDACs之后的MDACs 76討論就將局限在下面將要討論的MDAC2。MDAC2提供了一種有二個比較器和一個閂鎖時序輸入108的快閃形式1.5-位的ADC 106。ADC 106將前一級的MDAC 64上的殘余電壓Vres轉換成兩個之前所討論的輸出位bm1和bm0。輸出位bm1和bm0是數字錯誤修正電路的輸入信號，其目的是計算數字輸出DOUT之用。數字輸出位bm1和bm0也是MDAC2中1.5-位的DAC 110的輸入信號，而其作用是產生之前所討論的VDAC。MDAC2上有一個殘余信號放大器112，其本質上是和MDAC1的殘余信號放大器88一樣。殘余信號放大器112可以為A/D轉換器60的下一級計算殘余電壓Vresm，至于其計算的方法是利用前一串接級的殘余電壓和VDAC。殘余信號放大器112有一個取樣時序輸入114和一個保持時序輸入116。
再繼續參考圖10，在操作上，最后級66和圖1上的最后級30是一樣的。最后級66有一個快閃形式1.5-位的ADC 118，ADC118上三個比較器和一個閂鎖時序輸入120。ADC 118將其前一級MDAC 64的殘余電壓Vres轉換成兩個之前所討論的輸出位bm1和bm0。輸出位bm1和bm0是數字錯誤修正電路的輸入信號，其目的是計算數字輸出DOUT之用。
參考圖11，根據本發明的4-位A/D轉換器的一個例子將于此討論。類似于圖6中的10-位A/D轉換器，所舉例中的4-位A/D轉換器有SHA 62之級、第一之MDAC1、第二之MDAC2、和最后級66，但是沒有其余多出的六個級，即MDAC 76，或者由MDAC3編至MDAC8的級。為簡單及清楚起見，這里所討論的是一個4-位A/D轉換器的時序信號，而非具有高分辨率的A/D轉換器。同樣的時序信號也可以用在較高的N-位轉換器上，但第三級起及其后的級的取樣和保持的時序相位會在級與其次級之間交替反轉。更仔細地說，交替反轉的第三級起及其后的級系利用CLK1和CLK2做為取樣/閂鎖操作和保持操作之用，因此MDAC 64的取樣/閂鎖操正好和其前一級的MDAC 76的保持操作同步，如圖11和圖13中所表示的MDAC1和MDAC2。
圖11所表示的是四個時序信號CLKA、CLKB、CLK1和CLK2的波形。CLKA和CLKB共同形成一個二相位的非重疊的時序信號。從有效性來說，CLKA大約有25％的工作周期，而CLKB的有效性也是大約25％的工作周期，但是CLKB的相位落后CLKA的相位90°。CLK1和CLK1共同形成一個二相位的非重疊的時序信號。從有效性來說，CLK1大約有50％的工作周期，而CLK1落后CLKA 180°。從有效性來說，CLK2大約有50％的工作周期，而CLK2落后CLK2 180°。應當注意的，這里為簡單及清楚起見，圖11所表示的四個時序脈沖信號是方波的形式。如圖13中的時序信號，帶有斜坡上升和下降是較佳的時序脈沖。
SHA 62之級、第一之MDAC1、第二之MDAC2、和最后級66的取樣、保持與閂鎖等操作如圖11下半部所示，時序圖中的不同陰影代表一列系的管線轉換過程，當取樣管線經歷所有分級時，該轉換系列有四個模擬輸入取樣階段。
在CLKA期間，SHA 62對模擬輸入信號VIN取樣，而在CLKB期間進行保持操作。因此之故，在CLKB脈沖結束之前，SHA 62會產生在一個可接受的容忍度范圍的Vs/h。換言之，Vs/h會在半個工作周期以內回復到相當于N-1位準確度的模擬電壓值。
藉由Vs/h，MDAC1的ADC 92在CLKB脈沖期間產生數字輸出b11和b10。最佳的情況是，ADC 92會在CLKB下降邊緣之際，將數字輸出信號進行閂鎖動作，此舉會給Vs/h最大的回復時間。可以認知的，MDAC1的閂鎖動作系在半個工作周期內完成。
在SHA 62進行取樣動作的同時，MDAC1也會在CLKA期間對輸入信號VIN進行取樣，這樣可以使所有的串接級在適當的時間將同樣輸入信號VIN的取樣進行轉換，因此每一串接級的個別輸出位b1和b0可以在正確的時間串接至數字邏輯修正電路72，因此輸出位b1和b0可以合并在一起而產生一個數字輸出DOUT。
MDAC1在CLK1時序期間內產生殘余輸出Vres1，而此殘余輸出也會在此時序內被保持。MDAC2在時序CLK1內對Vres1進行取樣，而在CLK1的結束的地方對將其數字輸出信號進行閂鎖，或者在CLK1的下降邊緣之際將數字輸出信號進行閂鎖，因此給Vres足夠的時間回復到對應成N-1位準確度的模擬電壓值。MDAC2會在時序CLK2內產生殘余輸出Vres2，而此殘余輸出也會在此時序內被保持。最后級66在CLK2的結束的地方對將其數字輸出信號進行閂鎖，或者在CLK2的下降邊緣之際將數字輸出信號進行閂鎖，因此給Vres2足夠的時間回復到對應成N-2位準確度的模擬電壓值。最后級66不會進行信號取樣和信號保持的動作，因為最后級66不會產生一個殘余信號輸出。應當注意的，在A/D轉換器60內將輸入信號VIN的取樣進行全部轉換成數字輸出DOUT的過程和A/D轉換器10內將輸入信號VIN的取樣進行全部轉換成數字輸出DOUT的過程相比較。前者超前了半個工作周期，因此轉換器60對每一個被取樣的輸入信號VIN進行轉換而得到數字輸出DOUT的速度比轉換器10快。例如，一個根據本發明的4-位轉換器60要比傳統的轉換器10快25％，這是因為根據本發明的4-位轉換器60在1.5工作周期對輸入信號VIN的取樣進行轉換，而傳統的轉換器10在2個工作周期對輸入信號VIN的取樣進行轉換。
參照圖15，所表示的是根據本發明而設計的數字邏輯修正(DLC)電路68，數字邏輯修正(DLC)電路68可以和圖1中的傳統A/D轉換器10一起共同使用，也可以和圖6中的A/D轉換器60一起共同使用。DLC電路68會延遲或者位移A/D轉換器60中每一個串接級的數字輸出。除此之外，DLC電路68利用加法器176將位移的數字輸出合并在一起，加法器17就是在前一章節所介紹的加法器，也表示在圖4中。加法器17有一系列的輸入端和一系列的輸出端。DLC電路68的A/D轉換器60上的每一數字輸出產生級都有一群或一鍵結的延遲器170(即從MDAC1到MDACm，以及最后級66)。每一群的延遲器170均有一個數字輸入端172，該數字輸入端172系連接到每一數字輸出產生級上個別所屬的數字輸出端，而輸出端則連接到加法器上的個別所屬的輸入端。應當注意的，為了比較簡化而容易明了的緣故，圖15中的DLC電路68顯示了每一個數字輸出級的多個數字輸出(標示成bm1和bm0)，這些多個數字輸出然后饋入一系列的延遲器170。但是，在真實的線路中，對每一級的每一個數字輸出而言，其需要單獨的系列延遲器170(也就是每一個延遲器170均有一個輸入端172，以及一個輸出端174)。另一個方式則為可以延遲多于一個位的延遲器也是適用的。
每一個延遲器170同時也有一個時序輸入端178。從MDAC1開始，延遲器170的時序輸入端17會收到的CLK1時信號，而延遲器170的時序輸入端17會將MDAC1的輸出位傳輸到加法器176。在延遲器170的時序輸入端178則會收到信號CLK2，而延遲器170會傳輸MDAC2的數字輸出位。如圖15所示，這些接收時序信號、傳輸數字輸出的形式會持續反復，即CLK1和CLK2會在延遲器170的每一級之間交替出現。更精確的說，連接到任何一個特定延遲器170的時序輸入端178上的時序脈沖信號是雙相位非重疊時序信號中的反相位部份，這里雙相位非重疊時序信號用來閂鎖住由延遲器170所傳遞過來的數字信號。舉如圖11之例而言，MDAC2在CLK1下降之際將其輸出閂鎖住，因此用來將MDAC2的數字輸出帶至加法器178的系列的延遲器170，則在CLK2期間中動作。在DLC電路60的動作時間內，MDAC1在CLKB下降之際將其數字輸出閂鎖住，CLKB的下降之際的時間和CLK2的下降之際的時間是彼此一致的，因此延遲器170將來自于MDAC2的數字輸出帶至加法器176的是由CLK1記時。延遲器170最好的觸發時間點是在它們個別所屬時序輸入信號的上升之際。每一個延遲器170也有一個重置輸入端(未顯示于圖中)。每一個延遲器170上的重置輸入端和重置輸入時序產生器相連接，此一認識已于本相關技術領域中為人所熟知。更精確的說，每一個延遲器的重置時間是在每一個數據轉換過程開始的時候，就如下面即將更仔細的說明中指出，加法器176是和CLK1同步。
參考圖16和圖17，DLC電路68的動作時間將會更仔細地被討論。為了比較簡化而容易明了的緣故，圖16所表示的DLC電路68是一個4-位A/D轉換器，而圖17所表示的是其附屬的時序圖。MDAC1在CLKB下降之際將其數字輸出b11和b10閂鎖住，而CLKB的下降之際的時間和CLK2的下降之際的時間是彼此一致的。第一個延遲單元170，或者說延遲1，在CLK1的信號上升之際接收到b11和b10，同時對b11和b10取樣，然后輸出延遲版的b11和b10，或者b111和b110，這里上標數字表示位被延遲的次數。第二個延遲單元170，或者說延遲2，在CLK1的下一個信號上升之際接收到b111和b110，同時對b111和b110取樣，然后輸出b211和b210。MDAC2在CLK1下降之際將其數字輸出b21和b20閂鎖住。第一個延遲單元170，或者說延遲3，在CLK2的信號上升之際接收到b21和b20，同時對b21和b20取樣，然后輸出延遲版的b21和b20，或者b121和b120。最后級66在CLK2下降之際將其數字輸出b31和b30閂鎖住。第一個延遲單元170，或者說延遲4，在CLK1的信號上升之際接收到b31和b30，同時對b31和b30取樣，然后輸出延遲版的b31和b30，或者b131和b130。
最后產生的結果然后輸入到加法器，分別是b211和b210，b121和b120，以及b131和b130。如圖17所示，b121和b120比其它的位要早到半個時序周期。當對某個給予的輸入樣本，而其所產生的全部位都是正確時，所需的時間范圍，或者稱之為數據正確期間(data-valid-period，DVP)，也就是所有加法器的輸入都可以代表該同樣本的模擬輸入信號的時刻。所謂DVP是指位于在CLK1的信號上升之際位信號b211、b210、b131和b130到達的時間，以及在CLK2的信號上升之際位信號b121和b120到達的時間，二者的區間。加法器176的輸出，或者是D0、D1、D2和D3，利用CLK1時序的下降邊緣達到同步的目的，而CLK1時序的下降邊緣時間點是在DVP之內。對本相關技術已熟悉的人士而言，可以立即體認到，延遲器170用來對位信號取樣的時序信號可以調整成別的形式，同樣的，加法器176在DVP期間用來同步的時序信號也可以調整成別的形式，以達到同樣等效的結果。例如，CLK1和CLK2可以彼此互相對換，而且/或者上升時間邊緣和下降時間邊緣也可以彼此互相對換。
再參考圖15，其中所表示的DLC電路68系用在一個10-位的A/D轉換器，而它的每一個級有兩個數字輸出端。像這樣的10-位的A/D轉換器，其DLC電路68將需要50個延遲器70，應當注意的，為了給有任意數字輸出位數目的A/D轉換器使用，DLC電路68可以有適度的調整，這里所謂任意數字輸出位數目就是代表模擬輸入，或者以N來表示。DLC電路68也可以被用來給如圖6中的A/D轉換器60使用，給如圖1中的A/D轉換器10使用，或者給其它管線形式的A/D轉換器使用。如果使用DLC電路68的A/D轉換器有奇數個輸出位N，而每一個串接級有B數量的數字輸出位，又有M個用來產生一個數字輸出的的串接級(本發明中的A/D轉換器60中，數字輸出產生級的個數M比輸出位個數N少一)，那么延遲器170的數目可以用下列的方程式來計算。 如果數字輸出位的數目N是偶數，那么延遲器170的數目可以用下列的方程式來計算。 A/D轉換器60與傳統A/D轉換器10上的每一個數字輸出級(stage)，在雙相位非重疊時序信號CLK1和CLK2的每一個時序周期當中產生數字數據位。任何一個級的數字輸出本質上比其下一個數字輸出產生極要早發生半個時序周期。例如，如果CLK1和CLK2的周期是T，那么MDAC1的數字輸出被閂鎖住的時間是在MDAC2的數字輸出被閂鎖住的時間之前T/2，也就是半個時序周期。借著反相時序，可以將每一個數字輸出產生級的數字輸出延遲，如同該反相時序用在閂鎖其數字輸出上，如此在圖14中的傳統DLC電路44的情況，即將每一管線內的每一級的每一位數據位移半個時序周期的要求，就變得不需要了，而可以去除。因此，每一個數字輸出產生級所需要的延遲器170的數目減少了。延遲器數目的減少同時降低DLC電路68的電源需求，也降低了DLC電路68所產生的噪聲。除此之外，如果延遲器170上建置有p/n傳輸門和一個靜態反相器，而加法器是以傳統的加法器建置，即相關技術常用的加法器，那么DLC電路68上的硅面積是340μmX170μm，而在40Msamples/second，而電源供應在3.3V的條件下，其消耗能量少于3mW。每一個數字輸出產生級的輸出會被適當地以整個或半個時序周期的數目延遲，以致于所有數字輸出產生級的所有數字輸出會在數據有效期間內到達加法器，因此可以得到正確的DOUT。
本發明的A/D轉換器60適合在不同的應用中使用，例如，A/D轉換器60可以成為內存線路的一部分。除此之外，A/D轉換器60可以用分散的組件制成，或者是集成電路的一部份。如果A/D轉換器60成為集成電路的一部份，A/D轉換器60可以利用成熟的集成電路制程技術而長成，像是0.35μm CMOS。
另外一個應用例子是A/D轉換器60成為模擬前端線路130(圖12)的一部份，或者是物理層(physical layer)的一部份，也可以是一個網絡組件的一部份，像是一個10Mbps或者更大頻寬的家用網絡，即架構在傳統RJ11電話線132之上的數據網絡。參照圖12，模擬前端線路130會透過電路134而接收來自電話線132的數據信號，而在電路134的上面有像是濾波器、變壓器和脈沖突強保護器等組件，用來調節數據信號。被接收到的信號接著會被一個電子混合電路(electronic hybridcircuit)136處理，然后進行像是信號碰撞檢測的功能。其次，該接收到的信號會被受經第一個可調增益放大器(VGA)138、濾波器140、和第二個VGA142，而得到進一步的調整。調整后的接收信號變成A/D轉換器60的輸入信號，VIN。如前面已經詳細討論過，A/D轉換器60將模擬輸入信號VIN轉換成數字輸出信號DOUT。在這個應用例子中，VIN的最佳取樣頻率是25到50 Msamples/second，而DOUT的最佳位數目是10到12。接著DOUT從A/D轉換器60送到數字輸入/輸出(I/O)電路144。數字輸入/輸出(I/O)電路144的作用像是位于模擬前端線路130和其后網絡組件線路之間的一個接口，網絡組件線路可以像是建置有開放系統互連(open systems interconnection，OSI)定義寄存器(protocal stack)之數據鏈路層的電路。
從其后網絡組件線路上，而由模擬前端線路130接收到的數字數據輸出信號會被數字I/O線路144所接收。數字數據輸出信號會被一個數字至模擬(D/A)轉換器146轉換成一個傳輸模擬信號。此傳輸模擬信號接著被第三個VGA148所調整。第三個VGA148的作用是當成一個可調式增益傳輸衰減器，也就是允許彈性調整模擬前端線路130的傳輸能量。衰減的傳輸信號進一步被濾波器150所調整。經過濾波、衰減后的傳輸信號在經由電子混合電路136和電路134而被送到電話線132之前，可選擇性的通過傳輸切換開關。
盡管前述對于本發明的特定實施例進行了詳細描述，但是應當理解本發明的保護范圍并非局限于上述相應的實施例，而是包括在所附權利要求的本發明精神和特征中進行的所有變更、修改和等效替換。
權利要求
1.一個數字邏輯修正(DLC)電路(68)，該數字邏輯修正(DLC)電路(68)用在管線(pipeline)模擬至數字(A/D)的轉換器(60)，而管線(pipeline)模擬至數字(A/D)的轉換器(60)在結構上有多重的級，每一級都會產生至少一對的數字輸出位，而從這些數字輸出位，可以得到某一個模擬輸入信號的數字表示法。DLC電路(68)包含有一個加法器(176)，該加法器(176)有多重的輸入端和輸出端；許多的數字延遲單元群，每一數字延遲單元群包含至少一個數字延遲器(170)、數字延遲單元群的一個輸入端(172)用來接收相對的數字輸出位，而數字延遲單元群的一個輸出端(174)用來提供一個到其個別對應加法器輸入端的延遲數字輸出位；一個時序產生器(70)，該時序產生器(70)可以產生時序信號給DLC電路(68)，以使每一個數字延遲單元群的輸出信號在數據有效期間到達加法器輸入端變得同步；在以上的裝置中，有一個主要時序信號加在每一相隔級的數字延遲單元群上，而次要時序信號加在其余的數字延遲單元群上，主要時序信號和次要時序信號所施加的時間點是要有效地延遲每一個級上的數字輸出位，而此延遲的動作是透過個別所屬的數字延遲單元群而達成，延遲之后會使得數字輸出位在數據有效期間到達加法器的輸入端，因此加法器(176)會在其輸出端產生代表模擬輸入信號的數字表示式。
2.如權利要求1的DLC電路(68)，其中主要時序信號和次要時序信號共同形成一個雙相位的非重疊時序信號。
3.如權利要求2的DLC電路(68)，其中施加于每一個延遲單元的時序信號是雙相位的非重疊時序信號中的反相位部份，而此時序信號系用閂鎖被數字延遲單元群延遲的數字輸出位。
4.如權利要求1的DLC電路(68)，其中每一個延遲器的取樣時間是在加到該延遲器之時序信號的上升之邊緣之際。
5.如權利要求1的DLC電路(68)，其中加法器(176)是藉由主要時序信號而達到同步。
6.如權利要求1的DLC電路(68)，其中A/D轉換器(60)有一個取樣和保持作用的級(62)，該取樣和保持級(62)可以對模擬輸入信號進行取樣和保持的動作，而且輸出其被取樣和保持的信號，A/D轉換器(60)有第一級(74)，而該第一級(74)會產生第一輸出信號，同時閂鎖住該第一輸出信號，此第一輸出信號的產生系根據被取樣和保持的信號而來，第一級(74)也會根據模擬輸入信號和其數字輸出信號的模擬表示式之間的比較，而產生殘余信號，A/D轉換器(60)有第二級(66或104)，其會根據第一級(74)所產生的殘余信號而產生第二輸出信號，同時閂鎖住該第二輸出信號。
7.如權利要求6的DLC電路(68)，其中取樣和保持級(62)有模擬輸入信號±25％的容忍度。
8.如權利要求6的DLC電路(68)，其中DLC電路(68)和管線A/D轉換器(60)是一個前端線路(130)的一部份，該前端線路(130)系用在數據網絡組件中，而模擬輸入信號就是從電話線(132)接收到的數據信號。
9.如權利要求1的DLC電路(68)，其中模擬輸入信號的數字表示式的位數目是奇數，若有M個用來產生數字輸出位的級，每一級可以產生B個數字輸出位，延遲的數目總和是B(1+M/2)(M/2)。
10.如權利要求1的DLC電路(68)，其中模擬輸入信號的數字表示式的位數目是偶數，若有M個用來產生數字輸出位的級，每一級可以產生B個數字輸出位，延遲的數目總和是B((1+(M-1)/2)((M-1)/2)+(M+1)/2)。
全文摘要
一個數字邏輯修正(DLC)電路(68)，該數字邏輯修正(DLC)電路(68)可以應用在管線(pipeline)模擬至數字(A/D)的轉換器(60)，而管線(pipeline)模擬至數字(A/D)的轉換器(60)在結構上有多重的級，每一級都會產生至少一對的數字輸出，而從這些數字輸出，可以得到某一個模擬輸入信號的數字表示法。DLC電路(68)包含有一個加法器(176)，而該加法器(176)有多重的輸入端和輸出端。DLC電路(68)有許多的數字延遲單元群，而每一數字延遲單元群包含至少一個數字延遲器(170)、數字延遲單元群的一個輸入端(172)用來接收相對的數字輸出位，而數字延遲單元群的一個輸出端(174)用來提供一個到其個別對應加法器輸入端的延遲數字輸出位。DLC電路(68)有一個時序產生器(70)，而該時序產生器(70)可以產生時序信號給DLC電路(68)，以使每一個數字延遲單元群的輸出信號在數據有效期間到達加法器輸入端變得同步。在以上的裝置中，有一個主要時序信號加在每一相隔級的數字延遲單元群上，而次要時序信號加在其余的數字延遲單元群上，主要時序信號和次要時序信號所施加的時間點是要有效地延遲每一個級上的數字輸出位，而此延遲的動作是透過個別所屬的數字延遲單元群而達成，延遲之后會使得數字輸出位數據有效期間到達加法器的輸入端，因此加法器((176)會在其輸出端產生代表模擬輸入信號的數字表示式。
文檔編號H03M1/06GK1435010SQ00819042
公開日2003年8月6日 申請日期2000年8月25日 優先權日2000年2月17日
發明者江美玲 申請人:先進微裝置公司