可消除雜波信號(hào)(Spur)的直接數(shù)字頻率合成器的制作方法

專(zhuān)利名稱：可消除雜波信號(hào)(Spur)的直接數(shù)字頻率合成器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及直接數(shù)字頻率合成器。
數(shù)字頻率合成器(DDFS)包括使用邏輯電路和/或者數(shù)字計(jì)算機(jī)生成所需信號(hào)的數(shù)字表示形式，然后使用數(shù)模轉(zhuǎn)換器(DAC)把數(shù)字信號(hào)轉(zhuǎn)化成模擬信號(hào)。這樣的系統(tǒng)可以是精簡(jiǎn)的，低功耗的，在瞬時(shí)切換頻率時(shí)仍然能夠提供很好的頻率分辨率。


圖1所示是一種已知的DDFS系統(tǒng)。一個(gè)數(shù)字信號(hào)被輸入到DDS累加邏輯，該裝置的輸出將會(huì)作為一個(gè)只讀存儲(chǔ)器(ROM)的索引。從ROM中的輸出信號(hào)將會(huì)被數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)換成模擬信號(hào)。DAC輸出信號(hào)可能會(huì)被一個(gè)濾波器進(jìn)行平滑處理(圖中為顯示)，產(chǎn)生周期性的信號(hào)(如正弦波)。圖1的DDFS被美國(guó)專(zhuān)利4,746,880引述為例，本文中在此引用作為參考。
圖2、3、4所示是其他的DDFS系統(tǒng)。圖2中，圖1所示的DDFS系統(tǒng)本合并到一個(gè)傳統(tǒng)的PLL結(jié)構(gòu)中，該結(jié)構(gòu)包括一個(gè)相位/頻率檢測(cè)器(phase/frequency detector或者PFD)，一個(gè)模擬環(huán)路濾波器和一個(gè)電壓控制振蕩器(VCO)。在圖3中，圖2中的ROM和DAC被略掉了，DDS模塊輸出的最高有效位(MSB)被直接輸入到PFD。在圖4中，DDS模塊的輸出信號(hào)通過(guò)一個(gè)直接時(shí)間濾波器進(jìn)行濾波，美國(guó)專(zhuān)利號(hào)5,247,469一文中闡述，本文在此引用作為參考。
DDFS的一個(gè)挑戰(zhàn)是生成清晰的、精確調(diào)制的波形。由于有限的時(shí)間分辨率和邊界的不一致，會(huì)出現(xiàn)雜波的輸出信號(hào)(spur)。
精確調(diào)制在常規(guī)的使用PLL的模擬頻率合成器中也是一個(gè)問(wèn)題。問(wèn)題之所以出現(xiàn)是因?yàn)镻LL把信號(hào)調(diào)制視為信號(hào)漂移并且試圖取消這種調(diào)制。圖5和圖6是兩種電路方案試圖解決這個(gè)問(wèn)題。在圖5中，在環(huán)路濾波器之后是一個(gè)加號(hào)節(jié)點(diǎn)，調(diào)制信號(hào)會(huì)施加到該環(huán)路濾波器。加號(hào)節(jié)點(diǎn)的細(xì)節(jié)內(nèi)容在一個(gè)擴(kuò)展的視圖中有說(shuō)明。圖6所示是Ewart調(diào)制器，在環(huán)路濾波器的接地參考中插入一個(gè)電阻分壓器網(wǎng)絡(luò)(Resistive DividerNetwork)，同時(shí)一個(gè)調(diào)制信號(hào)將會(huì)施加到該電阻分壓器網(wǎng)絡(luò)上，如圖所示。在效果上，環(huán)路濾波器的接地參考由于調(diào)制信號(hào)的作用而發(fā)生偏移，導(dǎo)致環(huán)路濾波器的輸出信號(hào)被一定量的調(diào)制信息造成偏移。在圖7中，調(diào)制信號(hào)通過(guò)電容與環(huán)路濾波器電路節(jié)點(diǎn)相連。此前的電路方案并沒(méi)有體現(xiàn)DDS的優(yōu)勢(shì)。
因此，有必要設(shè)計(jì)一種合成器，即有DDS的優(yōu)點(diǎn)又能生成清晰的、精確調(diào)制的波形。
本發(fā)明，通常的說(shuō)，提供了一些改進(jìn)方法，用于生成清晰的、精確調(diào)制的波形，至少部分地使用了數(shù)字技術(shù)。本發(fā)明的一個(gè)特征是提供了一個(gè)“誤差生成器(difference engine)”用于生成數(shù)字信號(hào)，反映數(shù)字頻率和模擬頻率之間的頻率誤差。頻率誤差可以被數(shù)字積分生成一段數(shù)字信號(hào)顯示相位誤差。誤差生成器可以被引入到PLL結(jié)構(gòu)，其中模擬頻率是PLL的VCO的輸出信號(hào)。對(duì)PLL輸出信號(hào)進(jìn)行直接調(diào)制可能以數(shù)字的形式實(shí)現(xiàn)。通過(guò)進(jìn)一步提供一個(gè)輔助調(diào)制線路，并且同時(shí)在直接調(diào)制線路與輔助調(diào)制線路之間進(jìn)行校準(zhǔn)，調(diào)制特征可以從環(huán)路帶寬限制中分離出來(lái)。特別的，PLL的環(huán)路帶寬可以制造的很低以至可以把雜波(通常與DDS技術(shù)有關(guān))降到非常低的水平。PLL的環(huán)路濾波器能夠以數(shù)字的形式實(shí)現(xiàn)。使用數(shù)字環(huán)路濾波器通常要求使用高分辨率DAC。有很多技術(shù)可以用于降低DAC的分辨率要求。
圖1是一個(gè)已知的DDFS系統(tǒng)的模塊圖。
圖2是一個(gè)已知的使用DDS的PLL模塊圖。
圖3是另一個(gè)已知的使用DDS的PLL模塊圖。
圖4是一個(gè)使用直接時(shí)間濾波器的DDS合成器模塊圖。
圖5是一個(gè)合成器的部分電路圖，用于說(shuō)明一種已知的調(diào)制技術(shù)。
圖6是一個(gè)合成器的部分電路圖，用于說(shuō)明另一種已知的調(diào)制技術(shù)。
圖7是一個(gè)合成器的部分電路圖，用于說(shuō)明另一種已知的調(diào)制技術(shù)。
圖8是一個(gè)合成器所使用的數(shù)字“誤差生成器”的模塊圖。
圖9所示是圖8中DDS模塊的詳細(xì)圖。
圖10所示是圖8中數(shù)據(jù)取樣(Data Sample)模塊的詳細(xì)圖。
圖11是圖10中數(shù)據(jù)取樣(Data Sample)模塊的操作時(shí)序圖。
圖12所示是圖10中的數(shù)據(jù)取樣(Data Sample)模塊的時(shí)序圖，指出該模塊一種可能的亞穩(wěn)態(tài)條件。
圖13所示是一個(gè)基本的PLL結(jié)構(gòu)圖，該P(yáng)LL結(jié)構(gòu)使用了圖8中的“誤差生成器”。
圖14所示是一個(gè)PLL結(jié)構(gòu)圖，該結(jié)構(gòu)有一個(gè)數(shù)字調(diào)制輸入和一個(gè)輔助調(diào)制線路。
圖15是一個(gè)改進(jìn)后的PLL結(jié)構(gòu)圖。
圖16是一個(gè)PLL結(jié)構(gòu)圖，該結(jié)構(gòu)有一個(gè)數(shù)字環(huán)路濾波器，濾波器后面連接一個(gè)DAC。
圖17是一個(gè)PLL結(jié)構(gòu)圖，其中有一個(gè)數(shù)字FIR濾波器用于校準(zhǔn)工作。
圖18所示是一個(gè)與圖16相似的PLL圖，但是由一個(gè)與DAC相連的輔助調(diào)制線路。
圖19所示是一個(gè)PLL結(jié)構(gòu)圖，該結(jié)構(gòu)使用了較低分辨率的微分DAC。
圖20是一個(gè)模擬積分器電路圖。該模擬積分電路可以應(yīng)用于圖19中的PLL結(jié)構(gòu)。
圖21是一個(gè)帶有預(yù)置電路的PLL結(jié)構(gòu)圖。
圖22是一個(gè)進(jìn)一步改進(jìn)的PLL結(jié)構(gòu)圖。
圖23是圖22中的PLL結(jié)構(gòu)的另一種結(jié)構(gòu)圖。
圖8中是本發(fā)明的一個(gè)特征誤差生成器(Difference Engine)的模塊圖。誤差生成器的基本功能使生成數(shù)字?jǐn)?shù)據(jù)流，反映模擬頻率和數(shù)字頻率之間的頻率誤差和(可選擇的)相位誤差。一個(gè)參考時(shí)鐘和一個(gè)數(shù)字頻率作為DDS模塊的輸入。根據(jù)參考時(shí)鐘和數(shù)字頻率，DDS模塊會(huì)輸出一段數(shù)字?jǐn)?shù)據(jù)流，體現(xiàn)該數(shù)字頻率。類(lèi)似的，參考時(shí)鐘和一段模擬信號(hào)作為數(shù)據(jù)取樣模塊的輸入。數(shù)據(jù)取樣模塊輸出一段數(shù)字?jǐn)?shù)據(jù)流以表示該模擬頻率。兩條數(shù)字?jǐn)?shù)據(jù)流會(huì)按照相反極性進(jìn)行取和。結(jié)果是一條數(shù)字?jǐn)?shù)據(jù)流表示模擬頻率和數(shù)字頻率之間的頻率誤差，數(shù)字流的值分別為+1、-1、0。如果模擬頻率和數(shù)字頻率完全一致，表示頻率誤差的數(shù)字?jǐn)?shù)據(jù)流全部是0值。通過(guò)使用數(shù)字積分器可以對(duì)頻率誤差進(jìn)行數(shù)字積分，生成一段數(shù)字流表示模擬頻率和數(shù)字頻率之間的相位誤差(PhaseError)。
DDS模塊可用一個(gè)累加器來(lái)實(shí)現(xiàn)，如圖9所示。另外的，DDS模塊在順序上可以是第二位而不是第一位。數(shù)據(jù)取樣模塊可以按照如圖10中所示實(shí)現(xiàn)。在所述的實(shí)施實(shí)例中，假定時(shí)鐘信號(hào)的比例是在一個(gè)較慢的時(shí)鐘周期內(nèi)，較快時(shí)鐘的上升緣不超過(guò)一次。在其他的實(shí)施實(shí)例中，本假定可能不成立。
俘獲電路(capture circuit)包括一個(gè)輸入部分1001和一個(gè)輸出部分1003。輸入部分又包括兩個(gè)部分CH1和CH2，兩者必須相互匹配把誤差降到最小。每個(gè)部分包括一系列的(兩個(gè)或者多個(gè))D觸發(fā)器，觸發(fā)器彼此相連。在下面的敘述中，將使用相同的參考數(shù)據(jù)，用于考察各個(gè)觸發(fā)器和各自的輸出信號(hào)。
在每個(gè)部分中，第一個(gè)觸發(fā)器使用取樣時(shí)鐘信號(hào)Fx作為時(shí)鐘信號(hào)。后面接著的觸發(fā)器使用取樣時(shí)鐘信號(hào)Fs作為時(shí)鐘信號(hào)。在上方部分的觸發(fā)器Q1的D輸入與該觸發(fā)器的輸出Q相連。下方部分的第一個(gè)觸發(fā)器的D輸入與上方部分的第一個(gè)觸發(fā)器的輸出Q相連。兩個(gè)部分的其余的觸發(fā)器按照順序依次連接，比如，Q與D連接，Q與D連接。
輸入部分的功能是1)產(chǎn)生兩個(gè)信號(hào)，彼此之間是邏輯逆關(guān)系，在時(shí)鐘信號(hào)Fx的上升緣進(jìn)行轉(zhuǎn)換。2)在時(shí)鐘信號(hào)Fs的上升緣鎖住兩個(gè)信號(hào)的值。3)檢測(cè)從一個(gè)時(shí)鐘到另外一個(gè)時(shí)鐘的轉(zhuǎn)換。相鄰級(jí)的觸發(fā)器Q3和Q4可以被用來(lái)減少亞穩(wěn)態(tài)，該狀態(tài)是由于兩個(gè)時(shí)鐘信號(hào)的異步而產(chǎn)生的，事實(shí)上，在特定的設(shè)計(jì)中，這樣的觸發(fā)器可以有很多級(jí)。
輸出部分包括，在本發(fā)明的一種實(shí)施實(shí)例中，有三個(gè)兩輸入的與非門(mén)(NAND gate)。與非門(mén)N1和N2分別與一個(gè)輸入部分最后一級(jí)的觸發(fā)器的D和Q相連，兩個(gè)與非門(mén)N1和N2的輸出信號(hào)再一次輸入與非門(mén)N3進(jìn)行處理，產(chǎn)生俘獲電路最終的輸出結(jié)果。
輸出部分的功能是在上下兩個(gè)輸入部分產(chǎn)生的信號(hào)中檢測(cè)一個(gè)取樣時(shí)鐘與另一個(gè)取樣時(shí)鐘之間的輸入時(shí)鐘信號(hào)水平的變化。兩個(gè)輸入部分工作于一種交替使用的狀態(tài)(ping-pong fashion)，交替的檢測(cè)輸入時(shí)鐘信號(hào)水平的變化。
圖10中的俘獲電路如果能參考圖11中的時(shí)序圖那么能夠獲得更好的效果。在兩個(gè)頻道的第一級(jí)中，在輸入時(shí)鐘信號(hào)的上升緣的時(shí)刻產(chǎn)生相反的信號(hào)Q1和Q2。從信號(hào)Q1和Q2中取樣分別得到信號(hào)Q3和Q4，取樣是根據(jù)取樣時(shí)鐘進(jìn)行的。Q5和Q6是信號(hào)Q3和Q4信號(hào)的復(fù)制，時(shí)間上有延遲。與非門(mén)共同實(shí)現(xiàn)了邏輯函數(shù) 在圖11中的示例，示例信號(hào)都是理想的方波信號(hào)。事實(shí)上，信號(hào)有有限的上升和下降次數(shù)。信號(hào)Q1和Q2的有限上升和下降次數(shù)和電路的異步所帶來(lái)的可能的影響是亞穩(wěn)態(tài)，如圖12所示。這里，信號(hào)Q3和Q5以及信號(hào)Q4和Q6在一個(gè)周期內(nèi)的狀態(tài)是不可確定的。電路的輸出結(jié)果可能是正確或者是錯(cuò)誤的。但是，因?yàn)榻Y(jié)果是由一個(gè)“閉合的呼叫(closecall)”開(kāi)始的，所以偶然性的誤差在電路的運(yùn)行中可以被忽略不計(jì)。通過(guò)增加線路中的總增益可以減小不穩(wěn)定性的時(shí)間窗口。如果Q3和Q9的增益已經(jīng)足夠把誤差的可能性降低到一個(gè)可接受的水平，那么不需要附加的電路。如果不夠，需要有附加的電路增加增益。
如果數(shù)據(jù)取樣模塊能夠?qū)崿F(xiàn)如圖10所示，那么如果DDS模塊在第二位，那么數(shù)字流將不能完全匹配，即使模擬頻率與數(shù)字頻率完全一致。把DDS模塊放在第二位的結(jié)構(gòu)可以有利于降低噪聲。
圖8所示的誤差生成器能夠被用來(lái)實(shí)現(xiàn)一種基本的PLL，如圖13所示。相位誤差信號(hào)輸入一個(gè)電荷泵，該電荷泵有一個(gè)拉高的電流源(pull-upcurrent source)和一個(gè)降低的電流源(pull-down current source)。根據(jù)數(shù)字相位誤差數(shù)據(jù)流的值不同，會(huì)激活一個(gè)或者另外一個(gè)電流源，或者兩者都不被激活。電荷泵的輸出信號(hào)被輸入到環(huán)路濾波器。環(huán)路濾波器的輸出又被輸入到一個(gè)壓控振蕩器(Voltage-controlled Oscillator或者VCO)。最后，VCO的輸出被輸入到數(shù)據(jù)取樣模塊作為模擬頻率，完成環(huán)路。
與常規(guī)的使用相位/頻率誤差檢測(cè)器(PFD)的PLL相比，圖13中的PLL能夠?qū)崿F(xiàn)平滑的加鎖而且不會(huì)“意外開(kāi)鎖”。
在圖13的PLL中，數(shù)字頻率可以被調(diào)制從而實(shí)現(xiàn)調(diào)制。這種“直接調(diào)制”在現(xiàn)有技術(shù)條件下受到環(huán)路帶寬的限制。圖14所示是一個(gè)改進(jìn)調(diào)制特性的PLL。一個(gè)數(shù)字調(diào)制輸入被施加到誤差生成器用于直接調(diào)制。此外，數(shù)字調(diào)制輸入施加到DAC上。DAC的輸出電壓被施加到一個(gè)環(huán)路濾波器的節(jié)點(diǎn)上。圖13的PLL有特點(diǎn)如果直接調(diào)制增益與輔助調(diào)制線路中的增益匹配，PLL的輸出頻率可以被改變而不會(huì)改變閉環(huán)調(diào)制電壓Vmci。這個(gè)特性同時(shí)也意味著這種調(diào)制不再受到環(huán)路帶寬的限制。環(huán)路的帶寬可以被設(shè)置到一個(gè)非常低的水平，例如，允許DDS的雜波在經(jīng)過(guò)濾波之后被降低到任意低的水平。
根據(jù)圖15，允許直接調(diào)制增益在輔助調(diào)制線路中得到匹配，并提供了一個(gè)倍增器。該倍增器在數(shù)字調(diào)制輸入信號(hào)到達(dá)DAC之前對(duì)該信號(hào)施加了一個(gè)比例因子。這個(gè)方法可以用于確定適當(dāng)?shù)谋壤蜃印?br> 根據(jù)圖15，為了獲得較低的環(huán)路帶寬(比如，可以用于降低雜波)，需要在環(huán)路濾波器中使用大容量的電容器。大容量電容器既笨重又昂貴。而且，大容量電容器的VI特性會(huì)帶來(lái)一些不希望出現(xiàn)的非線性，這些非線性是由于介質(zhì)吸收而引起的?？梢允褂靡粋€(gè)數(shù)字環(huán)路濾波器然后連接一個(gè)DAC來(lái)獲得低環(huán)路帶寬，如圖16所示，其中省略了分離的調(diào)制線路。
根據(jù)圖17，前文所述比例因子可以通過(guò)測(cè)量最大頻率階躍(maximumfrequency step)來(lái)確定，該測(cè)量需要使用一個(gè)數(shù)字濾波器。為了做到這一點(diǎn)，最小數(shù)字頻率首先施加到誤差生成器上。然后施加最大數(shù)字頻率，誤差生成器產(chǎn)生的頻率誤差信號(hào)通過(guò)一個(gè)有限脈沖響應(yīng)濾波器(FIR)進(jìn)行濾波。這個(gè)FIR濾波器測(cè)量最大頻率階躍。用希望得到的最大頻率階躍分割待測(cè)的最大頻率階躍可以確定適當(dāng)?shù)谋壤蜃印?duì)比例因子的計(jì)算最好可以迭代多次。對(duì)于每次連續(xù)的迭代計(jì)算，所得到的比例因子值會(huì)更加接近完全匹配的比例因子。校準(zhǔn)工作可以在開(kāi)機(jī)的時(shí)刻進(jìn)行，也可以在以后的間隔時(shí)間進(jìn)行，或者按照要求進(jìn)行。
根據(jù)圖18，在數(shù)字濾波器后接一個(gè)DAC得情況下，使用一個(gè)求和DAC可以實(shí)現(xiàn)輔助調(diào)制線路。一個(gè)模擬調(diào)制信號(hào)與數(shù)字環(huán)路濾波器一起直接輸入DAC。在圖18所示的實(shí)施實(shí)例中避免了使用大容量電容器。但是，根據(jù)應(yīng)用的要求，圖18所示的實(shí)施實(shí)例可能要求一個(gè)高分辨率的DAC。在VCO敏感度在40MHz/V的情況下，如果要求精確，就需要一個(gè)20位的DAC。獲得這樣的分辨率既很困難又很昂貴。有很多不同的技術(shù)可以用來(lái)降低對(duì)DAC的分辨率要求。圖19和圖21就是兩種這樣的技術(shù)。
根據(jù)圖19，使用一個(gè)微分DAC后面連接一個(gè)模擬積分器就可以避免使用高分辨率DAC。與圖18中的20位DAC相比，在圖19的實(shí)施實(shí)例中，DAC可以是一個(gè)12位的Sigma-Delta DAC。模擬積分器可以使用一個(gè)電荷泵連接一個(gè)積分電容器，如圖20所示。
根據(jù)圖21所示，一個(gè)電荷泵與一個(gè)可調(diào)電容和一個(gè)預(yù)置輸入相連。從調(diào)制DAC輸出的電壓通過(guò)一個(gè)電阻分壓器與可調(diào)電容器的底端一極相連。如果調(diào)制DAC輸出的電壓由于電阻分壓器的作用而嚴(yán)重衰減，那么DAC將獲得較低的分辨率，比如14位。在圖21中，與圖19中相似，上方的(主環(huán)路)DAC是一個(gè)微分DAC，產(chǎn)生所需電壓的微分結(jié)果，該微分結(jié)果經(jīng)過(guò)電荷泵和電容器的共同作用進(jìn)行積分生成電壓，然后該電壓施加到VCO上。圖21所示的電路特別適合一些蜂窩式應(yīng)用，比如，發(fā)送器會(huì)跳到一個(gè)特定的頻帶以發(fā)送一個(gè)短脈沖。為了做到這一點(diǎn)，一個(gè)預(yù)置信號(hào)施加到預(yù)置電路上使PLL跳到一個(gè)需要的頻帶。然后取消預(yù)置信號(hào)，之后一個(gè)脈沖被發(fā)送出去。相同順序的時(shí)間可能會(huì)在其后重復(fù)多次，圖21所示的電路假定了一種時(shí)分多路復(fù)用的工作模式，因?yàn)殡娙萜髀╇姇?huì)導(dǎo)致較長(zhǎng)時(shí)間的頻率漂移。
使用改進(jìn)的電路可以獲得較好的噪聲特性和較低的驅(qū)動(dòng)要求，如圖22所示。圖22所示的電路使用了與圖7相似的調(diào)制注入機(jī)制(modulationinjection scheme)。根據(jù)圖22，誤差生成器接收VCO產(chǎn)生的模擬頻率和一個(gè)調(diào)制的數(shù)字頻率比特流。誤差生成器的輸出信號(hào)將使用一個(gè)數(shù)字濾波器進(jìn)行濾波。該濾波器后面連接一個(gè)DAC。在本發(fā)明的一個(gè)實(shí)施實(shí)例中，DAC是一個(gè)Sigma-Delta DAC，輸出波形的周期根據(jù)外加的電壓進(jìn)行調(diào)制。DAC的輸出信號(hào)通過(guò)一個(gè)電阻施加到一個(gè)積分電容器C2上(沒(méi)有使用電荷泵電流源)。在積分電容器中存儲(chǔ)的電壓被施加到VCO。
根據(jù)前面所述的原理，一個(gè)分離的調(diào)制線路被用來(lái)向電路注入調(diào)制電壓。一個(gè)數(shù)字調(diào)制信號(hào)被施加到一個(gè)調(diào)制DAC(也是Sigma-Delta的)。調(diào)制DAC的輸出信號(hào)通過(guò)一個(gè)電阻施加到一個(gè)電容器C1，該電容器與積分電容器C2構(gòu)成一個(gè)電容分亞器網(wǎng)絡(luò)，在圖7的方式之后。在調(diào)制線路中的一系列RC組合對(duì)調(diào)制DAC的輸出信號(hào)有著良好的濾波效果。
需要指出，調(diào)制在電路中兩個(gè)不同地方注入，通過(guò)主環(huán)路和通過(guò)分離的調(diào)制線路。當(dāng)調(diào)制被改變的時(shí)候，兩個(gè)地點(diǎn)將同時(shí)改變。為了確保正常工作，有必要從分離的調(diào)制線路向主環(huán)路注入部分調(diào)制信號(hào)。為了完成該工作，分離調(diào)制線路的調(diào)制輸入信號(hào)按照比例因子進(jìn)行放縮，并輸入主環(huán)路的求和DAC，在本發(fā)明的實(shí)施實(shí)例中，K＝C1/(C1+C2)。
根據(jù)圖23，在另一實(shí)施實(shí)例中，這種注入信號(hào)操作可以用模擬方式實(shí)現(xiàn)在調(diào)制線路的DAC的輸出和積分電容器的頂極之間使用一個(gè)電阻R2。在本發(fā)明的一個(gè)實(shí)施實(shí)例中，R1/R2＝C1/C2。
權(quán)利要求
1.可用于合成一段模擬信號(hào)的方法，包括使用數(shù)字邏輯生成第一條數(shù)字比特流，作為對(duì)一個(gè)數(shù)字頻率的相應(yīng)；對(duì)一段模擬頻率信號(hào)取樣生成第二條數(shù)字比特流；并且把第一條和第二條數(shù)字比特流進(jìn)行合成，生成一段數(shù)字信號(hào)，在數(shù)字頻率和模擬頻率之間至少反映出頻率誤差和相位誤差的一種。
2.權(quán)利要求1中的方法，包括使用所述的數(shù)字信號(hào)驅(qū)動(dòng)一個(gè)鎖相環(huán)路(phase lock loop)的正向環(huán)路(forward loop)，該鎖向環(huán)路包括一個(gè)可控振蕩器，其中可控振蕩器生成所述的模擬頻率信號(hào)。
3.權(quán)利要求2中的方法，包括一個(gè)輔助調(diào)制線路，該調(diào)制線路與正相環(huán)路中的一個(gè)電路節(jié)點(diǎn)相連。
4.權(quán)利要求3中的方法，其中輔助調(diào)制線路包括一個(gè)比例操作(scaling operation)，該操作包括實(shí)現(xiàn)校準(zhǔn)工作以確定比例因子，并且在比例操作中使用比例因子。
5.權(quán)利要求4中的方法，其中比例因子是確定的，而且鎖相環(huán)路的直接調(diào)制增益和輔助調(diào)制線路的增益相等。
6.權(quán)利要求3中的方法，其中鎖相環(huán)路包括一個(gè)模擬環(huán)路濾波器，其中包括輔助調(diào)制線路，該調(diào)制線路與模擬環(huán)路濾波器中的節(jié)點(diǎn)連接。
7.權(quán)利要求3中的方法，其中鎖相環(huán)路包括一個(gè)數(shù)字環(huán)路濾波器，其中包括輔助調(diào)制線路，該調(diào)制線路與數(shù)字環(huán)路濾波器之后的節(jié)點(diǎn)相連。
8.權(quán)利要求7中的方法，其中鎖相環(huán)路包括一個(gè)數(shù)字模擬轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器與數(shù)字環(huán)路濾波器的輸出相連。包括輔助調(diào)制線路，該調(diào)制線路與數(shù)模轉(zhuǎn)換器的輸入相連。
9.權(quán)利要求8中的方法，其中鎖相環(huán)路包括一個(gè)預(yù)置信號(hào)和一個(gè)可調(diào)電容器，并且包括把數(shù)字模擬轉(zhuǎn)換器的輸出信號(hào)連接到可調(diào)電容器的一極。
10.權(quán)利要求9中的方法，包括在數(shù)模轉(zhuǎn)換器的輸出信號(hào)到達(dá)可調(diào)電容器之前，對(duì)該輸出信號(hào)進(jìn)行衰減。
11.權(quán)利要求8中的方法，其中數(shù)模轉(zhuǎn)換器是一個(gè)微分?jǐn)?shù)模轉(zhuǎn)換器，產(chǎn)生的輸出信號(hào)與輸入信號(hào)的變化率成比例，此外包括對(duì)輸出信號(hào)進(jìn)行模擬積分。
12.一個(gè)頻率合成器電路包括數(shù)字邏輯，用于生成第一條數(shù)字比特流，作為相應(yīng)數(shù)字頻率；對(duì)模擬頻率信號(hào)取樣的裝置，用于生成第二條數(shù)字比特流；對(duì)第一條和第二條比特流進(jìn)行合成的裝置，用于產(chǎn)生信號(hào)，該信號(hào)至少反映了數(shù)字頻率和模擬頻率之間頻率誤差和相位誤差的一個(gè)。
13.權(quán)利要求12的裝置，一個(gè)有可控振蕩器的鎖相環(huán)路，其中數(shù)字信號(hào)被用于驅(qū)動(dòng)鎖相環(huán)路的正向環(huán)路，可控振蕩器生成所述的模擬頻率信號(hào)。
14.權(quán)利要求13的裝置，包括一個(gè)輔助調(diào)制線路，與正向環(huán)路中的電路節(jié)點(diǎn)相連。
15.權(quán)利要求14的裝置，其中輔助調(diào)制線路包括一個(gè)頻率倍增器(scaler)，用于在鎖相環(huán)路的直接調(diào)制增益和輔助調(diào)制線路增益進(jìn)行匹配。
16.權(quán)利要求14的裝置，其中鎖相環(huán)路包括一個(gè)模擬環(huán)路濾波器，并且輔助調(diào)制線路與模擬環(huán)路濾波器的節(jié)點(diǎn)相連。
17.權(quán)利要求14的裝置，其中鎖相環(huán)路包括一個(gè)數(shù)字環(huán)路濾波器，并且輔助調(diào)制線路與數(shù)字環(huán)路濾波器之后的節(jié)點(diǎn)相連。
18.權(quán)利要求17的裝置，其中鎖相環(huán)路包括一個(gè)數(shù)模轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器與數(shù)字環(huán)路濾波器的輸出信號(hào)相連，并且同時(shí)輔助調(diào)制線路與數(shù)模轉(zhuǎn)換器的一個(gè)輸入相連。
19.權(quán)利要求18的裝置，其中鎖相環(huán)路包括一個(gè)預(yù)置信號(hào)和一個(gè)可調(diào)電容，并且數(shù)模轉(zhuǎn)換器的一個(gè)輸出信號(hào)與可調(diào)電容器的一極相連。
20.權(quán)利要求19中的裝置，其中數(shù)模轉(zhuǎn)換器的輸出通過(guò)一個(gè)電阻分壓器與可調(diào)電容器相連。
21.權(quán)利要求19中的裝置，其中預(yù)置電路包括一個(gè)可調(diào)電容器，并且數(shù)模轉(zhuǎn)換器的輸出信號(hào)與可調(diào)電容器的一極相連。
22.權(quán)利要求18中的裝置，其中數(shù)模轉(zhuǎn)換器是一個(gè)微分?jǐn)?shù)模轉(zhuǎn)換器，此外包括一個(gè)模擬積分器對(duì)數(shù)模轉(zhuǎn)換器的輸出信號(hào)進(jìn)行模擬積分。
23.一個(gè)鎖相環(huán)路(phase lock loop)，包括一個(gè)裝置，該裝置根據(jù)一段具有一種頻率特性的模擬波形和一段體現(xiàn)所需波形的輸入的比特流能夠生成一段輸出比特流，以體現(xiàn)模擬波形和所需波形之間的誤差量；一個(gè)濾波器和一個(gè)數(shù)模轉(zhuǎn)換器相互合作生成濾波后的模擬誤差信號(hào)；一個(gè)可控振蕩器用于生成模擬波形；第一個(gè)電容器，該電容器將濾波后的模擬誤差信號(hào)與一個(gè)可控振蕩器的輸入接線端相連。
24.權(quán)利要求23中的裝置，其中濾波器是一個(gè)數(shù)字濾波器。
25.權(quán)利要求23中的裝置，其中第一個(gè)電容器是一個(gè)旁路電容器，電容器的一極與電路的參考電位相連。
26.權(quán)利要求23中的裝置，包括一個(gè)分離調(diào)制線路，用于向鎖相環(huán)路的主環(huán)路注入調(diào)制信號(hào)，分離調(diào)制線路內(nèi)產(chǎn)生的調(diào)制信號(hào)至少通過(guò)前述的第一個(gè)電容器與可控振蕩器的輸入接線端相連。
27.權(quán)利要求26中的裝置，包括第二個(gè)電容器，并且與前述的第一個(gè)電容器一起構(gòu)成電容分壓器，其中調(diào)制信號(hào)通過(guò)電容分壓器施加到可控振蕩器的輸入接線端上。
28.權(quán)利要求27中的裝置，其中第二個(gè)電容器是串聯(lián)電容。
29.權(quán)利要求28中的裝置，包括一個(gè)電阻，并且該電阻與第二個(gè)電容器串聯(lián)起來(lái)。
30.權(quán)利要求29中的裝置，其中濾波后的模擬誤差信號(hào)通過(guò)一個(gè)電阻施加到第一個(gè)電容器。
31.權(quán)利要求26中的裝置，包括一個(gè)旁路線路，該旁路線路位于分離的調(diào)制線路和鎖相環(huán)路的主環(huán)路之間，并且旁路第二個(gè)電容器。
32.權(quán)利要求31中的裝置，其中旁路線路包括一個(gè)數(shù)字倍增器。
33.權(quán)利要求31中的裝置，其中旁路線路包括一個(gè)電阻。
全文摘要
本發(fā)明,通常的說(shuō),提供了一些改進(jìn)的方法,用于生成清晰的、精確調(diào)制的波形,在其中至少部分地使用了數(shù)字技術(shù)。本發(fā)明的一個(gè)特征,是提供了“誤差生成器”,用于生成數(shù)字信號(hào),該信號(hào)體現(xiàn)了數(shù)字頻率和模擬頻率之間的頻率誤差。頻率誤差能夠被用于數(shù)字積分,生成一段數(shù)字信號(hào)體現(xiàn)相位誤差?！罢`差生成器”可以被引入PLL,其中模擬頻率來(lái)自于PLL中的VCO的輸出信號(hào)。對(duì)PLL輸出信號(hào)進(jìn)行直接調(diào)制可以以數(shù)字的形式進(jìn)行。通過(guò)進(jìn)一步提供輔助調(diào)制線路,并且在直接調(diào)制線路和輔助調(diào)制線路之間進(jìn)行校準(zhǔn),調(diào)制特性能夠從環(huán)路帶寬限制中被分離出來(lái)。特別的,PLL的環(huán)路帶寬可以被作得很低,以至于可以把雜波(spur)降低到任意低的水平(與DDS技術(shù)有關(guān))。PLL的環(huán)路濾波器可以以數(shù)字的形式實(shí)現(xiàn)。使用數(shù)字環(huán)路濾波器通常需要使用高分辨率DAC。文中闡述了很多技術(shù)可以用來(lái)降低對(duì)DAC的分辨率要求。
文檔編號(hào)H03L7/089GK1347588SQ00806326
公開(kāi)日2002年5月1日 申請(qǐng)日期2000年3月16日 優(yōu)先權(quán)日1999年3月17日
發(fā)明者布賴恩·桑德, 溫德?tīng)枴ど５?申請(qǐng)人:特羅皮亞恩公司