專利名稱：過采樣處理電路及數－模轉換器的制作方法
技術領域：
本發明涉及在以離散形式輸入的數據之間進行內插處理的過采樣處理電路及采用該電路的數—模轉換器。另外，在本說明書中，假定將函數值在局部區域上具有不等于0的有限值、在其以外的區域上等于0的情況稱為「有限域」而進行說明。
背景技術：
在最近的數字音頻裝置、例如CD(壓縮光盤)播放機等中，為了從離散的音樂數據(數字數據)得到連續的模擬聲音信號，采用著應用了過采樣技術的D/A(數—模)轉換器。這種D/A轉換器，為在所輸入的數字數據之間進行內插而以虛擬的方式提高采樣頻率，一般采用數字濾波器，并用采樣保持電路保持各內插值而生成階梯狀的信號波形，然后使其通過低通濾波器從而輸出平滑的模擬聲音信號。
其中，作為在離散的數字數據之間進行內插的方法，已知有在WO99/38090中公開的數據內插方式。在這種數據內插方式中，采用一種在全域上只能進行1次微分但可以只考慮在內插位置前后的各2個、合計4個采樣點的采樣函數。這種采樣函數，與假定采樣頻率為f時以sin(πft)/(πft)定義的sinc函數不同，具有有限域的值，所以，即使采用4個這么少的數字數據進行內插運算，也仍具有不產生舍位誤差的優點。
一般來說，過采樣，通過采用按FIR(finite impulse response有限沖擊響應)濾波器的抽頭系數設定上述采樣函數的波形數據的數字濾波器進行。
當采用由上述數字濾波器進行離散數字數據間的內插運算的過采樣技術時，可以使用衰減特性平緩的低通濾波器，所以，可以使低通濾波器的相位特性趨近于線性相位特性，同時能夠減低反復采樣噪聲。過采樣的頻率越高，這種效果越顯著，但如提高采樣頻率，則將相應地使數字濾波器的抽頭增多，所以，存在著使電路規模增大的問題。此外，還要提高構成數字濾波器的延遲電路及乘法器的處理速度，所以必需使用適于高速化的高價部件，因而存在著導致部件成本提高的問題。特別是，當采用數字濾波器進行過采樣時，應將采樣函數的具體值用作抽頭系數，所以使乘法器的結構變得復雜，因而進一步導致部件成本的提高。
另外，一般可以通過將低通濾波器連接在過采樣處理電路的后級而構成數—模轉換器，但在用該電路構成的數—模轉換器中也就同樣存在著上述現有的過采樣處理電路中存在的各種問題。
發明的公開本發明，是為解決上述課題而開發的，其目的是提供一種可以減小電路規模并能減低部件成本的過采樣處理電路及數—模轉換器。
本發明的過采樣處理電路，由多個數據保持裝置分別保持按規定間隔輸入的多個數字數據，并由多個乘法裝置在數據保持時間周期的前一半和后一半用不同的乘數對分別保持的數字數據進行乘法處理。然后，由加法裝置對各乘法運算結果進行累加，并對所得到的數字數據進行多次數字積分，從而輸出其值沿平滑曲線按階梯狀變化的數字數據。按照這種方式，通過將與依次輸入的多個數字數據分別對應的各乘法運算結果相加、然后對該相加結果進行數字積分，可以得到其值平滑變化的輸出數據，所以，當提高過采樣的頻率時，只需加快數字積分的運算速度即可，因而可以簡化結構并降低部件成本，而不會像現有方法那樣使結構變得復雜。
另外，在上述多個乘法裝置的乘法處理中使用的各乘數，對由分段多項式構成的規定采樣函數而言，最好與通過對該各分段多項式進行多次微分而得到的階梯函數的各值相對應。即，由于反過來可以通過對這種階梯函數進行多次積分而得到與規定采樣函數對應的波形，所以通過將階梯函數合成可以等效地實現采樣函數的卷積運算。因此，可以簡化處理內容，并能減少過采樣處理所需的處理量。
另外，上述階梯函數，最好設定為使正區域和負區域的面積相等。由此，可以防止積分處理裝置的積分結果的發散。
另外，上述采樣函數，最好在全域上只能進行1次微分并具有有限域的值。考慮到如在全域上只能進行1次微分則可以充分地近似于自然現象，而且可以設定很少的微分次數，因此可以減少由積分處理裝置進行數字積分的次數，所以能使結構得到簡化。
另外，上述階梯函數，最好是，在與按等間隔配置的5個數字數據對應的規定范圍內，由按-1、+3、+5、-7、-7、+5、+3、-1進行了加權的寬度相等的8個分段區域構成，并將這8個加權系數的各2個設定為多個乘法裝置的每一個的乘數。由于可以將簡單的加權系數用作各乘法裝置的乘數，所以能夠簡化乘法處理。
特別是，由多個乘法裝置分別進行的乘法處理，最好是按照將數字數據本身與通過移位進行的乘2的乘方值的運算結果相加的方式實現。由于將乘法運算置換為移位處理和加法處理，因此可以通過簡化處理內容而使結構得到簡化并使處理高速化。
另外，進行數字積分的次數最好是2次，并從積分處理裝置輸出其值按二次函數變化的數據。為了在多個離散數據之間平滑地進行內插，必須使其值至少按二次函數變化，但這可以通過將數字積分的次數僅設定為2次實現，所以能夠簡化積分處理裝置的結構。
另外，由積分處理裝置進行的數字積分，最好是對輸入數據進行累積的運算處理，并將該運算處理在將數字數據輸入數據保持裝置的1個周期內反復進行n次。按這種方式進行的累積數據的動作，可以僅通過將輸入數據與保持數據相加實現，所以能夠簡化積分處理裝置的結構，而且很容易提高該運算處理的反復進行速度，因此，可以將過采樣的倍數n的值設定得很大，而幾乎不會由此導致結構的復雜和部件成本的提高。
另外，可以僅通過在上述過采樣處理電路的后級設置電壓發生裝置及平滑裝置而構成數—模轉換器。因此，本發明的數—模轉換器，可以簡化結構并降低部件成本。此外，上述過采樣處理電路，可以很容易地設定很高的過采樣頻率，而幾乎不會由此導致結構的復雜和部件成本的提高，所以能夠減低采用了這種采樣電路的數—模轉換器的輸出波形的畸變。
圖2是表示采樣值與其間的內插值的關系的圖。
圖3是表示對
圖1所示采樣函數進行了1次微分后的波形的圖。
圖4是表示將圖3所示的折線函數進一步微分后的波形的圖。
圖5是表示本實施形態的過采樣處理電路的結構的圖。
圖6是表示圖5所示的過采樣處理電路所包含的積分電路的詳細結構的圖。
圖7是表示本實施形態的過采樣處理電路的動作時序的圖。
圖8是詳細地表示從積分電路輸出的數據的圖。
圖9是表示乘法器的詳細結構的圖。
圖10是表示乘法器的詳細結構的圖。
圖11是表示乘法器的詳細結構的圖。
圖12是表示乘法器的詳細結構的圖。
圖13是表示乘法器的詳細結構的圖。
圖14是表示乘法器的詳細結構的圖。
圖15是表示乘法器的詳細結構的圖。
圖16是表示乘法器的詳細結構的圖。
圖17是表示采用了圖5所示的過采樣處理電路的D/A轉換器的結構的圖。
用于實施發明的最佳形態以下，邊參照附圖邊詳細說明應用了本發明的一實施形態的過采樣處理電路。圖1是在本實施形態的過采樣處理電路的內插運算中使用的采樣函數的說明圖。該采樣函數H(t)，是在WO99/38090中公開的，由下式表示。
(-t2-4t-4)/4； -2≤t＜-3/2(3t2+8t+5)/4； -3/2≤t＜-1(5t2+12t+7)/4 ； -1≤t＜-1/2(-7t2+4)/4 ； -1/2≤t＜0(-7t2+4)/4 ； 0≤t＜1/2(5t2-12t+7)/4 ； 1/2≤t＜1(3t2-8t+5)/4； 1≤t＜3/2(-t2+4t-4)/4； 3/2≤t≤2…(1)式中，t＝0、±1、±2，表示采樣位置。圖1所示的采樣函數H(t)，是在全域上只能進行1次微分并在采樣位置t＝±2處收斂于0的有限域函數，通過用該采樣函數H(t)根據各采樣值進行疊加，可以用只能進行1次微分的函數在采樣值之間進行內插。
圖2是表示采樣值與其間的內插值的關系的圖。如圖2所示，設4個采樣位置為t1、t2、t3、t4，并假定其各自的間隔為1。與采樣位置t2和t3之間的內插位置t0對應的內插值y為y＝Y(t1)·H(1+a)+Y(t2)·H(a)+Y(t3)·H(1-a)+Y(t4)·H(2-a) …(2)式中，Y(t)表示采樣位置t的各采樣值。此外，1+a、a、1-a、2-a，分別為內插位置t0與各采樣位置t1～t4之間的距離。
另外，如上所述，從原理上說，可以通過計算與各采樣值對應的采樣函數H(t)的值并進行卷積運算而求得各采樣值之間的內插值，但圖1所示的采樣函數是在全域上只能進行1次微分的二次分段多項式，因而可以利用這一特征而按照其他的等效處理方法求取內插值。
圖3是表示對圖1所示采樣函數進行了1次微分后的波形的圖。圖1所示的采樣函數H(t)，是可以在全域上進行1次微分的二次分段多項式，所以，通過對其進行1次微分，可以得到如圖3所示的由連續折線狀的波形構成的折線函數。
另外，圖4是表示將圖3所示的折線函數進一步微分后的波形的圖。但是，由于在折線波形中含有多個折點，因而不能在全域上進行微分，所以假定對相鄰的2個折點之間的直線部分進行微分。通過對圖3所示的折線波形進行微分，可以得到如圖4所示的由階梯狀波形構成的階梯函數。
按照這種方式，上述采樣函數H(t)，在全域上進行1次微分后得到折線函數，通過對該折線函數的各直線部分進一步微分，得到階梯函數。因此，反過來在產生圖4所示的階梯函數后對其進行2次積分，即可得到圖1所示的采樣函數H(t)。
另外，圖4所示的階梯函數的特征在于，其正區域和負區域具有相等的面積，因而其總面積值為0。換句話說，通過對具有這種特征的階梯函數進行多次積分，可以得到如圖1所示的保證全域的微分可能性的有限域采樣函數。
可是，在式(2)所示的基于卷積運算的內插值計算中，將各采樣值與采樣函數H(t)的值相乘，但當通過對圖4所示的階梯函數進行2次積分而求取采樣函數H(t)時，除了將各采樣值與通過該積分處理得到的采樣函數的值相乘以外，還可以采用一種等效的方式，即當產生積分處理前的階梯函數時，產生對各采樣值進行乘法運算后的階梯函數，并對用該階梯函數進行卷積運算后的結果進行2次積分處理，從而求得內插值。本實施形態的過采樣處理電路，按這種方式求取內插值，以下，對其進行詳細說明。
圖5是表示本實施形態的過采樣處理電路的結構的圖。該圖所示的過采樣處理電路，在結構上包含4個D型觸發器(D-FF)10-1、10-2、10-3、10-4、4個乘法器12-1、12-2、12-3、12-4、3個加法器14-1、14-2、14-3、2個積分電路16-1、16-2。
級聯連接的4級D型觸發器10-1～10-4，進行與時鐘信號CLK同步的數據保持動作，在第1級的D型觸發器10-1內，依次取入所輸入的數字數據并保持其值。例如，當考慮將數據D1、D2、D3、D4、…依次輸入第1級的D型觸發器10-1時，在將第4個輸入數據D4保持在第1級的D型觸發器10-1內的時刻，分別將第3個、第2個、第1個輸入數據D3、D2、D1保持在第2級、第3級、第4級的D型觸發器10-2、10-3、10-4的每一個內。
另外，4個乘法器12-1～12-4，各自具有2種乘數，并在時鐘信號CLK的各周期的前一半和后一半進行不同的乘法處理。例如，乘法器12-1，在時鐘信號CLK的各周期的前半部分進行乘數「-1」的乘法處理，在后半部分進行乘數「+3」的乘法處理。乘法器12-2，在時鐘信號CLK的各周期的前半部分進行乘數「+5」的乘法處理，在后半部分進行乘數「-7」的乘法處理。乘法器12-3，在時鐘信號CLK的各周期的前半部分進行乘數「-7」的乘法處理，在后半部分進行乘數「+5」的乘法處理。乘法器12-4，在時鐘信號CLK的各周期的前半部分進行乘數「+3」的乘法處理，在后半部分進行乘數「-1」的乘法處理。
另外，圖4所示的階梯函數的各值，可以通過對上述式(1)的各分段多項式進行2次微分而求得，其具體值如下。
-1； -2≤t＜-3/2+3； -3/2≤t＜-1+5； -1≤t＜-1/2-7； -1/2≤t＜0-7； 0≤t＜1/2+5； 1/2≤t＜1
+3； 1≤t＜3/2-1； 3/2≤t≤2當注意到采樣位置t從-2到-1的區間時，階梯函數的值，前半部分為「-1」，后半部分為「+3」，這2個值對應于乘法器12-1的乘數。同樣，當注意到采樣位置t從-1到0的區間時，階梯函數的值，前半部分為「+5」，后半部分為「-7」，這2個值對應于乘法器12-2的乘數。當注意到采樣位置t從0到+1的區間時，階梯函數的值，前半部分為「-7」，后半部分為「+5」，這2個值對應于乘法器12-3的乘數。當注意到采樣位置t從+1到+2的區間時，階梯函數的值，前半部分為「+3」，后半部分為「-1」，這2個值對應于乘法器12-4的乘數。
3個加法器14-1～14-3，分別用于對上述4個乘法器12-1～12-4的各乘法運算結果進行累加。加法器14-1，將2個乘法器12-1和12-2的各乘法運算結果相加。此外，加法器14-2，將乘法器12-3的乘法運算結果與加法器14-1的加法運算結果相加。加法器14-3，將乘法器12-4的乘法運算結果與加法器14-2的加法運算結果相加。通過使用這3個加法器14-1～14-3，對4個乘法器12-1～12-4的各乘法運算結果進行累加，但如上所述，在各乘法器12-1～12-4中，在時鐘信號CLK的各周期的前半部分和后半部分進行采用了不同乘數的乘法處理，所以將這些乘法運算結果累加后的加法器14-3的輸出值，也是在時鐘信號CLK的各周期的前半部分和后半部分具有不同值的階梯狀的數字數據。
另外，在本實施形態中，采用3個加法器14-1～14-3將4個乘法器12-1～12-4的4個乘法運算結果相加，但也可以使用輸入端子數為3個以上的加法器，從而減少加法器的使用個數。
級聯連接的2個積分電路16-1、16-2，對從加法器14-3輸出的數據進行2次積分運算，從前一級的積分電路16-1輸出按直線狀(一次函數)變化的數據，從后一級的積分電路16-2輸出按二次函數變化的數據。
圖6是表示積分電路16-1、16-2的詳細結構的圖。前一級的積分電路16-1，在結構上包含2個D型觸發器(D-FF)161a、161c和1個加法器(ADD)161b。加法器161b，具有2個輸入端子，在一個端子上輸入從加法器14-3輸出并由D型觸發器161a暫時保持的數據，在另一個端子上輸入將從加法器161b自身輸出的數據暫時由D型觸發器161c保持后的數據。此外，各觸發器161a、161c，進行與積分運算用的時鐘信號CLK2同步的數據保持動作。該時鐘信號CLK2，與過采樣頻率相對應，并設定為對D型觸發器10-1～10-4和乘法器12-1～12-4輸入的時鐘信號CLK的頻率的n倍。因此，當從加法器14-3輸出的數據輸入到具有上述結構的積分電路16-1時，以與時鐘信號CLK2同步的方式進行累積該輸入數據的數字積分運算。
后一級的積分電路16-2，其結構與上述的前一級積分電路16-1基本相同，在結構上包含2個D型觸發器(D-FF)162a、162c和1個加法器(ADD)162b。因此，當從前一級積分電路16-1輸出的數據輸入到具有上述結構的后一級積分電路16-2時，以與時鐘信號CLK2同步的方式進行累積該輸入數據的數字積分運算。
按照這種方式，當多個數字數據按規定間隔輸入到第1級的D型觸發器10-1時，從后一級積分電路16-2得到在各數字數據之間進行內插的多個數字數據。
上述D型觸發器10-1～10-4對應于多個數據保持裝置，乘法器12-1～12-4對應于多個乘法裝置，加法器14-1～14-3對應于加法裝置，積分電路16-1和16-2對應于積分處理裝置。
圖7是表示本實施形態的過采樣處理電路的動作時序的圖。以與圖7(A)所示的時鐘信號CLK的各周期的上升沿同步的方式，將數據D1、D2、D3、D4、…依次輸入第1級的D型觸發器10-1。圖7(B)～(E)，分別示出各D型觸發器10-1～10-4中的數據保持內容。在以下的說明中，假定著眼于將第4個輸入數據D4保持在第1級的D型觸發器10-1內的對應于1個時鐘周期的時刻。
在將第4個輸入數據D4保持在第1級的D型觸發器10-1內的時刻，第3個輸入數據D3保持在第2級的D型觸發器10-2內，第2個輸入數據D3保持在第3級的D型觸發器10-3內，第1個輸入數據D1保持在第4級的D型觸發器10-4內。
另外，乘法器12-1，輸入保持在第1級D型觸發器10-1內的數據D4，并分別在1個時鐘周期的前半部分輸出將該輸入數據D4乘-1后的乘法運算結果「-D4」、在后半部分輸出將該輸入數據D4乘+3后的乘法運算結果「+3D4」(圖7(F))。同樣，乘法器12-2，輸入保持在第2級D型觸發器10-2內的數據D3，并分別在1個時鐘周期的前半部分輸出將該輸入數據D3乘+5后的乘法運算結果「+5D3」、在后半部分輸出將該輸入數據D3乘-7后的乘法運算結果「-7D3」(圖7(G))。乘法器12-3，輸入保持在第3級D型觸發器10-3內的數據D2，并分別在1個時鐘周期的前半部分輸出將該輸入數據D2乘-7后的乘法運算結果「-7D2」、在后半部分輸出將該輸入數據D2乘+5后的乘法運算結果「+5D2」(圖7(H))。乘法器12-4，輸入保持在第4級D型觸發器10-4內的數據D1，并分別在1個時鐘周期的前半部分輸出將該輸入數據D1乘+3后的乘法運算結果「+3D1」、在后半部分輸出將該輸入數據D1乘-1后的乘法運算結果「-D1」(圖7(I))。
3個加法器14-1～14-3，按上述方式對分別由4個乘法器12-1～12-4進行的4個乘法運算結果進行累加。因此，在1個時鐘周期的前半部分，從加法器14-3輸出對分別由4個乘法器12-1～12-4在1個時鐘周期的前半部分進行的各乘法運算的結果進行累加后的加法運算結果(-D4+5D3-7D2+3D1)。此外，在1個時鐘周期的后半部分，從加法器14-3輸出對分別由4個乘法器12-1～12-4在1個時鐘周期的后半部分進行的各乘法運算的結果進行累加后的加法運算結果(3D4-7D3+5D2-D1)。
當從加法器14-3按如上方式依次輸出階梯狀的加法運算結果時(圖(J))，前一級的積分電路16-1，對該波形進行積分并輸出使其值按折線狀變化的多個數據(圖7(K))。而后一級的積分電路16-2，進一步對其值按折線狀變化的數據進行積分，從而輸出使其值在數字數據D2和D3之間沿著只能進行1次微分的平滑曲線變化的多個數據(圖7(L)。
圖8是詳細地表示從2個積分電路16-1、16-2輸出的數據的圖。例如，輸入到2個積分電路16-1、16-2的積分運算用的時鐘信號CLK2的頻率，設定為輸入數據的采樣頻率(時鐘信號CLK的頻率)的20倍。如圖8(A)所示，從前一級積分電路16-1輸出的多個數據，其值按一次函數變化。而如圖8(B)所示，從后一級積分電路16-2輸出的多個數據，其值按二次函數變化。
另外，在結構如圖6所示的各積分電路16-1、16-2中，通過簡單地累積對各積分電路輸入的數據而進行數字積分，所以從各積分電路輸出的數據值，將隨著過采樣的倍數而增大，因此，為使輸入輸出數據的值一致，可以在各積分電路16-1、16-2的各自的輸出級設置除法電路。例如，在圖8所示的例中，因輸出數據的值為輸入數據的20倍，所以只需在各積分電路16-1、16-2內的最后部設置除數為「20」的除法電路即可。但是，在將過采樣的倍數設定為2的乘方倍(例如2、4、8、16、…)時，通過將各積分電路16-1、16-2的輸出數據向低位側移位，可以對輸出數據進行除法處理，所以可以將上述的除法電路省去。例如，在將過采樣的倍數設定為「16」時，只需將各積分電路16-1、16-2的輸出數據向低位側移5位即可，所以，可以將各電路的輸出端側的接線預先移動5位。
按照上述方式，本實施形態的過采樣處理電路，將所輸入的數據依次保持在級聯連接的4個D型觸發器10-1～10-4內，并由與其一一對應的4個乘法器12-1～12-4分別在作為數據保持時間周期的1個時鐘周期的前半部分和后半部分進行不同的乘法處理，然后由加法器14-1～14-3將各乘法運算結果相加。接著，由2個積分電路16-1、16-2對加法器14-3的輸出數據進行2次數字積分處理，從而可以對所輸入的各數字數據進行將采樣頻率虛擬地提高n倍的過采樣處理。
特別是，在本實施形態的過采樣處理電路中，將過采樣的頻率設定為輸入數據的采樣頻率的多少倍，僅取決于對2個積分電路16-1、16-2輸入的時鐘信號CLL2的頻率。即，僅僅只是用高速部件構成這2個積分電路16-1、16-2，就可以將過采樣的倍數設定得很大。因此，與采用數字濾波器進行過采樣處理的現有方法不同，即使在提高過采樣的頻率的情況下，也不會增大電路的規模，并能將部件成本的增加抑制到最低限度。此外，通過將4個乘法器12-1～12-4的乘數設定為整數值，可以簡化運算內容，所以也能使這些乘法器的結構變得簡單，因而可以進一步降低部件的成本。
另外，例如，當考慮為得到等于采樣頻率的n倍(例如1024倍)的虛擬頻率而進行過采樣處理時，在現有方法中，必須將各部件的速度也設定為與該虛擬的頻率相同，但在本實施形態的過采樣處理電路中，除2個積分電路外，只需使各乘法器和各加法器以采樣頻率的2倍的頻率進行動作即可，因而能大幅度地減低各部件的動作速度。
以下，說明本實施形態的過采樣處理電路的各部件的詳細結構例。圖9～圖12，是分別表示4個乘法器12-1～12-4的詳細結構的圖。
乘法器12-1，如圖9所示，由乘數值固定的2個乘法器121a、121b及1個選擇器121c構成。其中一個乘法器121a，進行乘數為「-1」的乘法處理，另一個乘法器121b，進行乘數為「+3」的乘法處理。選擇器121c，輸入2個乘法器121a、121b的各自的乘法運算結果，當在控制端子S上輸入的時鐘信號CLK為高電平時，即在1個時鐘周期的前半部分，輸出由其中一個乘法器121a進行的乘-1的乘法運算結果，相反，當在控制端子S上輸入的時鐘信號CLK為低電平時，即在1個時鐘周期的后半部分，輸出由另一個乘法器121b進行的乘+3的乘法運算結果。
同樣，乘法器12-2，如圖10所示，由乘數值固定的2個乘法器122a、122b及1個選擇器122c構成。其中一個乘法器122a，進行乘數為「+5」的乘法處理，另一個乘法器122b，進行乘數為「-7」的乘法處理。選擇器122c，輸入2個乘法器122a、122b的各自的乘法運算結果，當在控制端子S上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，輸出由其中一個乘法器122a進行的乘+5的乘法運算結果，相反，當在控制端子S上輸入的時鐘信號CLK為低電平(1個時鐘周期的后半部分)，輸出由另一個乘法器122b進行的乘-7的乘法運算結果。
乘法器12-3，如圖11所示，由乘數值固定的2個乘法器123a、123b及1個選擇器123c構成。其中一個乘法器123a，進行乘數為「-7」的乘法處理，另一個乘法器123b，進行乘數為「+5」的乘法處理。選擇器123c，輸入2個乘法器123a、123b的各自的乘法運算結果，當在控制端子S上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，輸出由其中一個乘法器123a進行的乘-7的乘法運算結果，相反，當在控制端子S上輸入的時鐘信號CLK為低電平(1個時鐘周期的后半部分)，輸出由另一個乘法器123b進行的乘+5的乘法運算結果。
同樣，乘法器12-4，如圖12所示，由乘數值固定的2個乘法器124a、124b及1個選擇器124c構成。其中一個乘法器124a，進行乘數為「+3」的乘法處理，另一個乘法器124b，進行乘數為「-1」的乘法處理。選擇器124c，輸入2個乘法器124a、124b的各自的乘法運算結果，當在控制端子S上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，輸出由其中一個乘法器124a進行的乘+3的乘法運算結果，相反，當在控制端子S上輸入的時鐘信號CLK為低電平(1個時鐘周期的后半部分)，輸出由另一個乘法器124b進行的乘-1的乘法運算結果。
按照這種方式，由各乘法器實現在1個時鐘周期的前半部分和后半部分使用了不同乘數的乘法處理。
另外，在上述4個乘法器12-1～12-4中，使用著4個乘數值-1、+3、+5、-7。如從各乘數值減1，則變為-2、+2、+4、-8、即2的乘方值，所以，可以通過簡單的移位實現將這些乘方值作為乘數的乘法處理。如能注意到使本實施形態的各乘法器的乘數具有上述的特殊值，即可簡化各乘法器的結構。
圖13～圖16，是分別表示簡化后的4個乘法器12-1～12-4的詳細結構的圖。
乘法器12-1，如圖13所示，在結構上包含具有反相輸出端子的三態緩沖器121d、具有同相輸出端子的三態緩沖器121e、具有2個輸入端子及進位端子C的加法器(ADD)121f。
其中的一個三態緩沖器121d，當在控制端子上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，通過將輸入數據向高位側移1位并將該移位后數據的各位反相后輸出，由此可以進行乘-2的乘法處理。實際上，將各位反相后加1而求出補碼，即可進行乘-2的乘法處理，但這種加1的處理，由后級的加法器121f進行。
此外，另一個三態緩沖器121e，當在控制端子上輸入的時鐘信號CLK為低電平時(1個時鐘周期的后半部分)，通過將輸入數據向高位側移1位后輸出，進行乘2的乘法處理。
加法器121f，將進行乘法運算前的輸入數據(從D型觸發器10-1輸出的數據)與從2個三態緩沖器121d、121e中的任何一個輸出的乘法運算結果相加，并當在進位端子C上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，進一步進行與進位相當的加1運算。如上所述，這種與進位相當的加1運算，是為了用三態緩沖器121d求取補碼而進行的。
在具有上述結構的乘法器12-1中，在1個時鐘周期的前半部分，僅其中一個三態緩沖器121d的動作有效，所以，加法器121f，將輸入數據D本身與使輸入數據D乘-2的乘法運算結果(-2D)相加并將運算結果(-2D+D＝-D)輸出。另外，在1個時鐘周期的后半部分，僅另一個三態緩沖器121e的動作有效，所以，加法器121f，將輸入數據D本身與使輸入數據D乘+2的乘法運算結果(+2D)相加并將運算結果(+2D+D＝+3D)輸出。
這樣，將通過移位進行的乘2的乘方值的乘法處理與加法處理組合而進行乘-1和+3的乘法處理，可以使乘法器12-1只由三態緩沖器和加法器構成，因而能使結構得到簡化。特別是，由于是有選擇地使用2個三態緩沖器的各自的輸出，所以可以將其各輸出端子進行線“或”連接，因而能使結構進一步簡化。
另外，乘法器12-2，如圖14所示，在結構上包含具有同相輸出端子的三態緩沖器122d、具有反相輸出端子的三態緩沖器122e、具有2個輸入端子及進位端子C的加法器(ADD)122f。其中的一個三態緩沖器122d，當在控制端子上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，通過將輸入數據向高位側移2位后輸出，進行乘+4的乘法處理。
此外，另一個三態緩沖器122e，當在控制端子上輸入的時鐘信號CLK為低電平時(1個時鐘周期的后半部分)，通過將輸入數據向高位側移3位并將該移位后數據的各位反相后輸出，由此進行乘-8的乘法處理。實際上，將各位反相后加1而求出補碼，即可進行乘-8的乘法處理，但這種加1的處理，由后級的加法器122f進行。
加法器122f，將進行乘法運算前的輸入數據與從2個三態緩沖器121d、121e中的任何一個輸出的乘法運算結果相加，并當在進位端子C上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，進一步進行與進位相當的加1運算。如上所述，這種與進位相當的加1運算，是為了用三態緩沖器122e求取補碼而進行的。
在具有上述結構的乘法器12-2中，在1個時鐘周期的前半部分，僅其中一個三態緩沖器122d的動作有效，所以，加法器122f，將輸入數據D本身與使輸入數據D乘+4的乘法運算結果(+4D)相加并將運算結果(+4D+D＝+5D)輸出。另外，在1個時鐘周期的后半部分，僅另一個三態緩沖器122e的動作有效，所以，加法器122f，將輸入數據D本身與輸入數據D乘-8的乘法運算結果(-8D)相加并將運算結果(-8D+D＝-7D)輸出。
這樣，將通過移位進行的乘2的乘方值的乘法處理和加法處理組合而進行乘+5和-7的乘法處理，可以使乘法器12-2只由三態緩沖器和加法器構成，因而可以使結構得到簡化。
另外，乘法器12-3，如圖15所示，在結構上包含具有反相輸出端子的三態緩沖器123d、具有同相輸出端子的三態緩沖器123e、具有2個輸入端子及進位端子C的加法器(ADD)123f。
其中的一個三態緩沖器123d，當在控制端子上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，通過將輸入數據向高位側移3位并將該移位后數據的各位反相后輸出，由此可以進行乘-8的乘法處理。實際上，將各位反相后加1而求出補碼，即可進行乘-8的乘法處理，但這種加1的處理，由后級的加法器123f進行。
此外，另一個三態緩沖器123e，當在控制端子上輸入的時鐘信號CLK為低電平時(1個時鐘周期的后半部分)，通過將輸入數據向高位側移2位后輸出，進行乘+4的乘法處理。
加法器123f，將進行乘法運算前的輸入數據與從2個三態緩沖器123d、123e中的任何一個輸出的乘法運算結果相加，并當在進位端子C上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，進一步進行與進位相當的加1運算。如上所述，這種與進位相當的加1運算，是為了用三態緩沖器123f求取補碼而進行的。
在具有上述結構的乘法器12-3中，在1個時鐘周期的前半部分，僅其中一個三態緩沖器123d的動作有效，所以，加法器123f，將輸入數據D本身與使輸入數據D乘-8的乘法運算結果(-8D)相加并將運算結果(-8D+D＝-7D)輸出。另外，在1個時鐘周期的后半部分，僅另一個三態緩沖器123e的動作有效，所以，加法器123f，將輸入數據D本身與使輸入數據D乘+4的乘法運算結果(+4D)相加并將運算結果(+4D+D＝+5D)輸出。
這樣，將通過移位進行的乘2的乘方值的乘法處理和加法處理組合而進行乘-7和+5的乘法處理，可以使乘法器12-3只由三態緩沖器和加法器構成，因而可以使結構得到簡化。
另外，乘法器12-4，如圖16所示，在結構上包含具有同相輸出端子的三態緩沖器124d、具有反相輸出端子的三態緩沖器124e、具有2個輸入端子及進位端子C的加法器(ADD)124f。其中的一個三態緩沖器124d，當在控制端子上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，通過將輸入數據向高位側移1位后輸出，進行乘2的乘法處理。
此外，另一個三態緩沖器124e，當在控制端子上輸入的時鐘信號CLK為低電平時(1個時鐘周期的后半部分)，通過將輸入數據向高位側移1位并將該移位后數據的各位反相后輸出，由此進行乘-2的乘法處理。實際上，將各位反相后加1而求出補碼，即可進行乘-2的乘法處理，但這種加1的處理，由后級的加法器124f進行。
加法器124f，將進行乘法運算前的輸入數據與從2個三態緩沖器124d、124e中的任何一個輸出的乘法運算結果相加，并當在進位端子C上輸入的時鐘信號CLK為高電平時(1個時鐘周期的前半部分)，進一步進行與進位相當的加1運算。如上所述，這種與進位相當的加1運算，是為了用三態緩沖器124e求取補碼而進行的。
在具有上述結構的乘法器12-4中，在1個時鐘周期的前半部分，僅其中一個三態緩沖器124d的動作有效，所以，加法器124f，將輸入數據D本身與使輸入數據D乘+2的乘法運算結果(+2D)相加并將運算結果(+2D+D＝+3D)輸出。另外，在1個時鐘周期的后半部分，僅另一個三態緩沖器124e的動作有效，所以，加法器124f，將輸入數據D本身與輸入數據D乘-2的乘法運算結果(-2D)相加并將運算結果(-2D+D＝-D)輸出。
這樣，將通過移位進行的乘2的乘方值的乘法處理和加法處理組合而進行乘+3和-1的乘法處理，可以使乘法器12-4只由三態緩沖器和加法器構成，因而可以使結構得到簡化。
另外，通過在上述過采樣處理電路的后級追加低通濾波器等，可以用很少的部件構成D/A轉換器。圖17是表示D/A轉換器的結構的圖。該D/A轉換器，具有在圖5所示的過采樣處理電路的后級追加了D/A轉換器18和低通濾波器(LPF)20的結構。
D/A轉換器18，產生與從后一級積分電路16-2輸出的階梯狀數字數據對應的模擬電壓。該D/A轉換器18，由于產生與所輸入的數字數據值成比例的一定的模擬電壓，所以出現在D/A轉換器18的輸出端的電壓值也按階梯狀變化。低通濾波器20，用于對D/A轉換器18的輸出電壓進行平滑處理，從而輸出平滑變化的模擬信號。
圖17所示的D/A轉換器18，采用了圖5所示的過采樣處理電路，所以，可以使結構簡化并能使部件成本降低。特別是，即使是通過提高過采樣的頻率而得到畸變小的輸出波形時，也不會因此而使結構變得復雜，因而能實現成本的降低。
另外，本發明并不限定于上述實施形態，可以在不脫離本發明的要點的范圍內實施各種變形。例如，在上述實施形態中，使采樣函數為在全域上只能進行1次微分的有限域函數，但也可以將可微分次數設定在2次以上。在這種情況下，只需備有與可微分次數一致的積分電路即可。
另外，如圖1所示，本實施形態的采樣函數，在t＝±2處收斂于0，但也可以在t＝±3處收斂于0。例如，當在t＝±3處收斂于0時，只需使圖5所示的過采樣處理電路中所包含的D型觸發器和乘法器各為6個并以6個數字數據為對象進行內插處理即可。
另外，內插處理也不一定限定于用有限域函數進行，也可以利用在-∞～+∞的范圍上具有規定值的可進行有限次微分的采樣函數，并僅將與有限的采樣位置對應的多個數字數據作為內插處理的對象。例如，如假定這種采樣函數由二次的分段多項式定義，則通過對各分段多項式進行2次微分即可得到規定的階梯函數波形，所以，可以使乘法器用與該階梯函數波形對應的乘數進行動作。
產業上的可應用性如上所述，按照本發明，通過將與依次輸入的多個數字數據分別對應的各乘法運算結果相加、然后對該相加結果進行數字積分，可以得到其值平滑變化的輸出數據，所以，當提高過采樣的頻率時，只需加快數字積分的運算速度即可，因而可以簡化結構并能降低部件成本，而不會像現有方法那樣使結構變得復雜。
權利要求
1.一種過采樣處理電路，其特征在于，備有多個數據保持裝置，分別保持按規定間隔輸入的多個數字數據；多個乘法裝置，輸入由上述多個數據保持裝置分別保持的上述數字數據，并在數據保持時間周期的前一半和后一半用不同的乘數進行乘法處理；加法裝置，對上述多個乘法裝置的各乘法運算結果進行累加處理；及積分處理裝置，對上述加法裝置的輸出數據進行多次數字積分。
2.根據權利要求1所述的過采樣處理電路，其特征在于在上述多個乘法裝置的乘法處理中使用的各乘數，對由分段多項式構成的規定采樣函數而言，與通過對上述各分段多項式進行多次微分而得到的階梯函數的各值相對應。
3.根據權利要求2所述的過采樣處理電路，其特征在于上述階梯函數，設定為使正區域和負區域的面積相等。
4.根據權利要求3所述的過采樣處理電路，其特征在于上述采樣函數，在全域上只能進行1次微分并具有有限域的值。
5.根據權利要求2所述的過采樣處理電路，其特征在于上述階梯函數，在與按等間隔配置的5個上述數字數據對應的規定范圍內，由按-1、+3、+5、-7、-7、+5、+3、-1進行了加權的寬度相等的8個分段區域構成，并將這8個加權系數的各2個分別設定為上述多個乘法裝置的每一個的乘數。
6.根據權利要求5所述的過采樣處理電路，其特征在于由上述多個乘法裝置分別進行的乘法處理，按照將上述數字數據本身與通過移位進行的乘2的乘方值的運算結果相加的方式實現。
7.根據權利要求1所述的過采樣處理電路，其特征在于進行上述數字積分的次數為2次，并從上述積分處理裝置輸出其值按二次函數變化的數據。
8.根據權利要求1所述的過采樣處理電路，其特征在于由上述積分處理裝置進行的上述數字積分，是對輸入數據進行累積的運算處理，通過在將上述數字數據輸入上述數據保持裝置的1個周期內將該運算處理反復進行n次，進行n倍的過采樣處理。
9.一種數—模轉換器，其特征在于在權利要求1所述的過采樣處理電路的后級，備有電壓發生裝置，生成與從上述積分處理裝置輸出的數據值對應的模擬電壓；及平滑裝置，對由上述電壓發生裝置生成的上述模擬電壓進行平滑處理。
全文摘要
本發明的目的在于,提供一種可以減小電路規模并能減低部件成本的過采樣處理電路及數—模轉換器。過采樣處理電路,在結構上包含4個D型觸發器10—1～10—4、4個乘法器12—1～12—4、3個加法器14—1～14—3、2個積分電路16—1、16—2。輸入數據依次輸入并保持在4個D型觸發器內。各乘法器,在1個時鐘周期的前一半和后一半用不同的乘數對一一對應的D型觸發器的保持數據進行乘法處理,并由3個加法器將各乘法運算結果相加。進一步,由2個積分電路對該相加值進行2次數字積分處理。
文檔編號H03H17/00GK1340247SQ00803929
公開日2002年3月13日 申請日期2000年12月15日 優先權日1999年12月17日
發明者小柳裕喜生 申請人:酒井康江