用于低電源電壓條件下的電荷泵電路的制作方法
【技術領域】
[0001]本發明涉及一種電荷栗電路。特別是涉及一種用于低電源電壓條件下的電荷栗電路。
【背景技術】
[0002]隨著半導體制造工藝和集成電路設計能力的不斷進步，人們已經能夠把包括處理器、存儲器、模擬電路、接口邏輯甚至射頻電路集成到一個芯片上，這就是系統級芯片(System-on-Chip，SoC)。隨著數據吞吐量不斷上升以及系統低功耗要求，系統級芯片核心電壓(core vdd)逐步降低。目前而言，SoC系統的核心電壓一般都在1.8V以下，并可以預見在不遠的將來，將會進一步降低到1.5V，乃至1.2V。這就給模擬電路，特別是對電源電壓敏感的電路，例如電荷栗電路的設計帶來了巨大的挑戰。在很多使用電荷栗的系統中不得不采用雙電源供電的模式來解決上述矛盾，然而雙電源供電使得芯片的電源系統更加復雜，電源網絡設計，器件隔離以及ESD保護設計難度加大。因此設計一個可以在芯片核心電壓下穩定可靠工作的電荷栗電路對于目前的SoC設計有十分重要的現實意義。
【發明內容】
[0003]本發明要解決的技術問題是提供一種用于低電源電壓條件下的電荷栗電路，能夠在低供電電壓條件下穩定可靠工作。
[0004]為解決上述技術問題，本發明的用于低電源電壓條件下的電荷栗電路，由多級電路級聯構成；每一級電路包括兩個電阻、兩個電容和兩個PMOS晶體管；第一電阻的一端與第一電容的一端、第一PMOS晶體管的漏極和第二PMOS晶體管的柵極相連接；第二電阻的一端與第二電容的一端、第二 PMOS晶體管的漏極和第一 PMOS晶體管的柵極相連接。
[0005]本發明中單級電路僅由電阻和PMOS晶體管構成，由于PMOS襯底可以同PMOS源端相連，因此不存在電壓升高后由襯底偏置效應導致的閾值電壓升高問題，從而保證了電荷轉移效率不會隨輸出電壓升高而急劇惡化。
[0006]本發明利用子時鐘互補特性，將兩路原本各自獨立的電荷通路，交叉相連，使得在時鐘的正負相區間均有充電電流提供給輸出端，這將有效的減小輸出電壓的波動。
[0007]本發明針對PMOS可以消除襯底偏置效應的特性，采用互補時鐘PMOS級聯結構，通過串聯電阻提高電荷轉移效率，使電荷栗電路能夠在低供電電壓下穩定可靠工作，在基準時鐘的正負周期均能穩定的為輸出節點提供驅動。
【附圖說明】
[0008]下面結合附圖與【具體實施方式】對本發明作進一步詳細的說明:
[0009]圖1是所述用于低電源電壓條件下的電荷栗電路結構圖。
[0010]圖2是相鄰兩級用于低電源電壓條件下的電荷栗電路結構圖。
【具體實施方式】
[0011]參見圖1所示，所述用于低電源電壓條件下的電荷栗電路，由多級電路級聯構成；每一級電路包括兩個電阻、兩個電容和兩個PMOS晶體管；第一電阻RZl的一端與第一電容Cl的一端、第一 PMOS晶體管PMl的漏極和第二 PMOS晶體管PM2的柵極相連接；第二電阻RZ2的一端與第二電容C2的一端、第二 PMOS晶體管PM2的漏極和第一 PMOS晶體管PMl的柵極相連接。由于PMOS晶體管襯底可以同PMOS晶體管源端相連接，因此不存在電壓升高后襯底偏置效應導致的閾值電壓升高問題，從而保證了電荷轉移效率不會隨輸出電壓升高而急劇惡化。所述低電源電壓是指小于等于1.8V。
[0012]所述電荷栗電路并行的兩條電荷通路(一條電荷通路由第一電阻RZ1、第一電容Cl及第一 PMOS晶體管PMl組成；另一條電荷通路由第二電阻RZ2、第二電容C2及第二 PMOS晶體管PM2組成)的驅動時鐘相位相差180度，并且各自通路上的電容節點同時為對方提供柵電壓，兩條電荷通路的電荷轉移過程交替進行，保證了在任意的時鐘半周期內均有充電電流提供給電荷栗輸出，這樣可以有效減小輸出電壓的波動。
[0013]所述電荷栗電路在兩個電容節點之間(例如，前后兩級的電容Cl之間)，除了一個PMOS傳輸管外，還增加了一個電阻(例如，電阻RZl)，該電阻能有效的增加電荷傳輸效率。
[0014]圖2是相鄰的兩級電荷栗電路，具體的工作過程如下:
[0015]在TO時刻，CKO點為高電平，CKl點為低電平，A點電位被耦合為高電平，同時B點電位為低電平，因此A點電荷可以經由PMOS晶體管MO (傳輸管，下同)轉移至電容C2的上極板。在Tl時刻，CKO點為低電平，而CKl點為高電平，B點電荷經由PMOS晶體管Ml轉移至電容C3的上極板；上述兩個過程交替進行，在時鐘的任意半周期均能向后級提供驅動。
[0016]在TO時亥丨」，電容CO通過PMOS晶體管MO向電容C2轉移電荷的同時，電容C3也在通過PMOS晶體管M3向后級轉移電荷，電阻RZ的存在使得C點電平的升高不致過快，從而保證了電容C3上電荷能更加充分的轉移。
[0017]雖然本發明利用具體的實施例進行說明，但是對實施例的說明并不限制本發明的范圍。本領域內的熟練技術人員通過參考本發明的說明，在不背離本發明的精神和范圍的情況下，容易進行各種修改或者可以對實施例進行組合。
【主權項】
1.一種用于低電源電壓條件下的電荷栗電路，其特征在于，由多級電路級聯構成?’每一級電路包括兩個電阻、兩個電容和兩個PMOS晶體管；第一電阻的一端與第一電容的一端、第一PMOS晶體管的漏極和第二PMOS晶體管的柵極相連接；第二電阻的一端與第二電容的一端、第二 PMOS晶體管的漏極和第一 PMOS晶體管的柵極相連接。2.如權利要求1所述的電荷栗電路，其特征在于:第一電阻RZl、第一電容Cl及第一PMOS晶體管PMl組成一條電荷通路；第二電阻RZ2、第二電容C2及第二 PMOS晶體管PM2組成另一條電荷通路；并行的兩條電荷通路的驅動時鐘相位相差180度，并且各自通路上的電容節點同時為對方提供柵電壓，兩條電荷通路的電荷轉移過程交替進行，保證了在任意的時鐘半周期內均有充電電流提供給電荷栗輸出。
【專利摘要】本發明公開了一種用于低電源電壓條件下的電荷泵電路，由多級電路級聯構成；每一級電路包括兩個電阻、兩個電容和兩個PMOS晶體管；第一電阻的一端與第一電容的一端、第一PMOS晶體管的漏極和第二PMOS晶體管的柵極相連接；第二電阻的一端與第二電容的一端、第二PMOS晶體管的漏極和第一PMOS晶體管的柵極相連接。本發明能夠在低供電電壓條件下穩定可靠工作。
【IPC分類】H02M3/07
【公開號】CN105576962
【申請號】CN201410617700
【發明人】夏天
【申請人】上海華虹集成電路有限責任公司
【公開日】2016年5月11日
【申請日】2014年11月5日