調節器電路以及形成調節器的半導體集成電路裝置制造方法
【專利摘要】本發明提供一種即使外部電源電壓發生瞬斷或瞬間降低，也能提供可使負載電路即各電路系統正常工作的電壓，且各電路系統能正常工作的輸出電壓不具有溫度依賴性的調節器電路，以及形成有該調節器電路的半導體集成電路裝置。通過在外部電源電壓端子(VB端子)與MOSFET的漏極之間設置防止逆流用的二極管和電阻的并聯電路(ZD/R并聯電路)，能提供一種即使外部電源電壓VB發生瞬斷或瞬間降低，也能提供可使各電路系統正常工作的電壓的調節器電路，以及搭載該調節器電路的半導體集成電路裝置。并且，能提供一種各電路系統能正常工作的輸出電壓不具有溫度依賴性的調節器電路，以及形成有該調節器電路的半導體集成電路裝置。
【專利說明】調節器電路以及形成調節器的半導體集成電路裝置
【技術領域】
[0001] 本發明涉及例如用于內燃機點火裝置等功率轉換裝置中的調節器電路以及形成 調節器電路的半導體集成電路裝置，尤其涉及在外部電源電壓發生瞬斷或瞬間降低的情況 下仍能輸出使各電路系統能正常工作的電壓的調節器電路以及形成調節器電路的半導體 集成電路裝置。
【背景技術】
[0002] 圖8是使外部電源電壓VB降壓的通常的調節器電路500的主要部分的電路圖。例 如使用帶隙基準電路來作為基準電壓電路55,通過使用由該基準電壓電路55生成的沒有 溫度依賴性（實際上會有一定的溫度依賴性，但此處設為沒有溫度依賴性）的基準電壓，能 夠將調節器電路500的輸出電壓VREG設為加入了基準電壓VREF的電阻分壓比（第一電阻 65和第二電阻66)的穩定的電壓。輸入外部電源電壓的外部電源電壓端子VB(例如，輸入 電池電壓等外部電源電壓的端子）與M0SFET56(增強型、η溝道型M0SFET)相連接，通過將 流過M0SFET56的電流設定為大于等于流過各電路系統70的電流，能夠將調節器電路500 的輸出電壓VREG設為恒定電壓即設定電壓VREG0。通過使用耗盡型M0SFET作為M0SFET56， 能夠提高來自較低的外部電源電壓VB的VREG。
[0003] 此外，在附圖的標號中，52為運算放大器51的正極端子，53為運算放大器51的負 極端子，54為運算放大器51的輸出端子，57為M0SFET56的漏極，58為M0SFET56的源極，59 為M0SFET56的柵極，65為第一電阻，66為第二電阻，67為第一連接點，68為第二連接點，69 為調節器電路500的輸出端子，VB為外部電源電壓，VDD為驅動運算放大器51的電源。
[0004] 圖9是表示在圖8的調節器電路500中VB發生瞬斷時的動作的圖，圖9 (a)是VB 的波形圖，圖9(b)是VREG的波形圖。這里，在從VB=0V開始上升的過程中VB與VREG大致 相等，但在使用原本的增強型M0SFET的情況下，存在有VB下降了 M0SFET的閾值電壓的區 域。為簡化說明，示出了耗盡型M0SFET的動作。當VB小于VREG，例如下降到0V時，VREG 也跟著VB下降到0V。正常工作過程中，構成各電路系統70的未圖示的電容器（特別是在 電路系統由半導體集成電路構成的情況下該電容器較小）處于利用VREG進行充電的狀態。 當VREG發生瞬斷時，對該電容器充電的電荷經由外部電源電壓端子（VB端子）向外部電源 (電池）一側進行放電，從而對未圖示的外部電源進行反向充電。
[0005] 在電容器較小的情況下，VREG隨著VB的降低而降低來進行該放電。當VB大幅度 降低時，VREG也大幅度降低，VREG的最低電壓VREG2為0V。若將虛線所示的VREG1設為各 電路系統70能夠進行正常工作的電壓，則在VREG2〈VREG1的時刻，各電路系統70難以正常 工作。各電路系統70內置有邏輯電路，由該邏輯電路構成的例如鎖存電路等無法維持在正 常狀態，從而發生解除鎖存等誤動作。
[0006] 圖10是表示VREG的VB依賴性的圖。這里，示出調節器電路500在動作開始時、 動作停止時的VB依賴性。 當調節器電路500開始動作，VB從0V開始逐漸上升時，VREG隨著VB的上升而上升。 因此，VREG和VB以VREG=VB的關系上升。在VB到達VREGO的時刻滿足VREG=VREGO,在 VB>VREG0的狀態下，VREG仍為VREG0,為恒定電壓。通常情況下，調節器電路500在該VREG0 下進行動作。這里，例如將圓形標記設為動作點。
[0007] 另一方面，在調節器電路500處于停止和轉移的狀態下，當VB從高于VGRE0的電 壓下降到0V時，在VB > VREG0的情況下，滿足VREG=VREG0,在VREG0>VB=0V的范圍內，滿足 VREG=VB，VREG 跟著 VB 下降到 0V。
[0008] 圖11是表示VREG的溫度依賴性的圖。對于VREG的溫度依賴性，如上所述，在使 用帶隙基準電路等這種沒有溫度依賴性的基準電壓的情況下，VREG沒有溫度依賴性，是平 坦的。由此，在動作點VREG與VREG0相一致，相對于溫度的上升/下降，VREG不發生變化， 為恒定值。
[0009] 此外，專利文獻1中揭示有：在輸出側具備防逆流用二極管的并聯冗余系統用直 流電源裝置中，通過采用僅在需要時使用虛設電阻的結構，能夠可靠地對故障設備進行選 擇，從而有助于降低損耗。
[0010] 此外，專利文獻2中揭示有：電荷泵電路包括：電壓源、升壓用電容器、保持用電容 器、以及二極管，該二極管設為用于防止由電壓源進行充電的電容器的放電電流的逆流，并 使得電荷泵電路的輸出電壓減少其正向電壓的量。該電路利用對電容器的充電作用來輸出 大于電壓源的輸出電壓的電壓值。該電路還具備校正用二極管，該校正用二極管設為用于 使電壓源的輸出電壓增加正向電壓的量。利用這種結構來防止二極管的正向電壓對電荷泵 電路的輸出電壓的影響。
[0011] 專利文獻3中揭示有：在驅動IGBT、M0SFET等輸入電容較大的有源元件柵極的柵 極驅動裝置中包括半導體集成電路4,該半導體集成電路4具有基于由電池等外部電源提 供的外部電源形成內部電源的內部電源電路。該半導體集成電路內置有電壓降低抑制電 路，該電壓降低抑制電路在所輸入的外部電源電壓瞬間降低到小于最低動作電壓時，抑制 所述內部電源電路的內部電源電壓降低到小于最低動作電壓，以及抑制向所述柵極輸出的 輸出電壓急劇降低。由此，提供一種柵極驅動裝置，該柵極驅動裝置省略了與半導體集成電 路并聯連接的旁路電容器，從而減少了元器件的個數，并能對內部電源電壓及輸出電壓的 變動進行抑制。在專利文獻3中還記載有：在該柵極驅動電路的內部電源電路中設置有齊 納二極管ZD與電阻R并聯連接而成的ZD/R并聯電路。使用圖12?圖15來說明在用于對 外部電源電壓進行降壓的調節器電路中設置該ZD/R并聯電路的情況。 現有技術文獻 專利文獻
[0012] 專利文獻1 :日本專利特開昭59-96828號公報（圖2) 專利文獻2 :日本專利特開2004-129413號公報（圖1) 專利文獻3 :日本專利特開2010-288444號公報（圖1)
【發明內容】
發明所要解決的技術問題
[0013] 然而，在所述圖8的調節器電路500中，若電壓發生瞬斷或瞬間降低，則如圖9所 示，VREG降低為0V或大幅度降低。若VREG大幅度降低，則提供給各電路系統70的電源 電壓大幅度降低，VREG的最低值VREG2小于各電路系統70能進行正常工作的最低電壓 (=VREG1)，從而無法維持正常工作。例如，如上所述，在鎖存電路等中會發生解除鎖存這樣 的誤動作。下面對現有的調節器電路600進行說明，該調節器電路600為防止上述現象而 實施了對策，即使電壓瞬斷或瞬間降低，也能提供可使各電路系統70正常工作的電壓。
[0014] 圖12是實施了對策的現有調節器電路600的主要部分的電路圖。圖8的調節器 電路500的輸出端子69 -側（下游側）與ZD/R并聯電路60相連接，該ZD/R并聯電路60 是由齊納二極管61與電阻64并聯連接而成的反向電流限制電路。該ZD/R并聯電路60是 在VB〈VREG0時，阻止從各電路系統70的未圖示的電容器經由M0SFET56的未圖示的體二極 管（寄生二極管）流向VB端子的電流lb的電路。雖然齊納二極管61阻止了反向電流，但 電阻64抑制反向電流，并使其流過，因此無法完全阻斷反向電流（電流lb)。
[0015] 此外，如后文中所要描述的那樣，在VB從0V開始上升時，到變為齊納二極管61的 導通電壓（0.6V左右）為止的期間內，需要該電阻64來用于向電路系統70提供電壓。接 著，對設置ZD/R并聯電路60所獲得的效果進行說明。此外，所謂齊納二極管61的導通電 壓（=〇.6V)是指正向電流上升時的電壓，是受到pn結擴散電位的影響的電壓。
[0016] 圖13是表示圖12的調節器電路600在VB發生瞬斷時的動作的圖，圖13(a)是VB 的波形圖，圖13(b)是VREG的波形圖。若在外部電源電壓端子（VB端子）上施加外部電源 電壓VB，則由于運算放大器51的動作，使得運算放大器51的負極端子53的電位反映了正 極端子52的電壓，變為與正極端子52的電壓（VERF)相等，第二連接點68的電壓成為運算 放大器51的基準電壓VREF。通過調整從運算放大器51的輸出端子54輸出的輸出電壓所輸 入的M0SFET56的柵極電壓，來調整流過第二電阻66的電流1〇,以使得在第二電阻66上產 生該基準電位VREF。該第一連接點67的電壓為（（第一電阻65的電阻值+第二電阻66的 電阻值）/第二電阻66的電阻值）XVREF，即為設定電壓VREG0。于是，滿足VREG=VREG〇-Vp， 即在VB彡VREG0的范圍內VREG為恒定電壓（VREG〇-Vp)。Vp為ZD/R并聯電路60所產生 的壓降Vp。
[0017] 另一方面，若VB發生瞬斷，則滿足VB〈VREG0,在極端情況下VB=0V。此時，各電路 系統70所儲存的電荷進行放電，反向電流經由作為逆流限制電路的ZD/R并聯電路60向VB 端子流動，但由于受到齊納二極管61的阻止，反向電流經由電阻64流動。在VB電壓〈0的 情況下，反向電流從GND開始經由各電路系統的體二極管流入電阻64。因此，當VB=0V時， 滿足VREG=VREG2而不是VREG=0。該VREG2取決于流過電阻64的電流。
[0018] 通過對電阻64進行最優化，從而將該VREG2設定在可使各電路系統70進行正常 工作的電壓OVREG1)以上，即使電壓發生瞬斷或瞬間降低，各電路系統70也能維持正常 工作。
[0019] 圖14是表示VREG的VB依賴性的圖。這里，示出調節器電路600在動作開始時、 動作停止時的VB依賴性。 當 VB > VREG0 時 VREG=VREG〇-Vp。此外，當 VB〈VREG0 時 VREG=VB-Vp。當 VB 在齊納二 極管61的導通電壓（0. 6V)?0V之間時VREG的下降率變小。這是由于當Vp在這個區間 時電阻64所產生的電壓（RXIrl)起主導作用。所述VREG被提供給各電路系統70。圖中 的圓形標記為動作點。
[0020] 圖15是VREG的溫度依賴性。即使基準電壓VREF沒有溫度依賴性，VREG的溫度 依賴性仍反映了 ZD/R并聯電路60所產生的壓降Vp的溫度依賴性。該溫度依賴性為正，若 溫度上升則Vp減小，若溫度下降則Vp增大。
[0021] S卩，在圖12所示的調節器電路600中，在VB彡VREG0的范圍內，VREG始終是比 VREG0小Vp的電壓。并且，由于VREG反映了 Vp的溫度依賴性，且具有正的溫度依賴性，因此 存在以下問題：即，在希望消除各電路系統的輸出特性中的溫度依賴性的情況下，該VREG 不適于用作電源。
[0022] 此外，在專利文獻1及2中并未記載以下調節器電路，S卩：相對于外部電源電壓的 下降能夠使調節器輸出穩定，防止各電路系統的誤動作，從而在較低的外部電源電壓下也 能使電路動作。并且，VREG不具有溫度依賴性，以使得能夠提供可使各電路系統正常工作 的電壓。
[0023] 本發明的目的在于，為解決上述問題，提供一種即使外部電源電壓發生瞬斷或瞬 間降低，也能提供可使作為負載電路的各電路系統正常工作的電壓，且可使各電路系統正 常工作的輸出電壓不具有溫度依賴性的調節器電路以及形成有該調節器電路的半導體集 成電路裝置。 解決技術問題所采用的技術方案
[0024] 為達到上述目的，根據權利要求范圍的權利要求1記載的發明，在對外部電源電 壓進行降壓，并將該電壓提供給各電路系統的調節器電路中，本發明的調節器電路具有以 下結構，包括：外部電源電壓端子；與該外部電源電壓端子相連接的開關元件；與該開關元 件相連接的第一電阻；一端與該第一電阻相連接、另一端接地的第二電阻；控制調節器電 路的運算放大器；以及與該運算放大器的正極端子相連接的基準電壓電路，所述運算放大 器的負極端子與所述第一電阻和第二電阻的連接點相連接，所述運算放大器的輸出與所述 開關元件的柵極相連接，所述開關元件和所述第一電阻的連接點與調節器電路的輸出端子 相連接，在所述調節器電路中設置有逆流限制電路，該逆流限制電路分別連接在所述外部 電源電壓端子與所述開關元件之間。
[0025] 此外，根據權利要求范圍的權利要求2記載的發明，在權利要求1所記載的的發明 中，所述逆流限制電路可以由二極管與電阻的并聯電路構成，或者僅由二極管構成，所述二 極管的陽極與所述外部電源電壓端子相連接。
[0026] 此外，根據權利要求范圍的權利要求3記載的發明，在權利要求2所記載的發明 中，所述二極管可以是pn二極管、齊納二極管或肖特基二極管。
[0027] 此外，根據權利要求范圍的權利要求4記載的發明，在權利要求1所記載的發明 中，所述開關元件可以是增強型或耗盡型的η溝道M0SFET。
[0028] 此外，根據權利要求范圍的權利要求5記載的發明，在半導體集成電路裝置中，所 述權利要求1至4的任一項所述的調節器電路和所述電路系統形成在同一半導體基板上。 發明效果
[0029] 在本發明中，通過在外部電源電壓端子與開關元件的高電位一側之間設置防止逆 流用的二極管和電阻的并聯電路（ZD/R并聯電路），提供一種即使外部電源電壓發生瞬斷 或瞬間降低，也能提供可使負載電路正常工作的電壓的調節器電路，以及形成有該調節器 電路的半導體集成電路裝置。
[0030] 并且，還能夠提供一種可使各電路系統正常工作的輸出電壓不具有溫度依賴性的 調節器電路，以及形成有該調節器電路的半導體集成電路裝置。
【專利附圖】
【附圖說明】
[0031] 圖1是本發明的第1實施例所涉及的調節器電路100的主要部分的電路圖。 圖2是表示圖1的調節器電路100在VB發生瞬斷時的動作的圖，圖2(a)是VB的波形 圖，圖2(b)是VREG的波形圖。 圖3是表示VREG的VB依賴性的圖。 圖4是VREG的溫度依賴性，圖4 (a)是VB彡VREGO+Vp的情況的圖，圖4 (b)是 VB〈VREG0+Vp的情況的圖。 圖5是本發明的第2實施例所涉及的調節器電路200的主要部分的電路圖。 圖6是表示VREG的VB依賴性的圖。 圖7是本發明的第3實施例所涉及的半導體集成電路裝置300的主要部分的俯視圖。 圖8是對外部電源電壓進行降壓的通常的調節器電路500的主要部分的電路圖。 圖9是表示圖8的調節器電路500在VB發生瞬斷時的動作的圖，圖9 (a)是VB的波形 圖，圖9(b)是VREG的波形圖。 圖10是表示VREG的VB依賴性的圖。 圖11是表示VREG的溫度依賴性的圖。 圖12是實施了對策的現有調節器電路600的主要部分的電路圖。 圖13是表示圖12的調節器電路600在VB發生瞬斷時的動作的圖，圖13(a)是VB的 波形圖，圖13(b)是VREG的波形圖。 圖14是表示VREG的VB依賴性的圖。 圖15是VREG的溫度依賴性。
【具體實施方式】
[0032] 利用以下實施例來說明實施方式。
[實施例1]
[0033] 圖1是本發明的第1實施例所涉及的調節器電路100的主要部分的電路圖。與圖 12的不同點在于，將作為反向電流限制電路的ZD/R并聯電路10在進行調節之前配置。ZD/ R并聯電路10的ZD為齊納二極管11，R為電阻14。
[0034] 該調節器電路100包括：運算放大器1 ;與運算放大器1的正極端子2相連接的基 準電壓電路5 ;M0SFET6,該M0SFET6的柵極9與運算放大器1的輸出端子4相連接；以及 ZD/R并聯電路10,該ZD/R并聯電路10的齊納二極管11的陰極13與上述M0SFET6的漏極 7相連接。還包括：與該ZD/R并聯電路10的齊納二極管11的陽極12相連接的外部電源 電壓端子（VB端子）；與M0SFET6 (增強型的η溝道型）的源極8相連接的第一電阻15 ;以 及第二電阻16,該第二電阻16的一端與上述第一電阻15相連接且另一端與接地GND相連 接。還包括：與M0SFET6的源極8和第一電阻15的連接點即第一連接點17相連接的各電 路系統20、以及與第一連接點17相連接的調節器電路100的輸出端子19。所述第一電阻 15和第二電阻16的連接點設為第二連接點18。所述運算放大器1的負極端子3與第二連 接點18相連接。所述運算放大器1分別與電源VDD和接地GND相連接。所述ZD/R并聯電 路10是齊納二極管11與電阻14并聯連接而成的電路。此外，可使用帶隙基準電路來作為 所述基準電壓電路5,因為沒有溫度依賴性。此外，也可以使用普通的pn二極管來代替齊納 二極管11。接著，對電路動作進行說明。
[0035] (a)從電池等未圖示的外部電源電路向VB端子施加外部電源電壓VB。 (b)由于運算放大器1動作，從而使M0SFET6處于導通狀態。若M0SFET6為耗盡型 M0SFET，則已處于導通狀態。
[0036] (c)輸入至運算放大器1的正極端子2的基準電壓VREF反映到負極端子3,電流 Im從VB端子開始經由ZD/R并聯電路10、M0SFET6、第一電阻15以及第二電阻16流向接地 GND，使得所反映的VREF成為第一電阻15與第二電阻16的連接點即第二連接點18的電壓。 此時，M0SFET6與第一電阻15的連接點即第一連接點17的電壓為（（第一電阻15的電阻值 +第二電阻16的電阻值）+第二電阻16的電阻值）X VREF的值，即為調節器電路100的輸 出電壓VREG的設定電壓VREG0。在外部電源電壓VB下降到VREG0為止，VREG=VREG0, VREG 為恒定電壓。該VREG(=VREG0)為各電路系統20的電源電壓，使各電路系統20正常工作。
[0037] 圖2是表示圖1的調節器電路100在VB發生瞬斷時的動作的圖，圖2(a)是VB的 波形圖，圖2(b)是VREG的波形圖。若VB發生瞬斷而導致VB〈VREG0,則電流從各電路系統 20開始經由M0SFET6的未圖示的體二極管（寄生二極管）流向VB端子。然而，被ZD/R并 聯電路10的齊納二極管11所阻止的（漏電流流過），并經由與齊納二極管11并聯連接的 電阻14而被抑制的電流（嚴格來說在該電流上還要加上齊納二極管11的漏電流）流入VB 端子。此時，M0SFET6與第一電阻15的連接點即第一連接點17的電壓高于VB，且由流過電 阻14的電流II來決定。在該電壓的最低值設為VREG2時，將該VREG2設定在能使各電路 系統20正常工作的電壓（彡VREG1)以上。此外，所述ZD/R并聯電路10是限制反向電流 流向VB端子的逆流限制電路。
[0038] 圖3是表示VREG的VB依賴性的圖。這里，示出調節器電路100在動作開始時、動 作停止時的VB依賴性。 當調節器電路100開始動作，VB從0V開始逐漸上升時，VREG保持VREG=VB-Vp的關系 進行上升。當VB彡VREGO+Vp時，滿足VREG=VREG0。Vp為ZD/R并聯電路10的壓降。
[0039] 另一方面，在調節器電路100的停止和轉移狀態下，對VB從高于VREGO+Vp的電壓 下降到0V的情況進行說明。當VB彡VREGO+Vp時，滿足VREG=VREG0，在VREGO+Vp > VB=0. 6V 的范圍內，VREG保持VREG=VB-Vp的關系下降至0. 6V。在0. 6V > VB=0的范圍內，VREG的下 降率變小。這是因為在上述區間Vp小于齊納二極管11的導通電壓Vth(=0. 6V)，由電阻14 產生的電壓（rXIr:r為電阻值，Ir為電流）起主導作用。所述VREG被提供給各電路系統 20。圖中的圓形標記為動作點。此外，0.6V為齊納二極管11的正方向的導通電壓VthO,是 正向電流開始流動時的電壓。如上文所述，該VthO是與pn結的擴散電位有關的電壓。該 電壓在0.6?0.7V左右，但此處將其設為0.6V。在齊納二極管11串聯連接的情況下，該電 壓為0. 6VX串聯數。
[0040] 圖4是VREG的溫度依賴性，圖4 (a)是VB彡VREGO+Vp的情況下的圖，圖4 (b)是 VB < VREG0+Vp的情況下的圖。該溫度依賴性反映了 Vp的溫度依賴性。
[0041] 如圖4 (a)所示，當VB彡VREG0+Vp時，滿足VREG=VREG0，不受Vp的溫度依賴性的 影響。由此，VREG沒有溫度依賴性，是平坦的。由于沒有溫度依賴性，因此即使溫度下降， 動作點處的VREG也不會下降，由此將VREGO提供給各電路系統20,能夠使各電路系統20維 持正常的動作。因此，在VREG彡VREG0的范圍內，VREG不具有溫度依賴性。
[0042] 如圖4 (b)所示，當VB < VREGO+Vp時，滿足VREG=VB-Vp，因此VREG的溫度依賴性 反映了 Vp的溫度依賴性，若動作溫度下降，則動作點的VREG下降為小于VREG0。然而，即使 在動作溫度下降的情況下，也能通過對電阻R14進行最優化以使得VREG彡VREG1，從而能夠 向各電路系統20提供可使各電路系統20正常工作的電壓。
[0043] 通過采用實施例1的結構，即使在VB發生瞬斷或瞬間降低的情況下，也能向各電 路系統20提供可使各電路系統20正常工作的電壓（3 VREG1)。 并且，在外部電源電壓VB相對于接地GND為負電壓的情況（施加負的浪涌電壓的情況 等）下，利用ZD/R并聯電路10能夠抑制過大的反向電流從第二電阻16、第一電阻15以及 電路系統20的體二極管經由M0SFET6的體二極管流向VB端子。由此，只要在一定程度的 瞬間降低時間內，充電至各電路系統的電荷不會發生放電，即能夠防止誤動作。
[實施例2]
[0044] 圖5是本發明的第2實施例所涉及的調節器電路200的主要部分的電路圖。與實 施例1的不同點在于，將僅由齊納二極管11構成的ZD電路10a作為反向電流限制電路即 ZD/R并聯電路10。其效果與實施例1基本相同，但由于具有更進一步的效果，因此對此進 行說明。
[0045] 當VB < VREG0時，流入VB端子的電流（反向流動的電流）僅為齊納二極管11的 漏電流，從而能夠使反向電流的大小變小。然而，由于具有以下所要說明的缺點，因此使用 用途有限。
[0046] 圖6是表示VREG的VB依賴性的圖。在VB達到齊納二極管11的正向導通電壓 VthO (閾值電壓=0. 6V)為止，VREG幾乎為0V，從VB超過該導通電壓VthO的時刻開始VREG 上升。由此，當VB為0V?0. 6V之間的較低電壓時，調節器電路200的輸出電壓VREG不上 升，因而無法向各電路系統20提供電壓。由此，與實施例1相比，VREG上升時的不穩定狀 態被解除時的VB變高。
[0047] 此外，在VB從高于VREG0的電壓開始下降從而變為小于VREG0的情況下，在成為 VB=VREG0+Vp的時刻，VREG開始下降。在ZD電路10a中，由于添加了流過電阻14的電流 Ir后的電流流過齊納二極管11，因此齊納二極管11的壓降Vd變大，從而Vp增大。其結果 是，VREG開始下降的VB變高。即，滿足VREG=VREG0的VB的范圍變窄。
[0048] 此外，若將齊納二極管11替換為肖特基二極管（SBD)，則能夠使導通電壓VthO小 于0. 6V(例如，0. 4V左右的電壓），因此，能夠從比上述情況更低的VB (0. 4V左右）開始解 除外部電源電壓上升時的不穩定狀態。此外，還能夠降低VREG開始下降時的VB。
[實施例3]
[0049] 圖7是本發明的第3實施例所涉及的半導體集成電路裝置300的主要部分的俯視 圖。該半導體集成電路裝置300通過以下方式制作而成：S卩，在同一半導體基板40上形成 有所述實施例1、2的調節器電路100、200,以及驅動外部功率開關元件41 (例如，IGBT :絕 緣柵型雙極晶體管等）的控制電路25,檢測功率開關元件41的過電壓、過電流的電流檢測 電路26,保護功率開關元件41的電壓檢測電路27,以及信號傳輸電路28等各電路系統20。 對調節器電路100、200來說，這些各電路系統20是負載電路。該調節器電路100、200的外 部電源電壓端子（VB端子）例如與電池等外部電源電路46相連接。輸出端子19通過實線 所示的電源布線42與各電路系統20相連接，VREG為各電路系統20的內部電源電壓。此 夕卜，控制電路25的輸出端子44與功率開關元件41的柵極45相連接，利用來自輸出端子44 的輸出信號對開關元件41進行控制。
[0050] 所述各電路系統20具有由未圖示的各種擴散區域形成的邏輯電路，各電路系統 20 (控制電路25、電流檢測電路26)與功率開關元件41之間以虛線43所示的路徑進行信 號的交換。此外，各種擴散區域是阱區、源區以及漏區等，用于形成構成邏輯電路的M0SFET。 此外，電源布線42和虛線43所示的布線由導電膜形成，該導電膜經由絕緣膜形成在半導體 基板40上。
[0051] 此外，所述齊納二極管11和電阻14例如由多晶硅膜形成，該多晶硅膜經由絕緣膜 形成在半導體基板40上，或者由半導體基板40內的擴散區域形成。 由于將調節器電路100、200的輸出電壓VREG作為所述各電路體統20的內部電源電 壓，因此在形成本發明的調節器電路100、200的半導體集成電路裝置40中，即使在外部電 源電壓VB發生瞬斷或瞬間降低的情況下，各電路系統20也能維持正常工作，并能夠穩定且 可靠地驅動、檢測以及保護與該半導體集成電路裝置40進行信號交換的外部功率開關元 件41。
[0052] 此外，通過將并聯電路10的位置改變為M0SFET6的漏極側，完全抑制了瞬間降低 時的反向電流，并且，通過利用儲存于功率開關元件41的柵極的電荷來向內部電路進行供 電，從而對于更長時間的電壓的瞬間降低，也能夠提供相對較穩定的輸出。 標號說明
[0053] 1運算放大器 2正極端子 3負極端子 4,19,44輸出端子 5基準電壓電路 6 M0SFET 7漏極 8源極 9,45柵極 10 ZD/R并聯電路 10a ZD電路 11齊納二極管 12陽極 13陰極 14電阻 15第一電阻 16第二電阻 17第一連接點 18第二連接點 20各電路系統 25控制電路 26電流檢測電路 27電壓檢測電路 28信號傳輸電路 40半導體基板 41功率開關元件（IGBT等） 42電源布線 43虛線 46外部電源電路（電池等） 47 GND布線 100, 200調節器電路 300半導體集成電路裝置 VREF基準電壓 VB外部電源電壓 VREG調節器電路的輸出電壓 VREG0 設定電壓 VREG1可使各電路系統20正常工作的VREG VREG2 VREG的最低電壓 Ir，II流過電阻14的電流 12流過各電路系統10的電流
【權利要求】
1. 一種調節器電路，該調節器電路對外部電源電壓進行降壓，并將該電壓提供給各電 路系統，其特征在于，包括： 外部電源電壓端子；與所述外部電源電壓端子相連接的開關元件；與所述開關元件相 連接的第一電阻；一端與所述第一電阻相連接、另一端接地的第二電阻；控制調節器電路 的運算放大器；以及與該運算放大器的正極端子相連接的基準電壓電路，所述運算放大器 的負極端子與所述第一電阻和第二電阻的連接點相連接，所述運算放大器的輸出與所述開 關元件的柵極相連接，所述開關元件和所述第一電阻的連接點與調節器電路的輸出端子相 連接，在所述調節器電路中設置有逆流限制電路，該逆流限制電路分別連接在所述外部電 源電壓端子與所述開關元件之間。
2. 如權利要求1所述的調節器電路，其特征在于， 所述逆流限制電路由二極管與電阻的并聯電路構成，或者僅由二極管構成，所述二極 管的陽極與所述外部電源電壓端子相連接。
3. 如權利要求2所述的調節器電路，其特征在于， 所述二極管是pn二極管、齊納二極管或肖特基二極管。
4. 如權利要求1所述的調節器電路，其特征在于， 所述開關元件是增強型或耗盡型的η溝道MOSFET。
5. -種半導體集成電路裝置，其特征在于， 所述權利要求1至4的任一項所述的調節器電路和所述電路系統形成在同一半導體基 板上。
【文檔編號】H02M3/155GK104104225SQ201410143651
【公開日】2014年10月15日 申請日期:2014年4月11日 優先權日:2013年4月12日
【發明者】小濱考德 申請人:富士電機株式會社