輸入級esd保護電路的制作方法
【專利摘要】本發明公開了一種輸入級ESD保護電路，涉及深亞微米工藝下集成電路靜電放電保護設計的【技術領域】。本發明公開的輸入級ESD保護電路包括二極管串、電源鉗位ESD保護電路、ESD幅值特征探測模塊以及傳輸門模塊。本發明提出的輸入級ESD保護電路能夠在輸入壓焊點對地的正向ESD沖擊下，有效的把輸入級的柵氧化層和輸入壓焊點間的電連接關系斷開，使得輸入級的柵氧化層免受ESD事件帶來的過壓擊穿，同時，在正常數據傳輸時，保證信號基本沒有衰減。
【專利說明】輸入級ESD保護電路
【技術領域】
[0001]本發明涉及深亞微米工藝下靜電放電【技術領域】，更具體涉及一種輸入級ESD保護電路。
【背景技術】
[0002]隨著集成電路工藝技術節點的不斷進步，芯片靜電放電保護的設計難度越來越大。工藝的進步使得半導體電子器件的柵氧化層變得更薄、PN結變得更淺、溝道變得更短，這些特點都很大程度上削弱了半導體電子器件抗ESD沖擊的能力。因此，深亞微米工藝下，集成電路的ESD保護是一個棘手而又必須解決的問題。
[0003]集成電路片上ESD保護電路可以分為三類，它們是:輸入級ESD保護電路、輸出級ESD保護電路以及電源和地之間的ESD保護電路。對于輸入級ESD保護電路，當ESD沖擊發生在輸入壓焊點與地之間時，在ESD泄放通路完全打開之前，輸入壓焊點上通常會發生一個瞬態過壓的事件，這個瞬態過壓脈沖的持續時間一般比較短，但幅值遠大于芯片正常的操作電壓。在傳統集成電路工藝中，由于柵氧化層比較厚，輸入級反相器的柵氧化層通常能夠承受由于ESD事件帶來的瞬態過壓沖擊，但是隨著柵氧化層的不斷減薄，瞬態過壓脈沖造成輸入級反相器柵氧化層失效的可能性越來越大。因此，在深亞微米工藝中，輸入級的ESD保護電路設計不僅要致力于提高保護器件自身的抗擊ESD沖擊的能力，同時也要保證輸入壓焊點在ESD沖擊下形成的過壓脈沖幅值不能超過輸入級反相器的柵氧化層擊穿電壓。
[0004]圖1所示為傳統工藝下典型的輸入級ESD保護電路示意圖。圖1中的ESD保護元件包括:二極管串D1-D4、鎮流電阻Rb以及電源鉗位ESD保護電路。鎮流電阻Rb的作用是保證ESD事件發生時，ESD電流走的是設計好的泄放通路，而不是常規的數據通路。圖1所示電路中，ESD電荷的泄放路徑由二極管D1-D4和電源鉗位ESD保護電路組成，在不同的ESD沖擊模式下，不同的泄放元件會進入開啟狀態，提供低阻的泄放通路把ESD電流泄放掉。在壓焊點對地的正向沖擊下，ESD電荷的導通路徑是經由正向導通的二極管D1和D2和觸發了的電源鉗位ESD保護電路由壓焊點泄放到地，由于此種沖擊模式下，電流流經的電路元件最多，在壓焊點上造成的鉗位電壓最大，最容易造成輸入級柵氧化層的擊穿。在深亞微米工藝中，由保護元件形成的鉗位電壓與柵氧化層擊穿電壓之間的設計窗口變得越來越小，傳統的輸入級ESD保護電路已經不能有效防止輸入級反相器柵氧化層的擊穿。
【發明內容】
[0005](一)要解決的技術問題
[0006]本發明要解決的技術問題是如何防止輸入級反相器柵氧化層被擊穿，同時保證正常的數據傳輸無衰減。
[0007](二)技術方案
[0008]為了解決上述技術問題，本發明提供了一種輸入級ESD保護電路，所述電路包括二極管串、電源鉗位ESD保護電路、ESD幅值特征探測模塊以及傳輸門模塊；
[0009]所述二極管串包括二極管DpD2、D3、D4 ;所述二極管D1的陽極與所述輸入級ESD保護電路的壓焊點相連，所述二極管D1的陰極與所述二極管D2的陽極相連，所述二極管D2的陰極與所述輸入級ESD保護電路的電源線Vdd相連；所述二極管D3的陽極與所述二極管D4的陰極相連，所以二極管D4的陽極與所述輸入級ESD保護電路的地線Vss相連，所述二極管D3的陰極與所述輸入級ESD保護電路的壓焊點相連；
[0010]所述電源鉗位ESD保護電路包括:PM0S晶體管Mpl、NMOS晶體管Mnl、NMOS晶體管Mbig、NM0S晶體管Mfb、電阻R、電容C ;所述Mpl的源極與所述電源線VDD、所述Mbig的漏極以及所述電阻R的一端連接，電阻R的另一端與所述電容C、Mpl的柵極、Mnl的柵極以及Mfb的漏極連接；所述電容C的另一端與所述Mfb的源極、Mnl的源極、Mbig的源極以及所述地線Vss連接；Mfb的柵極與Mbig的柵極、Mpl的漏極、Mnl的漏極連接；
[0011]所述ESD幅值特征探測模塊包括電阻R1, NMOS晶體管Mnc’反相器INV1' INV2, INV3以及INV4 ;所述電阻R1的一端與所述輸入級ESD保護電路的壓焊點連接；所述電阻R1的另一端與Mn。的漏極、Mn。的柵極、INV1的輸入端連接；所述1。的源極與所述地線Vss連接JNV1的輸出端與INV2的輸入端、INV3的輸入端連接；所述INV2的輸出端與控制信號ESDX連接；所述INV3的輸出端與INV4的輸入端連接；所述INV4的輸出端與控制信號ESD連接JNV1'INV3以及INV4的電源端均與所述輸入級ESD保護電路的壓焊點相連，INV2的電源端與所述輸入級ESD保護電路的電源線Vdd相連；
[0012]所述傳輸門模塊包括:PM0S晶體管Mpt，NMOS晶體管Mnt ;所述Mpt的柵極與控制信號ESD連接；Mpt的源極與Mnt的漏極以及所述輸入級ESD保護電路的壓焊點相連；所述Mnt的柵極與控制信號ESDX連接；Mpt的漏極與Mnt的源極、PMOS晶體管Mp的柵極、NMOS晶體管Mn的柵極連接。
[0013]優選地，所述控制信號ESDX以及ESD的反相器驅動鏈是相互獨立的。
[0014](三)有益效果
[0015]本發明提供了一種輸入級ESD保護電路，該電路能夠在ESD事件發生時，有效的斷開壓焊點與輸入反相器柵氧化層間的電連接關系，保證輸入級柵氧化層免受ESD事件帶來的過壓擊穿，同時，本發明提出的輸入級ESD保護電路在正常數據傳輸時，信號基本沒有衰減。
【專利附圖】
【附圖說明】
[0016]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0017]圖1為傳統工藝下一種常見的輸入級ESD保護電路結構示意圖；
[0018]圖2為本發明的輸入級ESD保護電路的電路結構示意圖；
[0019]圖3為為了證明柵氧化層與輸入壓焊點在ESD事件下電連接關系斷開而額外添加電阻兀件Rf后的電路不意圖；
[0020]圖4為模擬的人體模型ESD電流源波形圖，以及在此ESD事件下，傳統輸入級ESD保護電路和本發明的輸入級ESD保護電路中IN節點電壓隨時間變化的示意圖；
[0021]圖5為在模擬的人體模型ESD事件下傳統輸入級ESD保護電路和本發明的輸入級ESD保護電路中IN1節點電壓隨時間變化的示意圖；
[0022]圖6為在模擬的人體模型ESD事件下本發明的輸入級ESD保護電路中ESD節點和MG節點電壓隨時間變化的示意圖；
[0023]圖7為在正常的數據傳輸時，施加在本發明的輸入級ESD保護電路中IN節點的電
壓信號；
[0024]圖8為在圖7所示的IN信號驅動下，本發明的輸入級ESD保護電路中IN1節點電壓隨時間的變化示意圖。
【具體實施方式】
[0025]下面結合附圖和實施例對本發明作進一步詳細描述。以下實施例用于說明本發明，但不能用來限制本發明的范圍。
[0026]本發明提出的輸入級ESD保護電路，在傳統工藝下已有的輸入級ESD保護電路的基礎上，于壓焊點和輸入反相器的柵氧化層間加入了傳輸門，該傳輸門由ESD幅值特征探測模塊進行控制，當ESD沖擊在壓焊點上造成過壓時，傳輸門斷開，避免過壓造成輸入反相器柵氧化層的擊穿，在正常數據傳輸時，控制信號保證傳輸門完全開啟，使得信號衰減最小。
[0027]圖2所示是本發明的輸入級ESD保護電路結構示意圖，該電路包括:二極管串、電源鉗位ESD保護電路、ESD幅值特征探測模塊以及傳輸門模塊。
[0028]所述二極管串包括二極管DpD2、D3、D4 ;所述二極管D1的陽極與所述輸入級ESD保護電路的壓焊點相連，所述二極管D1的陰極與所述二極管D2的陽極相連，所述二極管D2的陰極與所述輸入級ESD保護電路的電源線Vdd相連；所述二極管D3的陽極與所述二極管D4的陰極相連，所以二極管D4的陽極與所述輸入級ESD保護電路的地線Vss相連，所述二極管D3的陰極與所述輸入級ESD保護電路的壓焊點相連；所述二極管串用于在發生壓焊點對電源線或者地線的ESD沖擊時，為ESD電流提供正向導通的低阻通路，在信號正常傳輸時，起到電源線、地線與壓焊點之間的信號隔離作用。
[0029]所述電源鉗位ESD保護電路包括:PM0S晶體管Mpl、NMOS晶體管Mnl、NMOS晶體管Mbig、NM0S晶體管Mfb、電阻R、電容C ;所述Mpl的源極與所述電源線VDD、所述Mbig的漏極以及所述電阻R的一端連接，電阻R的另一端與所述電容C、Mpl的柵極、Mnl的柵極以及Mfb的漏極連接；所述電容C的另一端與所述Mfb的源極、Mnl的源極、Mbig的源極以及所述地線Vss連接；Mfb的柵極與Mbig的柵極、Mpl的漏極、Mnl的漏極連接；所述電源鉗位ESD保護電路用于在芯片遭受ESD沖擊時，迅速在電源線和地線間提供低阻導電通路，構成ESD電流泄放路徑的重要組成部分。在芯片正常操作時，電源鉗位ESD保護電路不開啟，保證較小的漏電流。
[0030]所述ESD幅值特征探測模塊包括電阻R1, NMOS晶體管Mnc’反相器INV1' INV2, INV3以及INV4 ;所述電阻R1的一端與所述輸入級ESD保護電路的壓焊點連接；所述電阻R1的另一端與Mn。的漏極、Mn。的柵極、INV1的輸入端連接；所述1。的源極與所述地線Vss連接JNV1的輸出端與INV2的輸入端、INV3的輸入端連接；所述INV2的輸出端與控制信號ESDX連接；所述INV3的輸出端與INV4的輸入端連接；所述INV4的輸出端與控制信號ESD連接JNV1'INV3以及INV4的電源端均與所述輸入級ESD保護電路的壓焊點相連，INV2的電源端與所述輸入級ESD保護電路的電源線Vdd相連。所述ESD幅值特征探測模塊用于在壓焊點發生ESD沖擊時，向傳輸門發出有效的控制信號把傳輸門關斷，在正常數據傳輸時，保證傳輸門的完全開啟。
[0031 ] 所述傳輸門模塊包括:PM0S晶體管Mpt，NMOS晶體管Mnt ;所述Mpt的柵極與控制信號ESD連接；Mpt的源極與Mnt的漏極以及所述輸入級ESD保護電路的壓焊點相連；所述Mnt的柵極與控制信號ESDX連接；Mpt的漏極與Mnt的源極、PMOS晶體管Mp的柵極、NMOS晶體管Mn的柵極連接。所述傳輸門模塊用于在壓焊點發生ESD沖擊時，根據ESD幅值電壓探測模塊發出的控制信號，實現壓焊點與輸入反相器柵氧化層之間的電隔離，確保輸入反相器的柵氧化層免受過壓擊穿。同時，在信號正常傳輸時，保證信號基本沒有衰減。
[0032]圖2中，數據在正常傳輸時，傳輸門的控制信號ESD信號為邏輯低、ESDX信號為邏輯高。此時傳輸門完全打開，數據通過傳輸門和輸入級反相器送入內部電路，其中輸入極反相器包括PMOS晶體管Mp以及NMOS晶體管Mn。當壓焊點相對地的正向ESD事件發生時，ESD信號變為邏輯高、ESDX信號變為邏輯低，此時傳輸門完全關斷，使得輸入級反相器的柵氧化層免受過壓擊穿的損壞，而ESD泄放電流從二極管Dl、D2和電源鉗位ESD保護電路組成的泄放路徑泄放。傳輸門的控制信號ESD和ESDX的反相器驅動鏈是相互獨立的，這是為了確保傳輸門在正常數據傳輸時的完全開啟以及在ESD事件下的完全關斷狀態。
[0033]為了證明傳輸門在ESD事件下確實處于完全關斷的狀態，在仿真中，額外的電阻Rf添加到了 IN1節點和地線之間，如圖3所示，以證明IN1節點在ESD事件造成的過壓脈沖下的浮空狀態。
[0034]圖4中，一個幅值達到2A的電流脈沖，用以模擬人體模型下等效3kV的ESD事件，在這個事件下，傳統輸入級ESD保護電路的IN節點電壓峰值高達15V左右，而本發明提出的輸入級ESD保護電路則只有6V左右的峰值，遠低于傳統的結構。本發明提出的保護電路IN節點峰值電壓減小的原因是額外的ESD幅值特征探測元件加入到了壓焊點與地線之間，與原有的泄放通路構成了并聯的關系，使得整個通路的等效電阻減小。從圖4中，傳統輸入級ESD保護電路和本發明提出的輸入級ESD保護電路IN節點電壓到達峰值后隨時間迅速往下掉這一事實，可以得到圖1和圖2中的電源鉗位ESD保護電路已經被該ESD電流有效觸發。
[0035]圖5中，在模擬的ESD事件下，傳統保護電路IN1節點的電壓基本與IN節點一致，IN1節點的電壓就是輸入反相器柵氧化層的電壓，在65nm的CMOS集成電路工藝中，柵氧化層的擊穿電壓通常為5V，傳統保護電路在IN1節點處形成的過壓幅值遠大于5V，很容易擊穿輸入反相器的柵氧化層。通過本發明提出的設計理念，IN1節點在IN節點電壓超過5V的時候，二者之間的電連接關系就斷開了，IN1節點上的電荷通過圖3中的電阻Rf泄放到地，使得本發明提出的輸入級ESD保護電路IN1節點電壓迅速被拉低；隨著靜電電流的泄放，當IN節點上的電壓幅值又低于5V的時候，傳輸門再次打開，IN1節點再次被IN節點驅動，以此有效避免過壓對輸入級反相器柵氧化層的損壞。
[0036]圖6中，在模擬的ESD事件下，本發明提出的輸入級ESD保護電路的ESD信號在IN上電壓超過5V時，轉入邏輯高狀態，預示著ESD事件在壓焊點上發生，把IN1信號與IN信號間的電連接斷開。同時MG信號隨時間的變化說明了電源鉗位ESD保護電路被有效觸發了，并且隨著靜電電荷的泄放，電源線VDD上看到的鉗位電壓越來越小。
[0037]圖7是模擬數據正常傳輸時，施加在IN節點上的信號隨時間的變化示意圖；圖8是在模擬的IN節點信號電壓驅動下，IN1節點信號隨時間的變化示意圖；在數據正常傳輸時，一個2.5V的直流電壓給電源線Vdd供電，從圖中可以看出本發明提出的輸入級ESD保護電路基本沒有帶來信號傳輸的衰減。
[0038]以上實施方式僅用于說明本發明，而非對本發明的限制。盡管參照實施例對本發明進行了詳細說明，本領域的普通技術人員應當理解，對本發明的技術方案進行各種組合、修改或者等同替換，都不脫離本發明技術方案的精神和范圍，均應涵蓋在本發明的權利要求范圍當中。
【權利要求】
1.一種輸入級ESD保護電路，其特征在于，所述電路包括二極管串、電源鉗位ESD保護電路、ESD幅值特征探測模塊以及傳輸門模塊； 所述二極管串包括二極管DpD2、D3、D4 ;所述二極管D1的陽極與所述輸入級ESD保護電路的壓焊點相連，所述二極管D1的陰極與所述二極管D2的陽極相連，所述二極管D2的陰極與所述輸入級ESD保護電路的電源線Vdd相連；所述二極管D3的陽極與所述二極管D4的陰極相連，所以二極管D4的陽極與所述輸入級ESD保護電路的地線Vss相連，所述二極管D3的陰極與所述輸入級ESD保護電路的壓焊點相連； 所述電源鉗位ESD保護電路包括:PMOS晶體管Mpl、NMOS晶體管Mnl、NMOS晶體管Mbig、NMOS晶體管Mfb、電阻R、電容C ;所述Mpl的源極與所述電源線VDD、所述Mbig的漏極以及所述電阻R的一端連接，電阻R的另一端與所述電容C、Mpl的柵極、Mnl的柵極以及Mfb的漏極連接；所述電容C的另一端與所述Mfb的源極、Mnl的源極、Mbig的源極以及所述地線Vss連接；Mfb的柵極與Mbig的柵極、Mpl的漏極、Mnl的漏極連接； 所述ESD幅值特征探測模塊包括電阻R1, NMOS晶體管Mnc’反相器INV1、INV2、INV3以及INV4 ;所述電阻R1的一端與所述輸入級ESD保護電路的壓焊點連接；所述電阻R1的另一端與Mne的漏極、Mnc的柵極、INV1的輸入端連接；所述Mne的源極與所述地線Vss連接JNV1的輸出端與INV2的輸入端、INV3的輸入端連接；所述INV2的輸出端與控制信號ESDX連接；所述INV3的輸出端與INV4的輸入端連接；所述INV4的輸出端與控制信號ESD連接JNV1UNV3以及INV4的電源端均與所述輸入級ESD保護電路的壓焊點相連，INV2的電源端與所述輸入級ESD保護電路的電源線Vdd相連； 所述傳輸門模塊包括=PMOS晶體管Mpt，NMOS晶體管Mnt ;所述Mpt的柵極與控制信號ESD連接；Mpt的源極與Mnt的漏極以及所述輸入級ESD保護電路的壓焊點相連；所述Mnt的柵極與控制信號ESDX連接；Mpt的漏極與Mnt的源極、PMOS晶體管Mp的柵極、NMOS晶體管Mn的柵極連接。
2.根據權利要求1所述的電路，其特征在于，所述控制信號ESDX以及ESD的反相器驅動鏈是相互獨立的。
【文檔編號】H02H3/20GK103795026SQ201410071681
【公開日】2014年5月14日 申請日期:2014年2月28日 優先權日:2014年2月28日
【發明者】王源, 陸光易, 曹健, 賈嵩, 張興 申請人:北京大學