具有整流電路的電路配置結構的制作方法

具有整流電路的電路配置結構的制作方法
【專利摘要】本發明公開了一種具有整流電路的電路配置結構。該整流電路包括第一和第二負載端子，第一半導體器件，其具有負載路徑并被配置為接收驅動信號，以及多個第二半導體器件，其每一個都具有負載路徑并且每一個都被配置為接收驅動信號。第二半導體器件的負載路徑被串聯連接，并且被串聯連接到第一半導體器件的負載路徑。具有第一半導體器件和第二半導體器件的串聯電路連接在負載端子之間。每個第二半導體器件都被配置為接收至少一個第二半導體器件的負載路徑電壓或至少第一半導體器件的負載路徑電壓作為驅動電壓。第一半導體器件被配置為接收所述多個第二半導體器件的至少一個的負載路徑電壓作為驅動電壓。
【專利說明】具有整流電路的電路配置結構
[0001]優先權聲明
[0002]本申請要求于2012年7月11日提交的美國專利申請號13/546，510以及13/834，700的優先權，上述申請的全部內容通過引用并入本文。
【技術領域】
[0003]本發明的實施方式涉及具有整流器的電路配置結構。
【背景技術】
[0004]整流器是允許電流在第一方向上流動，而防止電流在相反的第二方向上流動的電子電路或電子器件。這種整流器廣泛應用于汽車、工業和消費應用，尤其是功率轉換和驅動應用中的各種電子電路。
[0005]常規整流器可以用二極管實現，其正向偏置時傳導電流，而反向偏置時阻斷。然而，當正向偏置時，二極管導致相對較高的損耗。這些損耗與通過二極管的電流成正比。尤其是在其中高電流可能流過整流器的功率轉換應用或供電應用中，可能發生顯著損耗。此夕卜，由于反向恢復效應，當用于功率轉換或驅動應用的二極管(功率二極管)從正向偏置狀態改變為反向偏置狀態時，它不會立即阻斷，因此有可能存在電流在相反方向上流動的一時間段。
[0006]整流器也可以用MOSFET (功率MOSFET)和用于MOSFET的合適的驅動電路來實現。常規功率MOSFET包括集成二極管，被稱為體二極管，其在MOSFET的漏極端子和源極端子之間是有效的。憑借這個二極管，當在漏極和源極端子之間施加了反向偏置MOSFET的電壓時，MOSFET總是傳導電流。在η型MOSFET (ρ型MOSFET)中，反向偏置MOSFET的電壓是正的源極-漏極電壓(負的源極-漏極電壓)。驅動電路在每當MOSFET被反向偏置時接通MOSFET。導通狀態的MOSFET上發生的損耗低于在類似工作條件下二極管發生的損耗。然而，可能被用于整流器、驅動應用或功率轉換應用的功率MOSFET可具有顯著的輸出電容，其需要在每當MOSFET被接通/斷開時被充電/放電。該電容會導致開關損耗和開關延遲。
[0007]因此，一般需要提供一種具有整流電路的電路配置結構，該整流電路具有降低的損耗。

【發明內容】

[0008]第一實施方式涉及一種包括整流電路的電路配置結構。該整流電路包括:第一和第二負載端子；第一半導體器件，具有負載路徑和控制端子；以及多個第二半導體器件，其每一個都具有在第一負載端子和第二負載端子之間的負載路徑和控制端子。第二半導體器件的負載路徑串聯連接并且串聯連接到第一半導體器件的負載路徑，并且具有第一半導體器件和第二半導體器件的串聯電路連接在整流電路的負載端子之間，第二半導體器件之一的控制端子連接到第一半導體器件的負載端子之一，并且其中，除該一個第二半導體器件以外的第二半導體器件的控制端子連接到該一個第二半導體器件的負載端子。[0009]第二實施方式涉及整流電路。該整流電路包括:第一和第二負載端子；第一半導體器件，具有負載路徑并被配置為接收驅動信號；以及多個第二半導體器件，每一個都具有負載路徑并且都被配置為接收驅動信號。第二半導體器件的負載路徑串聯連接并且串聯連接到第一半導體器件的負載路徑，具有第一半導體器件和第二半導體器件的串聯電路連接在負載端子之間。每個第二半導體器件都被配置為接收至少一個第二半導體器件的負載路徑電壓或至少第一半導體器件的負載路徑電壓作為驅動電壓，而第一半導體器件被配置為接收該多個第二半導體器件的至少一個的負載路徑電壓作為驅動電壓。
【專利附圖】

【附圖說明】
[0010]現在將參考附圖來說明示例。附圖用來說明基本原理，因此只示出了對于理解基本原理來說所需的方面。附圖未按比例繪制。在附圖中相同的參考標號表示相似特征。
[0011]圖1示意性示出了具有整流電路的電路配置結構；
[0012]圖2示出了包括串聯電路的整流電路的第一實施方式，該串聯電路具有串聯連接的第一半導體器件和多個第二半導體器件；
[0013]圖3示出了包括串聯電路的整流電路的第二實施方式，該串聯電路具有串聯連接的第一半導體器件和多個第二半導體器件；
[0014]圖4示出了包括串聯電路的整流電路的第三實施方式，該串聯電路具有串聯連接的第一半導體器件和多個第二半導體器件；
[0015]圖5示出了整流電路的一個實施方式，該電路包括檢測電路和控制驅動電路；
[0016]圖6詳細地示出了圖5的整流電路和控制驅動電路的一個實施方式；
[0017]圖7A和7B示出了檢測電路的實施方式；
[0018]圖8A和8B不出了包括串聯電路的整流電路的其他實施方式，該串聯電路具有串聯連接的第一半導體器件和多個第二半導體器件；
[0019]圖9示出了具有升壓轉換器拓撲結構的功率轉換器電路；
[0020]圖10示出了具有降壓轉換器拓撲結構的功率轉換器電路；
[0021]圖11示出了具有反激轉換器拓撲結構的功率轉換器電路；
[0022]圖12示出了具有雙管正激(TTF)拓撲結構的功率轉換器電路；
[0023]圖13示出了具有相移零電壓開關(ZVS)全橋拓撲結構的功率轉換器電路；
[0024]圖14不出了具有硬開關半橋拓撲結構的功率轉換器電路；
[0025]圖15示出了具有LLC諧振DC/DC轉換器拓撲結構的功率轉換器電路；
[0026]圖16示出了根據另一個實施方式具有開關和整流電路的電路配置結構；
[0027]圖17示出了圖16的開關和整流電路的實施方式；
[0028]圖18A和圖18B示出了檢測電路的其他實施方式；
[0029]圖19示出了檢測電路的另一個實施方式；
[0030]圖20示出了半橋的一個實施方式，該半橋包括在低側控制電路和高側整流電路之間的信號通信路徑；
[0031]圖21A至21C示出了實現為FINFET的一個第二半導體器件的第一實施方式；
[0032]圖22A至22C示出了實現為FINFET的一個第二半導體器件的第二實施方式。
[0033]圖23示出了根據第一實施方式的半導體基體的縱剖視圖，在該實施方式中，第一半導體器件和多個第二半導體器件被實現在一個半導體鰭中；
[0034]圖24示出了根據第二實施方式的半導體基體的縱剖視圖，在該實施方式中，第一半導體器件和多個第二半導體器件被實現在一個半導體鰭中；
[0035]圖25示出了根據第三實施方式的半導體基體的俯視圖，在該實施方式中，第一半導體器件和每個都包括數個FINFET元件的多個第二半導體器件被實現；
[0036]圖26示出了包括并聯連接的數個FINFET元件的一個第二半導體器件的縱剖視圖；
[0037]圖27A至27C示出了包括并聯連接的數個FINFET元件的一個第二半導體器件的另一個實施方式；
[0038]圖28示出了串聯連接的圖27中所示類型的兩個第二半導體器件；
[0039]圖29示出了根據另一個實施方式的第一晶體管的縱剖視圖；
[0040]圖30示出了根據另一個實施方式的第二晶體管的縱剖視圖；
[0041]圖31示出了包括第一半導體器件和多個第二半導體器件的整流電路的另一個實施方式；
[0042]圖32示意性示出了實現為ρ型MOSFET的第一半導體器件的特征曲線；
[0043]圖33示出了圖31的整流電路的第一變形例；
[0044]圖34示出了圖31的整流電路的第二變形例；
[0045]圖35示出了圖31的整流電路的第三變型例；
[0046]圖36示出了圖31的整流電路的第四變形例。
【具體實施方式】
[0047]以下將結合附圖進行說明，該附圖構成說明書的一部分，其中本發明可以實施的【具體實施方式】通過附圖的方式被示出。
[0048]圖1示出了具有連接在第一電路塊201和第二電路塊202之間的整流電路10的電路配置結構。每一個電路塊201、202都包括電子器件、電壓源、電流源中的至少一個，至少一個用于施加電勢的端子。以下參考附圖對第一和第二電路塊的一些實施方式進行說明。
[0049]整流電路10包括耦接到第一電路塊201的第一負載端子和耦接到第二電路塊202的第二負載端子。整流電路10被配置為當第一和第二負載端子12、13之間的電壓Vl具有第一極性時傳導電流II，當電壓Vl具有與第一極性相反的第二極性并且其大小低于整流電路10的電壓阻斷能力時為阻斷。電壓阻斷能力定義可能會被整流電路10阻斷的最大電壓。只為說明的目的，假定當電壓Vl是第一和第二負載端子12、13之間的正電壓時，電壓Vl具有第一極性，假定當電壓Vl是第一和第二負載端子12、13之間的負電壓時，電壓Vl具有第二極性。
[0050]圖2示出了整流電路10的第一實施方式。參照圖2，整流電路10包括第一半導體器件2和多個第二半導體器件3^3#
[0051]第一半導體器件2具有第一負載端子22和第二負載端子23之間的負載路徑和控制端子21，并且可以呈現負載路徑傳導電流的導通狀態，以及負載電路阻斷的斷開狀態。根據圖1的第一半導體器件2被實現為晶體管器件(晶體管)。具體而言，根據圖2的第一半導體器件被實現為M0SFET，其中控制端子21是柵極端子，第一和第二 22、23負載端子分別是源極和漏極端子。在下文中，第一半導體器件將被稱為第一晶體管。[0052]在圖2中以及在以下附圖中，后面帶有下標的參考標號“3”表示各個第二半導體器件。各個第二半導體器件的相同部分(如控制端子和負載端子)具有后面帶有下標的相同參考符號。例如，S1表示第二半導體器件的第一個第二半導體器件，其具有控制端子以及第一和第二負載端子32^33”在下文中，當提到第二半導體器件中的任意一個或多個第二半導體器件時，并且當不需要區分各個第二半導體器件時，沒有索引的參考標號3、31、32,33將用于表示第二半導體器件及其各個部分。
[0053]第二半導體器件3在圖5所示的實施方式中被實現為晶體管器件(晶體管)，并且在下文中被稱為第二晶體管。每個第二晶體管3都具有控制端子31和第一負載端子32與第二負載端子33之間的負載路徑。第二半導體器件的負載路徑32-33彼此串聯連接，以便一個第二晶體管的第一負載端子連接到相鄰第二晶體管的第二負載端子。此外，第二晶體管3的負載路徑與第一半導體器件2的負載路徑22-23串聯連接，以便第一半導體器件和該多個第二晶體管3形成共源共柵狀電路(cascode-like circuit)。
[0054]參見圖3，有η個第二晶體管3，其中η>1 (或n>2)。從這些η個第二晶體管3中，第一個第二晶體管S1是以下第二晶體管，其在具有η個第二晶體管3的串聯電路中被布置為最接近第一半導體器件2，并且其負載路徑直接連接到第一半導體器件2的負載路徑22-23。第η個第二晶體管3η是以下第二晶體管，其在具有η個第二晶體管3的串聯電路中被布置為最遠離第一半導體器件2。在圖5示出的實施方式中，有η=4個第二晶體管3。然而，這只是一個例子，第二晶體管3的數量η可以被任意選擇，即，取決于半導體器件布置結構的期望的電壓阻斷能力。在下文中對此進行了更詳細的解釋。
[0055]每個第二晶體管3使其控制端子31連接到另一個第二晶體管3的一個負載端子，或者連接到第一晶體管2的一個負載端子。在圖1所示的實施方式中，第I個第二晶體管
使其控制端子3^連接到第一晶體管2的第一負載端子22。其他的第二晶體管32-3n_i的每一個使它們的控制端子312-31?連接到串聯電路中在第一半導體器件2的方向上相鄰的第二晶體管的第一負載端子32^323。為了說明的目的，假設3i是除第I個第二晶體管S1以外的第二晶體管32-3n中的一個。在這種情況下，此第二晶體管(上部第二晶體管Wi的控制端子31i連接到相鄰的第二晶體管(下部第二晶體管)3^的第一負載端子32g。上部第二晶體管3i的控制端子連接到其的下部第二晶體管3η的第一負載端子32η不直接連接到此上部第二晶體管3i的負載端子321、33i之一。根據另一個實施方式(圖中未不出)，一個第二晶體管3i的控制端子31i沒有連接到與第二晶體管3i直接連接的第二晶體管3η的第一負載端子31η，而是連接到遠離該晶體管的第二晶體管31-k的負載端子32i_k，其中k>l。如果，例如k=2，則第二晶體管3,的控制端子31i連接到第二晶體管3卜2的第一負載端子32"，其為串聯電路中在第一晶體管2的方向上遠離第二晶體管3i的兩個第二晶體管。
[0056]參照圖2，第一晶體管2和第二晶體管3可以被實現為MOSFET。這些MOSFET的每一個都使柵極端子作為控制端子21、31，源極端子作為第一負載端子22、32，以及漏極端子作為第二負載端子23、33。MOSFET是壓控器件，其可以由施加在柵極和源極端子(控制端子和第一負載端子)之間的電壓來控制。因此，在圖2所示的布置中，第I個第二晶體管31通過電壓(該電壓對應于第一晶體管2的負載路徑電壓)控制，而其他的第二晶體管3,通過至少一個第二晶體管或3卜2的負載路徑電壓控制。一個MOSFET的“負載路徑”電壓是該MOSFET的第一和第二負載端子(漏極和源極端子)之間的電壓。
[0057]在圖2所示的實施方式中，第一晶體管2是常關型(增強型)晶體管，而第二晶體管3是常開型(耗盡型)晶體管。然而，這只是一個例子。第一半導體器件2和每一個第二晶體管3都可以被實現為常開型晶體管或常關型晶體管。各個晶體管可以被實現為η型晶體管或P型晶體管。甚至能夠將第一晶體管2實現為第一導電類型(η型或ρ型)的晶體管，將第二晶體管實現為與第一類型互補的第二導電類型(P型或η型)的晶體管。
[0058]將第一晶體管2和第二晶體管3實現為MOSFET只是一個例子。任何類型的晶體管都可以被用于實現第一半導體器件2和第二晶體管3，如MOSFET、MISFET、MESFET、IGBT,JFET、FINFET、納米管器件、HEMT等。不依賴于用于實現第一半導體器件2和第二半導體器件3的器件類型，這些器件經連接以便每個第二半導體器件3由串聯電路中至少一個其他第二半導體器件3或第一半導體器件2的負載路徑電壓所控制。
[0059]通過向第一半導體器件2施加合適的驅動電壓或驅動信號S2,具有第一晶體管2和第二晶體管3的半導體器件布置I可以像常規晶體管一樣被導通和斷開。第一晶體管2的控制端子21形成整體布置I的控制端子11，而第一晶體管2的第一負載端子21和第η個第二晶體管3?的第二負載端子分別形成整體布置的第一和第二負載端子12、13。用于導通和斷開第一晶體管2，半導體器件布置的驅動信號S2可以通過下文中所說明的不同方式產生。當第一晶體管2被導通時，半導體器件布置I可以在兩個方向上傳導電流，即參照圖1所說明的第一方向和第二 方向。然而，驅動信號S2被生成，以便僅當第一和第二負載端子
12、13之間的電壓Vl具有第一極性時，它導通半導體器件布置I。也就是說，當電壓Vl是圖2的實施方式中的第一和第二負載端子之間的正電壓時。因此，半導體器件布置I充當整流電路10中的整流元件。
[0060]在下文中對半導體器件布置I的工作原理進行說明。只為說明的目的，假定第一晶體管2被實現為η型增強型M0SFET，第二晶體管3被實現為η型耗盡型MOSFET或η型JFET，并且如圖5所示，各個器件2、3互連。然而，基本工作原理也適用于以其他類型的第一和第二半導體器件實現的半導體器件布置。
[0061]眾所周知，可以用于實現第二晶體管3的耗盡型MOSFET或JFET是以下半導體器件:當被施加約為零的驅動電壓(柵極-源極電壓)時處于導通狀態，而當驅動電壓的絕對值比該器件的夾斷電壓更高時，耗盡型MOSFET或JFET處于斷開狀態。“驅動電壓”是該器件的柵極端子和源極端子之間的電壓。在η型耗盡型MOSFET或JFET中，夾斷電壓是負電壓，而在P型耗盡型MOSFET或JFET中，夾斷電壓是正電壓。
[0062]當電壓施加在第一和第二負載端子12、13之間時，以及當通過施加合適的驅動電勢(驅動信號)S2到控制端子11導通第一晶體管2時，第I個第二晶體管S1導通(處于導通狀態)，跨第一晶體管2的負載路徑22-23的電壓的絕對值太低，以致夾斷第I個第二晶體管因此，由第二晶體管S1的負載路徑電壓控制的第二晶體管32也開始導通，等等。換句話說，第一晶體管2和每個第二晶體管3最終導通，使得半導體布置I處于導通狀態。
[0063]實現為MOSFET的第一晶體管I可以用稱為體二極管的內部二極管D2(也在圖2中示出)來實現。體二極管平行于晶體管的負載路徑。在(如圖2中所示的)η型MOSFET中，二極管D2的陽極端子對應于MOSFET的源極端子22，而陰極端子對應于漏極端子23。因此，第一晶體管I的正的源極-漏極電壓(負的漏極-源極電壓)正向偏置體二極管D2。在P型MOSFET中，負的源極-漏極電壓(正的漏極-源極電壓)正向偏置體二極管。
[0064]參照圖2，第一晶體管I經連接使得具有第一極性的負載路徑電壓Vl(如在圖2中示出)正向偏置體二極管D2。當體二極管D2被正向偏置時，體二極管D2兩端的電壓降接通第I個第二晶體管S1，其又接通第2個第二晶體管32，依此類推。因此，當第一晶體管I被斷開時，憑借體二極管D2的半導體器件布置結構自動作為整流元件運行，當負載路徑電壓V2具有第一極性時，其傳導電流。當外部電壓Vl的極性變為第二極性(其與圖2所示的極性相反)時，體二極管D2被反向偏置，使得當負載路徑電壓的絕對值達到第I個第二晶體管S1的夾斷電壓時，第I個第二晶體管S1開始斷開。
[0065]當第I個第二晶體管S1被斷開時，它的負載路徑兩端的電壓降會增大，使得第2個第二晶體管32被斷開，其轉而又斷開第3個第二晶體管，依此類推，直到每個第二晶體管3都被斷開，并且半導體器件布置I最終處于穩定的斷開狀態。施加在第二和第一終端13和12之間的具有第二極性的外部電壓Vl將所需數目的第2晶體管從導通狀態轉變為斷開狀態，以將外部電壓在第一半導體器件2和第二晶體管3上分配。當施加具有第二極性的低的外部電壓Vl時，一些第二晶體管3仍然處于導通狀態，而其他的處于斷開狀態。處于斷開狀態的第二晶體管3的數量隨著具有第二極性的外部電壓Vl的增加而增加。因此，當施加具有第二極性的高的外部電壓Vl時，即，在整體半導體器件布置I的電壓阻斷能力的范圍內，第一半導體器件I和每個第二晶體管3都處于斷開狀態。
[0066]當半導體器件布置I處于斷開狀態時，并且當外部電壓Vl改變極性為第一極性時。體二極管D2的兩端的電壓下降到約為零的電壓，常開型的第I個第二晶體管S1就導通，其轉而接通第2個第二晶體管32，以此類推。這種情況持續下去，直到每個第二晶體管3再次被接通。具有第一極性的電壓Vl增大到體二極管D2的正向電壓，體二極管D2就導電。當體二極管(以及其他半導體器件)以硅實現時，此正向電壓為約0.7V。
[0067]雖然當負載電壓Vl具有第一極性時，體二極管D2使能第一方向上的電流，當電壓Vl具有第一極性時，通過驅動信號2的第一晶體管I可以額外地被接通，以減小損耗。體二極管D2中發生的損耗對應于二極管的正向電壓和電流Il的乘積，當第一晶體管I是以硅技術實現時該電壓為約0.7V。當接通第一晶體管I時，體二極管D2兩端的電壓降可能會減少到低于正向電壓。當第一晶體管I處于導通狀態(接通)，體二極管D2被繞過。當第一晶體管I被斷開并且外部電壓Vl仍然具有第一極性時，體二極管D2獲取電流，并保持第二晶體管3接通，直到外部電壓變為第二極性。
[0068]最好在電壓Vl變為第二極性之前斷開第一晶體管1，以防止電流在第二方向上流動。只有當電壓Vl有第一極性時才接通第一晶體管I的驅動電路和驅動方案的實施方式在下面被說明。
[0069]與第一晶體管2串聯連接的第二晶體管3的開關狀態依賴于第一晶體管2的開關狀態，并且當電壓Vl具有第二極性時，遵循第一晶體管2的開關狀態。因此，當第一晶體管2被斷開時，并且當電壓Vl具有第二極性時，第二晶體管3被斷開。此外，憑借體二極管D2，當電壓Vl有第一極性時，第二晶體管3被接通而不依賴于第一晶體管I的開關狀態。在這種情況下，接通第一晶體管I有助于降低損耗。
[0070]在下文中，半導體器件布置(整流元件)I的“導通狀態”是以下工作狀態:其中，電壓Vl具有第一極性，并且其中第一晶體管I被接通。“斷開狀態”是以下工作狀態:其中，電壓Vl具有第二極性，并且第一晶體管I被斷開。在導通狀態下，半導體布置I在第一和第二負載端子12、13之間具有低電阻，而在斷開狀態下，在第一和第二負載端子12、13之間具有高電阻。在導通狀態下，第一和第二負載端子12、13之間的歐姆電阻對應于第一半導體器件2和第二晶體管3的導通電阻Rw的總和(其中，當第一晶體管I被斷開而體二極管D2傳導電流時，導通電阻略有增加)。電壓阻斷能力，其為當雪崩擊穿到來之前半導體布置處于斷開狀態時，其可以被施加在第一和第二負載端子12、13之間的最大電壓,對應于第一晶體管2和第二晶體管3的電壓阻斷能力的總和。第一晶體管I和各個第二晶體管可以具有相對低的電壓阻斷能力，如3V和50V之間的電壓阻斷能力。然而，依靠第二晶體管3的數量n，可以獲得高達數個IOOV的高的總電壓阻斷能力，如600V或更高。
[0071]半導體布置I的電壓阻斷能力和導通電阻分別由第一晶體管2和第二晶體管3的電壓阻斷能力以及第一晶體管2和第二晶體管3的導通電阻來限定。當遠大于兩個的第二晶體管被實現(n>>2)時，如超過5個，超過10個，或者甚至超過20個的第二晶體管3被實現，半導體布置I的電壓阻斷能力和導通電阻主要由具有第二晶體管3的布置30來限定。整體半導體布置I可以像常規功率晶體管一樣工作，其中，在常規功率晶體管中，集成漂移區主要限定了導通電阻和電壓阻斷能力。因此，具有第二晶體管3的布置30具有以下功能，其相當于常規功率晶體管中的漂移區。因此，具有第二晶體管30的布置30將被稱為有源漂移區(ADR)或有源漂移帶(ADZ)。圖2的整體半導體器件布置I可以被稱為ADZ晶體管或ADR晶體管(ADZ晶體管)，或者當第一半導體器件被實現為MOSFET時，被稱為ADRFET(ADZFET)。
[0072]當半導體器件布置I處于斷開狀態時，施加在第一和第二負載端子12、13之間(具有第二極性)的電壓Vl被分配，使得該電壓降的一部分跨第一晶體管2的負載路徑22-23，而此電壓降的其他部分跨第二晶體管3的負載路徑。然而，可能存在其中此電壓沒有被平均分配到第二晶體管3的情況。相反，更接近第一半導體器件2的那些第二晶體管3可能具有比更遠離第一半導體器件2的那些第二晶體管3更高的電壓負載。
[0073]為了更均勻地將電壓分配到第二晶體管3，半導體布置任選地包括電壓限制裝置7r7n，其被配置以限制或鉗位跨第二晶體管3的負載路徑的電壓。可選地，鉗位元件?0也被并聯連接到第一半導體器件2 (的源極和漏極端子之間)的負載路徑。這些電壓鉗位裝置Hn可以按照許多不同的方式實現。只為說明的目的，圖2所示的鉗位裝置70-7η包括齊納二極管TtlIn，每個齊納二極管TtlIn與第二晶體管3之一以及可選的第一晶體管2的負載路徑并聯連接。
[0074]不采用齊納二極管Iln,也可以采用隧道二極管、PIN 二極管、雪崩二極管等。根據另一個實施方式(圖中未示出)，各個鉗位元件可以被實現為晶體管，諸如，當第二晶體管3是η型MOSFET時實現為ρ型MOSFET。這些鉗位MOSFET的每一個使其柵極端子連接到其漏極端子，而每個MOSFET的負載路徑(漏極-源極路徑)與一個第二晶體管3的負載路徑并聯連接。
[0075]各個鉗位元件(例如圖2中所示的齊納二極管7^7。可以被集成在與第一晶體管2和第二晶體管3同一半導體基體。然而，這些鉗位元件也可以被實現為布置在半導體基體外部的外部器件。
[0076]與具有集成體二極管的常規功率晶體管相比，具有第一晶體管2和多個第二晶體管3的半導體器件布置I具有減小的開關損耗，并且可以更快地從斷開狀態切換到導通狀態。在常規功率晶體管中，由于在接通時對晶體管的輸出電容充電，以及在斷開時對輸出電容放電，發生開關損耗。輸出電容(Cres)包括晶體管的內部漏極-源極電容(Cds)和內部柵極-漏極電容(CeD)。損耗還會由于體二極管中的反向恢復效應而發生。當體二極管被正向偏置時，電荷被存儲在體二極管中。當體二極管在體二極管阻斷之前被反向偏置時，這些電荷必須被消除。在體二極管中存儲電荷和從體二極管中消除電荷引起損耗。這些損耗隨著存儲在正向偏置的體二極管中的電荷量而增加，其中此電荷量隨著功率晶體管的電壓阻斷能力增加而增加。
[0077]在半導體器件布置(ADRFET) I中，電壓阻斷能力為幾伏到幾個IOV的第一晶體管2的輸出電容與電壓阻斷能力可以達到幾個100V的常規功率晶體管的輸出電容相比較低。此外，當體二極管D2被正向偏置時，更少的電荷被存儲在第一晶體管2的體二極管中。因此，發生在ADRFET1的第一晶體管2中的損耗低于具有相同的ADRFET1電壓能力的功率MOSFET中發生的損耗。第一晶體管2的低輸出電容不僅能保持開關損耗低，也導致高的開關速度，這意味著開關I的導通狀態和斷開狀態之間的快速轉換，反之亦然。
[0078]當開關I被接通及斷開時，第二晶體管3的柵極-源極電容，柵極-漏極電容和漏極-源極電容也被充電及放電。然而，第二晶體管3的這些電容充電所需的電荷主要被保持在具有第二晶體管3的布置30中，所以不必在每個開關處理中由驅動電路20提供這些電荷。經由ADRFET的負載路徑提供這些電荷。此外，憑借第二晶體管3的相對低的電壓阻斷能力，第二晶體管3的這些電容的總和低于具有與ADRFET1相同的電壓阻斷能力的功率晶體管的相應輸出電容。
[0079]圖3示出了用于實現整流電路10的整流元件(ADRFET)I的另一個實施方式。在圖3的整流元件I中，第一晶體管2以耗盡型MOSFET來實現，具體地是以η型耗盡型MOSFET。如同在圖2的實施方式中，圖3的第二晶體管3可以被實現為耗盡型晶體管，具體地是η型耗盡型晶體管。具有第二晶體管的布置30僅在圖3中被示意性示出。如參照圖2所說明的，布置30的各個第二晶體管可以互連。圖3的整流元件I的工作原理對應于圖2的整流元件的工作原理，不同之處在于需要負的驅動電壓(柵極-源極電壓)斷開圖3的第一晶體管2，而當柵極-源極電壓降低低于正的閾值電壓時，圖2的增強型晶體管2已經切換。
[0080]參照上面的說明，整流元件I的第一晶體管2接收驅動信號S2。根據一個實施方式，驅動信號S2被生成，以便當外部電壓Vl具有第一極性時，它接通第一晶體管2，而當外部電壓具有第二極性時，斷開第一晶體管2。根據一個實施方式，驅動信號S2是外部生成的驅動信號，或者是依賴于這樣的外部生成的驅動信號。外部生成的驅動信號是由外部電路生成的驅動信號，并被提供給整流電路10。根據另一個實施方式，驅動信號S2是內部生成的驅動信號。內部生成的驅動信號是在整流電路10中生成的驅動信號。
[0081]圖4示意性示出了接收外部生成的驅動信號Sin的整流電路10的一個實施方式。根據一個實施方式，外部生成的驅動信號Sin被提供給第一晶體管2作為晶體管2的驅動信號S2。根據另一個實施方式，驅動電路14 (虛線所示)接收外部生成的驅動信號Sin，并從接收到的驅動信號Sin中生成晶體管2的驅動信號S2。驅動電路14可以被配置為調整所接收的驅動信號Sin的信號電平，以便獲得適用于驅動第一晶體管2的信號電平。
[0082]圖4的整流元件I對應于圖2的整流元件。然而，這只是一個例子。整流元件I可以被實現，如同前面所說明的任何整流元件。
[0083]圖5示出了整流電路10的一個實施方式，在該電路中，第一晶體管2的驅動信號S2是內部產生的。參照圖5，整流電路10包括控制及驅動電路8和檢測電路9。控制及驅動電路8從檢測電路9接收檢測信號SD，并被配置為依靠信號Sd生成驅動信號S2。檢測電路9被配置為檢測(評估)整流電路的工作參數。工作參數依賴于通過第一半導體器件2中整流元件(體二極管)D2的電流、整流元件D2兩端的電壓、第一負載端子12和第二負載端子13之間的電壓中的至少一個。
[0084]根據一個實施方式，檢測電路9提供了代表電流Il的電流測量信號作為檢測信號Sdο在這種情況下，檢測信號Sd包括有關電流方向的信息(對應于檢測信號Sd的符號)和有關電流Il的大小的信息。在本實施方式中，控制及驅動電路8可以被配置為每當檢測信號Sd表明電流Il在第一個方向上流動(在圖5的實施方式中其為圖5中所不的電流方向)時，接通第一晶體管2。在第一晶體管2接通之前，第一晶體管2的體二極管D2可以使能第一方向Il上的電流。當電流Il降到低于預定的電流閾值時，第一晶體管2可能被斷開。電流Il的下降到低于預定的電流閾值可以表明電流Il可能即將減少到零，并且電壓Vl的極性可能即將變為第二極性(與圖5所示的極性相反的極性)。
[0085]根據另一個實施方式，檢測電路9提供了代表電流11的電流測量信號作為檢測信號SD，并且控制及驅動電路8被配置為確定電流測量信號Sd的時間變化。根據一個實施方式，控制及驅動電路8被配置為當檢測電路Sd表明電流Il在第一方向上流動時，接通第一晶體管2。此外，控制及驅動電路8被配置為當第一方向上流動的電流Il減小并且當電流(減小)的斜率高于預定的下降斜率閾值時，斷開第一晶體管2。這相當于以下事實，即，電流Il的(負)的微分系數(dll/dt)的大小高于預定的斜率閾值。或者，當電流Il在第一方向上流動并增加時并且當增加電流Il的斜率高于另一個斜率閾值，控制及驅動電路8接通第一晶體管2。這相當于以下事實，即，電流Il的正的差分系數(dll/dt)高于上述的另一個斜率閾值。
[0086]根據另一個實施方式，檢測信號Sd代表跨體二極管的電壓V2。此電壓V2的極性對應于負載端子12、13之間的電壓Vl的極性。體二極管電壓V2，當它正向偏置體二極管D2時，具有第一極性，而當它反向偏置體二極管時，具有第二極性。當電壓V2具有第一極性并且其大小對應于體二極管D2的正向電壓(在硅中，約0.7V)時，體二極管D2開始導通。根據一個實施方式，當檢測信號Sd表明體二極管電壓V2具有第一極性并達到第一電壓閾值時，控制及驅動電路8可以接通第一晶體管I。第一電壓閾值可以低于體二極管D2的正向電壓。在這種情況下，在體二極管導通之前，控制驅動電路8可以接通第一晶體管2。然而，由于傳播延遲，在當體二極管電壓V2達到第一電壓閾值時的時間和當第一晶體管I導通的時間之間，體二極管電壓可能增加至正向電壓，因此在第一晶體管I接通之前，體二極管D2是導通的。當檢測信號表明體二極管電壓V2具有第一極性并且下降到第二電壓閾值(例如，零)時，控制及驅動電路8還可操作地斷開第一晶體管I。
[0087]根據檢測信號Sd代表體二極管電壓V2的另一個實施方式，當檢測信號Sd表明體二極管電壓V2具有第一極性且增大并且增大電壓的斜率達到預定的第一電壓斜率閾值時，控制及驅動電路8可操作地接通第一晶體管I。此外，當檢測信號Sd表明體二極管電壓V2具有第一極性且減小并且減小電壓的斜率達到預定的第二電壓斜率閾值時，控制及驅動電路8可操作地斷開第一晶體管I。控制及驅動電路8可能會微分(計算出時間導數)檢測信號SD，以獲得體二極管電壓V2的上升和下降沿的斜率。
[0088]圖6詳細地示出了控制及驅動電路8的一個實施方式。在圖6的實施方式中，檢測電路9被實現為電流傳感器，其被配置為測量通過整流元件I的電流11，并產生電流測量信號Sd作為檢測信號。控制及驅動電路8包括供給電路81，其被配置為提供供應電壓Vsup和評估及驅動電路82。評估及驅動電路82接收供應電壓Vsup和檢測電路SD，并被配置為依靠檢測信號Sd從供應電壓Vsup生成驅動信號S2。如結合圖5所說明的，評估及驅動電路82可以被配置為對檢測信號Sd進行評估，并依靠評估生成驅動信號S2。
[0089]圖6的供應電路81包括電容式存貯元件183，以及與電容式存貯元件183串聯連接的整流元件181 (例如二極管)。具有電容式存貯元件183和整流元件181的串聯電路連接在整流元件I的負載端子13、12之間。每當跨整流元件I的電壓Vl具有第二極性，即，當第一晶體管2要被斷開時，電容式存貯元件183被充電。整流元件181防止當電壓Vl變為第一極性時電容式存貯元件183被放電。可選地，供應電路81還包括限壓元件，其被配置為限制跨電容式存貯元件183的電壓。根據一個實施方式，限壓元件182被實現為耗盡型MOSFET或JFET，并且與電容式存貯元件183串聯連接。電容式存貯元件183連接在耗盡型MOSFET (JFET)的源極端子和柵極端子之間。當跨電容式存貯元件183的電壓等于耗盡型MOSFET (JFET)的夾斷電壓時，耗盡型MOSFET (JFET)夾斷。該夾斷電壓經選擇使得供電電壓Vsup達到預定的電壓，例如，15V、10V、5V等。將限壓元件182實現為耗盡型MOSFET或JFET只是一個例子。也可以使用任何其他類型的限壓元件。
[0090]圖7A示出了圖6的電流傳感器9的一個實施方式。參照圖7，電流傳感器包括具有第一電流鏡晶體管和第二電流鏡晶體管912的電流鏡。這兩個電流鏡晶體管91p912的控制端子(柵極端子)連接，第一電流鏡像晶體管91i的負載路徑(漏極-源極路徑)與第一晶體管2的負載路徑串聯連 接。第一電流鏡晶體管W1與第一電阻器916串聯連接，其中具有第一電流鏡晶體管和第一電阻器916的串聯電路連接在第一晶體管2和晶體管布置30之間。第一電流鏡晶體管9^作為二極管連接，并且其控制端子(柵極端子)與其負載端子之一(漏極端子)連接。第二電流鏡晶體管912使其負載路徑與第二電阻器915以及另一個晶體管913串聯連接，其中此串聯電路連接在第一負載端子12和晶體管布置30之間。
[0091]在圖7A和7B的實施方式中，電流鏡晶體管91”912被實現為MOSFET，具體為ρ型M0SFET，其每一個都使其源極端子分別經由第一電阻器916和第二電阻器915耦接到具有第二晶體管的布置30。另一個晶體管913與第一晶體管2具有相同的類型，并且其負載路徑連接在第一負載端子12和第二電流鏡晶體管912之間。另一個晶體管913接收驅動信號S2，并且與第一晶體管2同步地被接通及斷開。另一個晶體管913還包括體二極管。但是，此體二極管沒有在圖7Α中被明確地示出。
[0092]參照圖7Α，檢測電路9還包括放大器，例如運算放大器(0Α)。放大器接收跨第二電阻器915的電壓作為輸入信號，并提供檢測信號SD。檢測信號Sd代表通過第一晶體管2(包括體二極管D2的)的電流Il的振幅。
[0093]圖7B示出了檢測電路9的另一個實施方式。圖7B的檢測電路是圖7A的檢測電路的變形例，并且還包括具有作為二極管連接的第三電流鏡晶體管917和第四電流鏡晶體管918的第二電流鏡。這兩個電流鏡晶體管917、918的控制端子(柵極端子)彼此相連。第二電流鏡連接在第一電流鏡和第一晶體管2和晶體管913之間,其中第三電流鏡晶體管917的負載路徑連接在第一電流鏡晶體管9^和第一晶體管2之間，而第四電流鏡晶體管918的負載路徑連接在第二電流鏡晶體管912和另一個晶體管913之間。在放大器914的輸出端又可以獲得檢測信號SD。雖然當電流Il具有第一方向(如圖7A所示)時，圖7A的檢測電路9只能夠測量電流II，但是圖7B的檢測電路9能夠測量兩個方向上的電流II。
[0094]圖8A示出了整流電路10的另一個實施方式。在本實施方式中，整流元件I的第一半導體元件2被實現為二極管。此二極管2的工作原理對應于前面說明的整流元件I中的第一晶體管的體二極管D2的工作原理。圖8中的二極管2可以被實現為MOSFET的體二極管，該MOSFET的柵極端子連接到其源極端子。也就是說，MOSFET的柵極端子未連接到驅動電路等。
[0095]當圖2的第一晶體管2的體二極管D2導通時，圖8A的整流電路10的工作原理對應于圖2的整流電路10的工作原理。與具有實現為晶體管的第一半導體器件2的整流電路10相比，具有實現為二極管的第一半導體元件2的圖8的整流電路10的損耗更高。然而，與具有與整流電路10相同的電壓阻斷能力的常規二極管相比，具有二極管2及具有多個第二晶體管的布置30的整流元件I具有更低的損耗并且斷開更快。
[0096]圖SB示出了整流電路的另一個實施方式。在本實施方式中，第一半導體器件2以P型晶體管(具體為P型MOSFET)來實現。此晶體管作為二極管連接，并且其控制端子(柵極端子)與其負載端子(漏極端子)連接。在圖8B的實施方式中，MOSFET的源極端子連接到第一負載端子12，而漏極端子連接到晶體管布置30。晶體管布置可以參照前面圖2所述的來實現。特別是，晶體管布置30可以用η型耗盡型MOSFET或JFET來實現。
[0097]當負載端子12、13之間的電壓Vl具有第一極性以使跨M0SFET2的電壓V2具有第一極性時，進而當跨晶體管的電壓V2達到M0SFET2的閾值電壓時，圖8Β的整流布置在第一方向(如圖8Β所示的方向)上傳導電流II。根據一個實施方式，MOSFET被實現，其閾值電壓約為OV。
[0098]如上所述的整流電路10可以實現在各種各樣的電路應用中，例如，工業、汽車或消費類電子應用。具體而言，整流電路10可以用于功率轉換器電路,該電路可操作地從輸入電壓中產生輸出電壓。參照下面的【專利附圖】

【附圖說明】包括至少一個上述類型的整流電路10的一些功率轉換器電路的實施方式。
[0099]圖9示出了具有升壓轉換器拓撲結構的功率轉換器電路的一個實施方式。參照圖9，該轉換器電路包括用于接收輸入電壓Vin的輸入端子201、202，以及用于提供輸出電壓Vout的輸出端子203、204。電感存貯元件205 (如，扼流圈)與開關206串聯連接。具有電感存貯元件205和開關206的串聯電路連接在輸入端子201、202之間。具有整流電路10和電容式存貯元件207的串聯電路與開關206并聯連接，其中在跨電容式存貯元件207兩端可得輸出電壓Vout。整流電路10可以按照上述實施方式之一來實現。
[0100]參考圖9，功率轉換器電路還包括驅動電路208，其被配置為依靠輸出信號Sout提供脈寬調制(PWM)驅動信號S206給開關206。輸出信號Sout取決于輸出電壓Vout，并代表輸出電壓Vout。驅動電路208可以像常規PWM控制器一樣被實現，并且被配置為調整驅動信號S206的占空比，以使輸出電壓Vout等于預定義的設定電壓。
[0101]圖9的功率轉換器電路的工作原理如下:每當開關206被接通時，能量被磁性存儲在電感存貯元件205中。當開關206被斷開時，通過電感存貯元件205的電流Il持續流動，其中此電流經過整流電路10分別流到輸出端子203、204和電容式存貯元件207。輸出電壓Vout是DC電壓。輸入電壓Vin可以是DC電壓或AC電壓。輸出電壓Vout高于輸入電壓Vin或高于輸入電壓Vin的振幅。
[0102]根據一個實施方式，整流電路10可操作地接收外部驅動信號Sin。該外部驅動信號Sin可以由控制電路208提供。在本實施方式中，控制電路208可以被實現，使得它在每當開關206被斷開時接通整流電路10中的第一晶體管，而在每當開關206被切換，或每當電流Il減小到零時，斷開第一晶體管。然而，也可以實現整流電路10 (及下述的每個整流電路)，使得針對第一晶體管2 (圖9中未示出)的驅動信號是內部產生的，如參考圖5和圖6所說明的，或使得整流電路10用二極管作為第一半導體元件來實現，如參照圖8所說明的。
[0103]圖10示出了具有降壓轉換器拓撲結構的功率轉換器電路的一個實施方式。在本實施方式中，具有開關306、電感存貯元件305和電容式存貯元件307的串聯電路連接在輸入端子301、302之間。輸入端子301、302可操作地接收輸入電壓Vin。輸出電壓Vout可在電容式存貯元件307兩端的輸出端子30、304之間獲得。整流電路10與具有電感存貯元件305和電容式存貯元件307的串聯電路并聯連接。整流電路310可以按照上述的實施方式之一來實現。
[0104]參照圖10，控制電路308產生用于開關306的驅動信號S306。驅動信號是由控制電路308依靠輸出信號Sout產生的脈寬調制(PWM)驅動信號。輸出信號Sout代表輸出電壓Vout。控制電路308調整驅動信號S306的占空比，使得輸出電壓Vout對應于預定義的設定電壓。
[0105]圖10的功率轉換器電路的工作原理如下:每當開關306被接通時，由輸入電壓Vin驅動電流Il流動通過具有開關306、電感存貯元件305和電容式存貯元件307的串聯電路。當開關306被斷開時，整流電路10充當續流元件，并且使由電感存貯元件305驅動的電流Il持續流動。
[0106]整流電路10可操作地接收外部驅動信號Sin。根據一個實施方式，此驅動信號Sin是由控制電路308提供的。在這種情況下，控制電路308被配置，使得開關306和整流電路10不在同一時間以導通狀態被驅動。根據一個實施方式，每當開關306被斷開時，控制電路308接通整流電路10中的晶體管。此外，控制電路308被配置為每當開關306被斷開或每當電流Il減小到零時，斷開整流電路10中的晶體管。
[0107]圖11示出了包括反激轉換器拓撲結構的功率轉換器電路的一個實施方式。參照圖11，功率轉換器包括具有初級繞組405i和次級繞組4052的變壓器405。初級繞組405:與開關406串聯連接，其中具有初級繞組405i和開關406的串聯電路連接在用于接收輸入電壓Vin的輸入端子401、402之間。具有整流電路10和電容式存貯元件407的串聯電路與次級繞組4052并聯連接。輸出電壓Vout可在輸出端子403、404之間的電容式存貯元件407兩端獲得。
[0108]參照圖11，控制電路408依靠輸出信號Sout產生開關406的驅動信號S406。輸出信號Sout代表輸出電壓Vout。驅動信號S406是脈寬調制(PWM)驅動信號。控制電路408調整驅動信號S406的占空比，使得輸出電壓Vout對應于預定義的設定電壓。[0109]圖11所示的功率轉換器電路的工作原理如下:每當開關406被接通時，變壓器405的初級繞組405i連接在輸入端401、402之間，并且能量被磁性存儲在初級繞組405i中。當開關406被斷開時，通過次級繞組4052的電流Il是零，因為初級繞組的405i和次級繞組4052具有相反的繞組感應。當開關406被斷開時，初級繞組將先前存儲在其中的能量傳遞到次級繞組4052，其中流經次級繞組4052的電流Il經過整流電路10分別流到輸出端子403、404和電容式存貯元件407。
[0110]整流電路10可以按照上述的實施方式之一來實現。整流電路10可以被配置為接收外部驅動信號Sin。該外部驅動信號Sin可以由控制電路408產生。根據一個實施方式，驅動信號Sin被生成，使得當開關406被斷開時，整流電路10中的晶體管被接通。此外，外部驅動信號Sin可以被生成，使得當電流Il降低到O時或當開關406再次被接通時，整流電路10中的晶體管被斷開。 [0111]圖12示出了功率轉換器電路的另一個實施方式。圖12的功率轉換器電路具有雙管正激(TTF)拓撲結構。參照圖12，功率轉換器包括具有相同的繞組感應的初級繞組SOS1和次級繞組5052的變壓器505。初級繞組SOS1連接在第一開關SOei和第二開關5062之間，其中具有開關506^5062和初級繞組505i的串聯電路連接在用于接收輸入電壓Vin的輸入端子501、502之間。經由第一整流元件507i(例如二極管)，第一開關SOei和初級繞組505i共同的電路結點被耦接到第二輸入端子502。此外，通過另一個整流元件5072 (例如二極管)，初級繞組505i和第二開關5062共同的電路結點耦接到第一輸入端子501。具有第一整流電路IO1、電感存貯元件508和電容式存貯元件509的串聯電路與次級繞組5052并聯連接。輸出電壓Vout可在電容式存貯元件509兩端的輸出端子503、504之間獲得。另一個整流電路IO2與具有電感存貯元件508和電容式存貯元件509的串聯電路并聯連接。
[0112]參照圖12，控制電路510對于同步接通及斷開的第一和第二開關506^5062產生驅動信號S506。驅動信號S506是依賴于輸出信號Sout的脈寬調制(PWM)驅動信號。此輸出信號Sout代表輸出電壓Vout。控制電路510產生具有占空比的驅動信號S506，使得輸出電壓Vout對應于預定義的設定電壓。
[0113]圖12的功率轉換器電路的工作原理如下:每當第一和第二開關506^50?被接通時，初級繞組505i連接在輸入端子501、502之間，而電流ISOS1流經初級繞組。次級繞組5052兩端的電壓V5052的極性如圖12所示。此電壓使電流Il1通過第一整流電路IO1、電感存貯元件508和電容式存貯元件509。當開關506^50?被斷開時，憑借兩個整流元件507”5072，通過初級繞組的電流ISOS1持續流動。然而，電壓V5052的極性被反轉，使得通過第一整流電路IO1的電流Il1變為零，而通過第二整流電路IO2的電流Il2流動。
[0114]第一和第二整流電路以按照上述實施方式之一來實現。特別是，整流電路IO1UO2可以被實現為各自接收外部驅動信號Sinp Sin2 (圖12中的虛線所示)，或者可以被配置為內部地生成驅動信號。
[0115]圖13示出了功率轉換器電路的另一個實施方式。圖13的功率轉換器電路包括相移零電壓開關(ZVS)全橋拓撲結構。參照圖13，功率轉換器電路包括兩個半橋，其每一個都包括連接在用于接收輸入電壓Vin的輸入端子602、601之間的高側開關SOS1AOei和低側開關6062、6052。具有電感存貯元件610和變壓器607的初級繞組607i的串聯電路連接在兩個半橋的輸出端子之間。變壓器607包括兩個次級繞組，即第一次級繞組6072，以及與初級繞組607i電感耦接的第二次級繞組6073。初級繞組607i和次級繞組6072、6073具有相同的繞組感應。在次級側上(次級繞組側)，功率轉換器電路包括具有電感存儲元件611和電容式存貯元件608的串聯電路。第一初級繞組6072通過第一整流電路IO1-接到串聯電路611、608，而第二次級繞組6073通過第二整流電路IO2耦接到串聯電路611、608。第三整流電路103與具有電感存儲元件611和電容式存貯元件608的串聯電路并聯連接。具體而言，電感存儲元件611通過第一整流電路IO1連接到第一初級繞組6072，而通過第二整流電路IO2連接到第二初級繞組6073。第一和第二次級繞組6072、6073共同的電路結點分別連接到電容式存貯元件608的背對電感存儲元件611的電路結點以及連接到第二輸出端子604。
[0116]根據特定的驅動方案，依靠代表輸出電壓Vout的輸出信號Sout,由驅動電路609周期性地接通和斷開半橋的開關。在圖13中，參考符號S605P S6052、8606^ S6062表示由驅動電路609提供給各個開關605^605^606^606;^的驅動信號。根據此驅動方案的每個周期包括四個不同的階段。在第一階段，第一半橋的高側開關GOS1和第二半橋的低側開關6062被接通。因此，電流Iei^1流經第一電感存貯元件610和初級繞組607i。跨次級繞組的6072、6073的電壓V6072、V6073的極性如圖13所示。電壓V6072使電流Il1通過第一整流電路IO1、第二電感存貯元件611和電容式存貯元件608，而第二整流電路IO2阻斷。
[0117]在第二階段，第一半橋的高側開關Gos1被接通并且第二半橋的高側開關Goe1被接通。在斷開第一半橋的低側開關6052和接通第二半橋的高側開關GOe1之間可能存在延遲時間。在該延遲時間期間，與高側開關Soe1并聯連接的續流元件(圖中未示出)可以得到電流。開關605^605^606^6062可以被實現為功率M0SFET，特別是包括充當續流元件的集成體二極管的功率MOSFET。
[0118]在第二階段中，初級繞組607i兩端的電壓和次級繞組兩端的電壓V6072、V6073為零。通過電感存儲元件611的 電流持續流動，其中第三整流電路103取得通過電感存儲元件611和電容式存貯元件608的電流。
[0119]在第三階段中，第二半橋的高側開關SOe1和第一半橋的低側開關6052被接通。次級繞組6072、6073兩端的電壓V6072、V6073具有與圖13所示極性相反的極性。在這種情況下，電流流過第二次級繞組6073、第二整流電路102、電感存貯元件611和電容式存貯元件608。
[0120]在第四階段中，第一半橋的低側開關6052被斷開，而第一半橋的高側開關GOS1被接通。初級繞組6071兩端的電壓和次級繞組6072，6073兩端的電壓變為零。通過第二電感存儲元件611和電容式存貯元件608的電流持續流動，其中第三整流電路103為此電流提供了一條電流路徑。
[0121]根據一個實施方式，接通和斷開兩個半橋的各個開關的時序是這樣的，當各個開關兩端的電壓為零時，至少一些開關被接通和/或斷開。
[0122]每個整流電路IO1UO2UO3都可以根據上述實施方式之一來實現。在圖13中，參考符號12^12^123表不第一負載端子,而參考符號13^13；^、133表不各個整流電路IO1UO2'IO3的第二負載端子。
[0123]圖14示出了功率轉換器電路的另一個實施方式。圖14的功率轉換器電路以硬開關半橋拓撲結構來實現。此功率轉換器電路包括具有連接在用于接收輸入電壓Vin的輸入端子701、702之間的高側開關705i和低側開關7052的半橋。電容式分壓器706^7062也連接在輸入端子701、702之間。變壓器707的初級繞組707i連接在半橋的輸出端子和電容式分壓器的中心抽頭之間。變壓器707的次級繞組7072和初級繞組707i具有相同的繞組感應。次級繞組7072的第一端子通過第一電感存貯元件708連接到第一輸出端子703，而次級繞組7072的第二端子通過第二電感存貯元件709連接到第一輸出端子703。電容式存貯元件710連接在第一輸出端子703和第二輸出端704之間，其中，輸出電壓Vout可在這些輸出端子703、704之間獲得。第二輸出端子704通過第一整流電路IO1連接到次級繞組7072的第一端子，而第二輸出端子704通過第二整流電路IO2連接到次級繞組7072的第二終端。第一整流電路IO1為具有第一電感存貯元件708和電容式存貯元件710的第一串聯電路提供了續流路徑，而第二整流電路IO2為具有第二電感存貯元件709和電容式存貯元件710的第二串聯電路提供了續流路徑。
[0124]每個第一和第二的整流電路IO1UO2都可以按照上述實施方式之一來實現。在圖14中，參考符號IZ1UZ2表不第一負載端子,而參考符號O1US2表不各個整流電路IO1UO2的第二負載端子。
[0125]驅動電路610依靠輸出信號Sout為半橋的開關705^7(^提供了驅動信號S7051;S7052。輸出信號Sout代表輸出電壓Vout。驅動信號S705” S7052被生成，以使輸出電壓Vout對應于預定義的設定值。 [0126]圖14的功率轉換器電路的工作原理如下:電容式分壓器706^70?的中心抽頭上的電勢介于第一和第二輸入端子701、702處的電勢之間。只為說明的目的，假定中心抽頭的電勢對應于輸入電壓Vin的一半。
[0127]每當半橋的高側開關705i被接通時，初級繞組707i兩端的電壓是正的，并且次級繞組7072兩端的產生電壓V7072具有圖14中所示的極性。在這種情況下，電流流過第一電感存貯元件708、電容式存貯元件707、第二整流電路102和次級繞組7072。在此階段期間，能量被磁性存儲在第一電感存貯元件708中。
[0128]在第二階段中，兩個開關均被斷開。在這個階段中，通過第一電感708的電流持續流動，其中連接在第二輸出端子704和第一電感存貯元件708之間的第一整流電路IO1取得電流。
[0129]在第三階段中，半橋的低側開關7052被接通。初級繞組707i兩端的電壓在這種情況下是負的，次級繞組7072兩端的相應電壓V7072具有與圖14所示極性相反的極性。在這種情況下，電流流過次級繞組7072、第二電感存貯元件709、輸出電容710和第一整流電路IO10
[0130]在第四階段中，兩個開關7051、7052被斷開。在此階段中，通過第二電感存貯元件709的電流持續流動，其中第二整流電路IO2在這種情況下得到電流。
[0131]圖15示出了根據另一個實施方式的功率轉換器電路。圖15的功率轉換器電路包括LLC諧振拓撲結構。參照圖15，功率轉換器電路包括具有連接在用于接收輸入電壓Vin的輸入端子801、802之間的高側開關SOS1和低側開關8052的半橋。功率轉換器電路還包括具有電容式存貯元件806、電感存貯元件807和與低側開關8052并聯的變壓器809的初級繞組80%的串聯LLC電路。另一個電感存貯元件808與初級繞組80%并聯連接。變壓器809包括兩個基本次級繞組，即耦接到初級繞組80%的第一次級繞組8092和第二次級繞組8093，并且每個都具有與初級繞組80%相同的繞組感應。第一次級繞組8092通過第一整流電路IO1耦接到第一輸出端子803，而第二初級繞組8093通過第二整流電路IO2耦接到第一輸出端子803。第一和第二次級繞組8092、8093共同的電路結點耦接到第二輸出端子804。電容式存貯元件810連接在輸出端子803、804之間，其中輸出電壓Vout可在輸出端子803、804之間獲得。[0132]在圖15中，S805P S8052表示用于半橋的開關805^8(^的驅動信號。這些驅動信號SSOS1、S8052由驅動電路811根據輸出信號Sout產生。輸出信號Sout代表輸出電壓Vout0驅動電路8被配置為生成驅動信號S805P S8052,以使輸出電壓Vout對應于預定義的設定值。
[0133]在圖15的功率轉換器電路中，高側開關SOS1和低側開關8052被交替地接通和斷開。這導致通過變壓器809的初級繞組80%的交變電流。此交變電流被轉移到次級側。當通過初級繞組80%的交變電流具有第一方向時，在次級側上的電流通過第一初級繞組8092和第一整流電路101分別流動到電容式存貯元件810和輸出端子803、804。當通過初級繞組80%的電流具有相反的第二方向時，在次級側上的電流通過第二次級繞組8093和第二整流電路IO2分別流動到電容式存貯元件810和輸出端子803、804。
[0134]在圖15中，參考符號12^12；^表不第一和第二整流電路IO1UO2的第一負載端子，而參考符號13ρ132表示第一和第二整流電路IO1UO2的第二負載端子。這些整流電路1(VIO2的每一個都可以根據本文中上述的實施方式之一來實現。
[0135]在上述的每個功率轉換器電路中，負載(圖中未示出)可以連接到輸出端子以接收輸出電壓Vout。
[0136]在上述功率轉換器電路之一包括多于一個的整流電路的情況下，各個整流電路可以被相同地實現。但是，有可能在一個功率轉換器電路中實現具有不同拓撲結構的兩個以上的整流電路。
[0137]圖16示出了包括整流電路10的電路配置結構的另一個實施方式。該電路配置結構包括用于接收輸入電壓Vin的輸入端子901、902，具有連接在輸入端子901、902之間的負載Z和開關903的串聯電路，以及與負載Z并聯連接的整流電路10。負載Z是，例如，電感負載。也就是說，負載Z包括至少一個電感元件或具有電感行為的電路元件。開關903是低側開關。也就是說，開關903連接在負載Z和用于輸入電壓Vin的參考電位或負供應電勢的端子之間。如圖16所示的電路配置可以，例如被實現在控制通過電感負載的電流的電流控制器中。
[0138]圖16的電路配置結構的工作原理如下:每當開關903被接通時，負載Z連接在輸入端子901、902之間，電流Il流過負載Z。當開關903被斷開時,憑借負載的電感特性通過負載Z的電流Il持續流動(并減小)。在這個階段，整流電路10充當續流元件，并接過流過負載Z電流II。
[0139]開關903由控制電路904提供的驅動信號S903接通和斷開。根據一個實施方式，控制電路904被配置為依靠通過負載Z的電流Il來調整驅動信號S903的占空比，以控制通過負載的電壓Il的平均值對應于預定義的設定值。
[0140]圖17示出圖16的電路配置結構，其包括根據圖5的實施方式的整流電路。開關903被實現為類似于整流電路10的整流元件1，該整流電路10具有第一晶體管29(13和帶有多個第二晶體管的布置309(13。在圖17的實施方式中，開關903的第一晶體管209(13被實現為η型增強型MOSFET。然而，這只是一個例子。開關903也可以按照第一晶體管的任何其他類型來實現。具有第二晶體管的布置309(13可以被實現類似于具有第二晶體管31-3n的布置30，其在前面結合圖2整流元件I被說明。開關903的工作原理對應于圖2的整流元件的工作原理。也就是說，當第一晶體管29(13被接通時，開關I處于導通狀態(被接通)，并且當第一晶體管29(13被斷開時，開關903處于斷開狀態(被斷開)。從控制電路(圖17中未示出)接收的驅動信號S903被配置為接通和關斷第一晶體管29(13之一。
[0141]圖18A示出了圖17的電路配置結構中的整流電路10的檢測電路9的一個實施方式。在圖18中，只有整流電路10的整流元件I的部分電路元件，只有開關903的部分電路元件被示出，即，示出了對于理解檢測電路9的工作原理所必需的電路元件。圖18示出了整流元件I的第一晶體管、體二極管D2和可選的限壓元件?0和開關903的第η個第二晶體管3n_9(l3。這個第二晶體管3n_9(l3的功能對應于圖2所示的第二晶體管3η的功能。參考符號7n_9(l3表示可選的與第二晶體管3n_9(l3并聯連接的限壓元件。[0142]參照圖18Α，檢測電路9包括放大器924，例如運算放大器(0Α)。放大器924可操作地評估整流元件I的第一晶體管2的體二極管D2兩端的電壓，以確定通過整流元件I的電流II。第一晶體管2的第一負載端子22 (對應于體二極管D2的陽極端子)通過第一電阻元件92i耦接到運算放大器924的第一端子，而第二晶體管2的第二負載端子23通過第二電阻元件922耦接到放大器924的第一端子。此外，背對第一晶體管2的第二晶體管3n_9(l3的負載端子通過第三電阻元件923耦接到放大器924的第二端子。放大器924的第二端子通過另一個電阻元件925耦接到輸出端子。放大器924的輸出端處可獲得檢測信號SD。可選地，緩沖器926、927、928連接在第一、第二和第三電阻元件及整流元件I和開關903的相應電路結點之間。放大器924的輸出信號Sd代表電流Il的方向，其中輸出信號Sd當電流在第一方向上流動時具有第一符號，而當電流在相反的第二方向上流動時具有第二符號。
[0143]圖18B示出了圖18A的檢測電路9的變形例。圖18B的檢測電路9包括兩個分流電阻器，在整流電路10的第一負載端子12和用于連接負載Z到其上的電路結點之間的第一分流電阻器929，在用于連接負載Z到其上的電路結點和開關903之間的第二分流電阻器929。在此檢測電路9中，放大器924的第一輸入端子(非反相端子)經由第二電阻器929耦接到第一分流電阻器929和整流電路共同的電路結點，而經由第一電阻器921(|耦接到第一分流電阻器929和第二分流電阻器921(|共同的電路結點。如同圖18A的實施方式，緩沖區926、927都是可選的。放大器924的第二輸入端子(反相端子)耦接到第二分流電阻器921(|和開關903共同的電路結點。在此檢測電路9中，放大器924輸出端處的檢測信號Sd代表通過整流電路10的電流Il的方向和電流Il的振幅。
[0144]圖19示出了檢測電路9的另一個實施方式。圖19的檢測電路9基于圖18B的檢測電路9，并且還包括接收放大器924的輸出端處的電流測量信號的微分器93。在圖19中，參考符號S924表不放大器的輸出信號,其對應于圖18的檢測信號。微分器93可以像常規微分器一樣被實現。只為說明的目的，微分器93的一個實施方式在圖19中被詳細說明。
[0145]圖19的微分器93包括另一個放大器931;例如運算放大器(0A)。放大器924的輸出端通過電容兀件932被|禹接到另一個放大器QS1的第一輸入端(在本實施方式中的反相輸入端)。此外，反相輸入端通過電阻器933被耦接到輸出端。微分器93的輸出端處的檢測信號Sd對應于另一個放大器93i的輸出端與另一個放大器93i的第二輸入端(本實施方式中的非反相輸入端)之間的電壓。該輸出信號對應于放大器924的輸出端處的電流測量信號S924的時間導數。當通過整流電路I的電流Il增大時，電流測量用信號S924的時間導數是正的，而當通過整流電路的電流減小時，是負的。
[0146]接收圖19的檢測信號Sd的控制及驅動電路8 (圖19中未示出)可以被配置為對檢測信號Sd的最大值進行檢測，并可以被配置為當檢測信號SD具有正的最大值時，接通整流電路I的第一晶體管2，并可以被配置當檢測信號Sd具有負的最大值時，斷開整流電路I的第一晶體管2。
[0147]可選地，整流器94連接在另一個放大器93i的輸出端下游。整流器94接收檢測信號SD，并提供經整流的檢測信號I Sd I。
[0148]圖20示出了圖17的電路配置結構的變形例。在圖20的電路配置結構中，整流電路10可操作地接收外部驅動信號Sin。此外部驅動信號Sin從控制電路94通過電平移位器95提供。控制電路94可能還提供開關903的驅動信號。電平移位器95包括具有接收驅動信號Sin的第一晶體管295以及與第一晶體管串聯連接的多個η (η>1)個第二晶體管3^95至3η_95的串聯電路。具有第一晶體管295和第二晶體管3卜95至3η_95的串聯電路連接在用于基準電位的端子902和整流電路10的第一晶體管2與具有第二晶體的布置30之間的電路結點之間。參見圖20，電平移位器的第一晶體管295可以被實現為增強型M0SFET，特別是η型增強型M0SFET，而第二晶體管可以被實現為耗盡型MOSFET (或JFET)。每個第二晶體管3^-3^使其柵極端子連接到其源極端子，其中，第I個第二晶體管3卜95的源極端子連接到第一晶體管的漏極端子。限壓元件(例如齊納二極管或齊納二極管的串聯電路)與第一晶體管295和每個第二晶體管并聯連接。
[0149]評估電路95卜953將一個第二晶體管(B卩，本實施方式中的上側第二晶體管7n_95)的負載端子的電勢與整流電 路10的第一負載端子處的電勢進行比較，并依靠該比較生成用于整流電路10的第一晶體管2的驅動信號S2。第二晶體管7n_95的電勢取決于電平移位器95的第一晶體管295的開關狀態。當第一晶體管295時被接通時此電勢是高電勢，而當第一晶體管295被關斷時是低電勢。因此，通過接通和斷開第一晶體管295，不同電勢在第二晶體管3n_95處產生，其中此電勢被用于產生整流電路10中第一晶體管2的驅動信號。參照圖20，評估電路包括放大器95i，其第一(非反相)輸入端被耦接到整流電路10的第一負載端子12，而其第二 (反相)輸入端通過電阻器952被耦接到第二晶體管3n_95的負載端子(源極端子)，而通過另一個電阻器953被耦接到輸出端。可在放大器951輸出端得到驅動信號S2。
[0150]由上述附圖中的電路符號所表示的第一半導體器件2和第二半導體器件(第二晶體管)3可以按照不同的方式來實現。用于實現第二晶體管3的一些說明性實施方式可以參照以下附圖進行說明。
[0151]圖21A示出了一個第二晶體管3的透視圖。圖21B示出了縱剖視圖，而圖21C示出了此第二晶體管3的橫剖視圖。圖21A、21B、21C只示出了在其中第二晶體管3被實現的半導體基體100的那部分。第一半導體器件2的有源區和相鄰的第二晶體管的有源區未示出。根據圖21A至21C的第二晶體管3被實現為M0SFET，特別是FINFET，并包括源極區53、漏極區54和體區55，其每個都被布置在鰭狀半導體部52上，其在下文中也將被稱為“半導體鰭”。半導體鰭被布置在襯底51上。在第一水平方向上，源極區和漏極區53、54從半導體鰭52的第一側壁5?延伸到第二側壁523。在垂直于第一方向的第二方向上，源極區和漏極區53、54彼此遠離，并且被體區55分隔。柵電極56 (圖21A中的虛線所示)通過柵極電介質57與半導體鰭52電絕緣，并與側壁522、523上和半導體片52的頂表面52i上的體區55相鄰。
[0152]圖22A至22C示出了實現為FINFET的一個第二晶體管3的另一個實施方式。圖22A示出了透視圖，圖22B示出了垂直截面平面E-E內的縱剖視圖，而圖22C示出了水平截面平面D-D內的橫剖視圖。垂直截面平面E-E垂直于半導體鰭52的頂表面521，并在半導體鰭52的縱向方向上延伸。水平截面平面D-D平行于半導體鰭的頂表面521延伸。半導體鰭52的“縱向方向”對應于第二水平方向，并且是在其中源極區和漏極區53、54遠離彼此的方向。
[0153]根據圖22k至圖22C的晶體管3被實現為U形環繞柵極FINFET。在此晶體管中，源極區53和漏極區54在第一水平方向上從半導體鰭52的第一側壁522延伸到第二側壁523，并在垂直于第一水平方向的第二水平方向(半導體鰭52的長度方向)上遠離彼此。參照圖22A和22B，源極區53和漏極區54被溝槽分隔，該溝槽從半導體鰭的頂表面52i延伸進入體區55，并在第一水平方向上從側壁522延伸到側壁523。體區55被設置在源極區53、漏極區54和半導體鰭52中的溝槽下方。柵電極56與溝槽中的體區55相鄰，并沿著半導體鰭52的側壁522、523，并且通過柵極電介質57與體區55和源極區以及漏極區53、54電絕緣。在溝槽的上部區域，其是以下區域，其中柵極電極56沒有被設置為與體區55相鄰，柵極電極56可以被絕緣或介電材料58覆蓋。
[0154]圖21A至圖21C和圖22A至22C的第二晶體管，例如，被實現為耗盡型晶體管，例如η型或ρ型耗盡型晶體管。在 這種情況下，源極區和漏極區53、54和體區55具有相同的摻雜類型。體區55的摻雜濃度通常比源極區和漏極區53、54的低。體區55的摻雜濃度是，例如，約2E18em-3。為了能夠完全中斷源極區53和漏極區54之間的體區55中的導電溝道，沿著半導體鰭52的側壁522、523的柵電極56完全沿著半導體鰭52在第二水平方向(長度方向)上延伸。在垂直方向上，沿著側壁522、523的柵極電極56從源極區和漏極區53、54延伸至少到溝槽下方。
[0155]參照圖21A和22A，源極區53連接到第一負載端子(源極端子)32，漏極區54連接到第二負載端子(漏極端子)33，而柵電極56連接到控制端子(柵極端子)31。這些端子都只在圖21A和22A中被示意性示出。
[0156]半導體鰭52的厚度(其是半導體鰭在第一水平方向上的尺寸)以及體區55的摻雜濃度被調整，使得由柵電極56控制的損耗區可以從側壁522延伸到側壁523，以便完全中斷源極區和漏極區53、54之間的導電通路，并斷開第二晶體管3。在η型耗盡型MOSFET中，當負的控制(驅動)電壓分別被施加在柵極電極56和源極區53之間，或柵極端子31和源極端子32之間時，損耗區在體區55中擴大。參照圖1提供的說明，該驅動電壓依賴于第一半導體器件2的負載電壓，或者依賴于第二晶體管3的另一個的負載電壓。損耗區垂直于側壁522、523擴展多遠也依賴于施加在柵極端子31和源極端子32之間的控制電壓的大小。因此，半導體鰭52的厚度和體區55的摻雜濃度也依賴于控制電壓的大小被設計，其在半導體器件布置的工作期間可以發生。
[0157]將圖21Α至21C及22Α至22C中示出的FINFET元件實現為其中溝道(體區)55具有U形并且柵極電極56也被布置在側壁522、523和半導體鰭130的頂表面52i上的U形環繞柵極FINFET只是一個例子。這些FINFET元件也可以被修改(圖中未示出)以具有以下柵極電極56,其兩個柵電極部分被布置在側壁522、523上,但不在半導體鰭52的頂表面52工上。這種類型的FINFET可以被稱為雙柵極FINFET。上述和下述的每個FINFET都可以被實現為U形環繞柵極FINFET或者雙柵極FINFET。甚至可以把各個第二晶體管3實現為集成電路中不同類型的MOSFET或FINFET。
[0158]每個第二晶體管3和第一半導體器件2可以被實現為FINFET。這些各個FINFET可以按照不同的方式被實現，以形成半導體布置I。
[0159]圖23示出了半導體鰭52的縱剖視圖，其中，第一半導體器件2和η個第二晶體管3的有源區(源極區、漏極區和體區)被布置。在本實施方式中，第一半導體器件2和第二晶體管被實現為U狀環繞柵極FINFET或雙柵極FINFET。在圖23中，在圖21A至圖21C和圖22A至圖22C中，相同的參考標號被用于表示相同的特征。在圖23中，不同的第二晶體管31-3n的相同特征的參考標號具有不同的下標(1、2、3、η)。
[0160]參照圖23，相鄰的第二晶體管3的有源區通過介電層59彼此絕緣，該介電層在半導體鰭52的垂直方向上延伸。這些介電層59可以向下延伸或向下進入襯底51。此外,介電層59從半導體鰭52的側壁延伸到側壁。然而，這在圖23中看不到。第一半導體器件2的有源區通過另一個介電層66與第I個第二晶體管31的有源區電絕緣，該介電層也在半導體鰭52的垂直方向上延伸。在第一半導體器件2中，源極區61和漏極區62被體區63分隔。被布置在溝槽(其在半導體鰭的側壁的位置由虛線所示)中的柵極電極64從源極區61沿著體區63延伸到漏極區62。源極區61連接到第一負載端子22 (其形成半導體布置I的第一負載端子12)，漏極區62連接到第二負載端子23，而柵極電極64連接到控制端子21 (其形成半導體布置I的控制端子11)。體區63也連接到第一負載端子22。
[0161]第一半導體器件2，例如，被實現為增強型MOSFET。在這種情況下，體區63對于源極區和漏極區61、62被互補地摻雜。在η型MOSFET中，源極區和漏極區61、62是η型摻雜的，而體區63是ρ型摻雜的，并且在ρ型MOSFET中，源極區和漏極區61、62是ρ型摻雜的，而體區63是η型摻雜的。
[0162]根據一個實施方式，襯底51對于第二晶體管3的有源區和第一半導體器件2的源極及漏極區61、62被互補地摻雜。在這種情況下，在各個第二晶體管3之間有結絕緣。根據另一個實施方式(以虛線示出)，襯底是SOI襯底，包括半導體襯底Sl1和半導體襯底Sl1上的絕緣層512。半導體鰭52被布置在絕緣層上。在本實施方式中，在襯底51中的各個第二晶體管3之間存在介電層。
[0163]根據圖24所示的另一個實施方式，襯底51具有與第二晶體管3的有源區和第一半導體器件2的源極區和漏極區61、62相同的摻雜類型。在本實施方式中，第一半導體器件2的柵電極56延伸到襯底，以便當第一半導體器件2在導通狀態時，源極區61和襯底51之間的體區中存在導電路徑。此外，通過具有與襯底51相同的摻雜類型的接觸區67，襯底連接到半導體布置的第二負載端子13。接觸區67比襯底51被更高度地摻雜，并從半導體鰭52的第一表面52i延伸到襯底。接觸區67可以鄰接第η個第二晶體管3的漏極區54η。接觸區67是可選的。第二負載端子13和襯底51之間的連接也可以通過第二晶體管3η的漏極區和體區54η、55η來提供。[0164]在圖24的半導體布置中，襯底51形成電流通路，其平行于通過第二晶體管3的電流路徑，或者平行于ADZ。襯底51類似于常規功率晶體管中的漂移區。在本實施方式中，各個第二晶體管3的體區55耦接到漂移區51上。
[0165]根據另一個實施方式(圖24中的虛線所示)，襯底51包括半導體層513，其對于襯底51的剩余部分和第二晶體管3的體區55被互補地摻雜。此層513被布置在第二晶體管3的體區55和充當漂移區的襯底的那些部分之間，并在襯底51中的各個第二晶體管3之間提供了結絕緣。
[0166]具有與第二晶體管3串聯連接的二極管2的圖3的半導體布置1，通過將第一半導體器件的控制端子連接到第一負載端子22或者通過使控制端子21浮動，可以很容易地從圖21和22所示的布置獲得。在這種情況下，只有MOSFET的體二極管(其為由體區63和漏極區65之間的pn結形成的二極管)在第二半導體器件的第一和第二負載端子22、23之間是有源的。
[0167]每一個第一半導體器件2和第二晶體管3 (在下文中簡稱為器件)可以包括多個并聯連接的相同元件(晶體管元件)。這些元件的每一個都可以被實現類似于第一半導體器件2或類似于第二晶體管3，其分別在圖21和22示出。提供在一個器件中并聯連接的多個元件可以幫助增加電流承載能力，并減少各個器件的導通電阻。
[0168]圖25示出了根據第一實施方式的半導體裝置的俯視圖，該實施方式包括第一半導體器件2和多個第二晶體管3，其中這些器件的每一個都具有多個(其中三個被示出)并聯連接的元件。一個器件的各個元件在不同的半導體鰭中實現。這些元件的每一個都具有源極區61、53，其在圖25中以“S”附加地標記，以及源極區62、54，在圖25中以“D”附加地標記。通過使一個器件的源極區連接在一起，并通過使一個器件的漏極區連接在一起，一個器件的元件被并聯連接。這些連接，以及不同的器件的負載端子之間的連接，在圖25中以粗線示意性示出。圖25中未示出不同器件的控制端子(柵極端子)和負載端子之間的連接。元件和不同器件之間的連接可以使用布置在半導體基體上方的常規布線布置，并通過通孔接觸各個有源區(源極區和漏極區)來實現。這些布線布置是眾所周知的，所以沒有必要在這方面做進一步的解釋。一個器件2、31、32、33、3n的各個元件具有共同的柵極電極64)56^56^56^ 56n ,其被布置在各個半導體鰭的U形溝槽和各個鰭之間的溝槽中。這些“鰭間溝槽”是沿著鰭的縱向溝槽。所有柵極通過介電體66和59彼此絕緣。
[0169]圖26示出了用于實現具有多個晶體管元件的一個第二晶體管3的另一個實施方式。在本實施方式中，第二晶體管3的多個晶體管元件被實現在一個半導體鰭中。在半導體鰭52的縱向方向上，源極區和漏極區53、54被交替布置，其中的源極區53和相鄰的漏極區54被一個容納柵電極56的(U形)溝槽分隔。源極區53連接到第一負載端子22，而漏極區54連接到第二負載端子23，使得各個晶體管元件被并聯連接。柵電極56是各個晶體管元件所共有的，并在縱向方向上沿著半導體鰭52的側壁延伸。每個源極區53和每個漏極區54 (除被布置在半導體鰭52的縱向端部上的源極區和漏極區以外)是兩個相鄰的晶體管元件所共有的。
[0170]參照圖26說明在半導體鰭中設置數個晶體管元件的概念，當然，也適用于第一半導體器件2的實現。[0171]參照圖27A至圖27C，一個第二晶體管3可以包括多個半導體鰭52IV、52V、52V1、52νπ，其中每個半導體鰭52IV-52VII包括多個晶體管元件(這些元件之一在圖27Α中用虛線和點線框突出標示)。圖27Α示出了一個第二晶體管3的頂視圖，圖27Β示出了切割不同鰭中的源極區的剖面F-F的縱剖視圖，而圖27C示出在切割具有不同鰭中的柵電極56的溝槽的剖面G-G的縱剖視圖。參照圖27Α，各個晶體管元件的源極區連接到第一負載端子22，各個晶體管元件的漏極區連接到第二負載端子23，以便各個晶體管元件被并聯連接。這些連接僅在圖27Α中被示意性示出。
[0172]參照圖27Α至圖27C說明提供多個半導體鰭的概念，其中每個半導體鰭包括多個晶體管元件，當然，也適用于第一半導體器件2的實現。
[0173]雖然只有20個晶體管元件在圖27Α中被示出，即四個半導體鰭52IV_52VII的每一個都有五個元件，但是一個第二晶體管3或第一半導體器件2可以包括被并聯連接的多達幾千個或甚至高達幾千萬或幾億個晶體管元件。各個晶體管元件形成被并聯連接的晶體管元件的矩陣。具有多個以矩陣形式布置的晶體管元件的器件(第一半導體器件2或第二晶體管3)在下文中將會被稱為矩陣器件。
[0174]圖28示出了實現為矩陣器件的多個第二晶體管如何可以被串聯連接。為了說明的目的，只有兩個第二晶體管31、3i+1在圖28被示出。為了串聯連接這兩個晶體管，第二晶體管3i+1的源極區連接到晶體管3,的漏極區。第二晶體管3,的源極區連接到第二晶體管3^ (圖中未示出)的漏極區，而第二晶體管3i+1的漏極區連接到第二晶體管3i+2 (圖中未示出)的源極區。
[0175]圖29示出了根據另一個實施方式的第一晶體管2的晶體管元件的縱剖視圖。圖29的晶體管元件的幾個可以被并聯連接以形成第一晶體管2。圖29的晶體管元件以平面柵電極64來實現。柵電極64被布置在半導體基體100的第一表面101上方，并通過柵極電介質65與體區63電絕緣。源極區和漏極區61、62被布置在第一表面101的區域中并且在半導體基體100的橫向方向上遠離。體區63鄰接襯底51,其中襯底51可以根據上述實施方式之一來實現。此外，體區63被電連接到源極端子22。參照圖19，垂直電介質層66可以延伸穿過體區63到或進入襯底51。垂直電介質層66可以圍繞半導體基體100的水平平面內的體區63，該平面垂直于圖19中所示的剖面。圖19的第一晶體管2可以被實現為增強型晶體管。在這種情況下，體區63對于源極區和漏極區61、62被互補地摻雜。關于各個器件區域的摻雜類型，可以參考上述實施方式。
[0176]根據一個實施方式，在體區63和襯底51之間有pn結。Mpn結可以通過將體區63和襯底51實現為互補摻雜區來形成。或者，與源極區和漏極區53、54具有相同摻雜類型的半導體區域55'被布置在體區55和襯底51之間。這個可選的半導體區域55'可以連接到源極區53 (如圖30中的虛線所示例性示出的)。
[0177]圖30示出了根據另一個實施方式的一個第二晶體管2的晶體管元件的縱剖視圖。圖20的數個晶體管元件可以被并聯連接以形成一個第二晶體管3。圖20的晶體管元件以平面柵電極56來實現。柵電極56被布置在半導體基體100的第一表面101上方，并通過柵極電介質57與體區55電絕緣。源極區和漏極區53、54被布置在第一表面101的區域中并且在半導體基體100的橫向方向上遠離。體區55鄰接與源極和漏極相同的摻雜的層，并連接到源極。此層鄰接襯底51，其中襯底51可以根據上述實施方式之一來實現。此外，體區55被電連接到源極端子32。參照圖30，垂直電介質層59可以延伸穿過體區55到或進入襯底51。垂直電介質層59可以圍繞在半導體基體100的水平平面內的體區55，該平面垂直于圖20中所示的剖面。
[0178]圖30的第二晶體管3可以被實現為耗盡型晶體管。在這種情況下，體區55對于源極區和漏極區53、54被互補地摻雜，并包括與沿著柵極電介質57的源極區和漏極區53、54具有相同摻雜類型的溝道區域55'。溝道區域55'從源極區53延伸到漏極區54。在η型耗盡型晶體管中，源極區53、漏極區54和溝道區55'是η型摻雜的，而體區是P型摻雜的。在P型耗盡型晶體管中，這些器件區域的摻雜類型是η型晶體管的那些區域的互補。
[0179]根據一個實施方式，在體區63和襯底51之間有pn結。此pn結可以通過將體區55和襯底51實現為互補摻雜區來形成。或者，與源極區和漏極區61、62具有相同摻雜類型的半導體區域63'被布置在體區63和在襯底51之間。這個可選的半導體區域63'可以連接到源極區61 (如圖29中的虛線所示例性示出的)。 [0180]圖31示出了具有第一半導體器件2和多個第二半導體器件3i_3n的整流電路10的另一個實施方式，該電路被配置為當第一和第二負載端子12、13之間的電壓Vl具有第一極性時“自動地”導通，而當電壓Vl具有第二極性時阻斷。圖31的整流電路10是圖8A和8B的整流電路的變形例。具有圖31的第二半導體器件3r3n的布置30對應于參考圖8A和8B所述的布置30。也就是說，與第一半導體器件2串聯的每一個第二半導體器件31-3?被配置為接收至少一個第二半導體器件31-3n的負載路徑電壓，或第一半導體器件2的至少一個負載路徑電壓作為驅動電壓。在圖31的實施方式中，第I個第二半導體器件31接收第一半導體器件2的負載路徑電壓Vds2作為驅動電壓，而每個其他的第二半導體器件32-3?接收一個相鄰第二半導體器件的負載路徑電壓作為驅動電壓。也就是說，第2個第二半導體器件32接收第I個第二半導體器件3l的負載路徑電壓作為驅動電壓，以此類推。然而，這種特定的拓撲結構只是一個例子。可以很容易的改進布置30，使得至少一些第二半導體器件31-3n接收兩個以上相鄰第二半導體器件的負載路徑電壓的總和作為驅動電壓。
[0181]如同上文中所述的實施方式，整流元件TtlIn是可選的，其可以實現為肖特基二極管、雪崩二極管或齊納二極管并可以與第一半導體器件2和第二半導體器件31-3n并聯連接。
[0182]根據一個實施方式，第一半導體器件2是晶體管，特別是第一導電類型的場效應晶體管，而第二半導體器件31-3?是晶體管，特別是與第一導電類型互補的第二導電類型的場效應晶體管。只為說明的目的，假定第一導電類型是P型，第二導電類型是η型。然而，下述的工作原則適用于具有η型第一半導體器件2的整流電路，也適用于具有P型第二半導體器件31-3n的整流電路。根據一個實施方式，第一半導體器件2是MOSFET(金屬-氧化物-半導體場效應晶體管)，特別是具有大致為OV閾值電壓的增強型M0SFET，而第二半導體器件3i_3n是耗盡型MOSFET或JFET (結型場效應晶體管)、HEMT (高電子遷移率晶體管)或納米管。
[0183]為了便于解釋，假定第一半導體器件2是P型M0SFET，并且第二半導體器件3i_3n是η型MOSFET或η型JFET、HEMT或納米管。參照圖31，第二半導體器件2的源極端子連接到第二半導體器件布置30。也就是說，第二半導體器件2的源極端子22連接到第I個第二半導體器件S1的源極端子32lt)第二半導體器件2的漏極端子23連接到整流電路的第一負載端子12。第二半導體器件2接收至少一個第二半導體器件31-3n的負載路徑電壓作為驅動電壓。在本實施方式中，第二半導體器件2接收第I個第二半導體器件3l的負載路徑電壓作為驅動電壓。為此，第二半導體器件2的柵極端子21連接到第I個第二半導體器件S1和第二半導體器件32的負載路徑共同的電路結點。根據另一個實施方式(圖31中未示出)，第二半導體器件2接收兩個以上第二半導體器件31-3n的負載路徑電壓作為驅動電壓。為此，第二半導體器件2的柵極端子21連接到另一對第二半導體器件的負載路徑共同的電路結點。
[0184]圖32示意性示出了當實現為具有大致為OV的閾值電壓的P型的MOSFET時，第二半導體器件2的特征曲線。圖32示出了依賴驅動電壓(柵極-源極電壓)Ves2的第二半導體器件2的負載電流(漏極-源極電流)IDS2。根據圖32，從Ves=O開始，隨著驅動電壓Ves的大小增大，負載電流Ids2增大。參照圖32，當驅動電壓Ves2為負時，即，當柵極電勢(柵極端子21的電勢)低于源極電勢(源極端子22的電勢)時，P型M0SFET2導通。漏極-源極電流Ids2為負，即電流在與圖31所示方向相反的方向上流動。
[0185]圖31的整流電路10的工作原理如下。當第一和第二負載端子12、13之間的電壓Vl為零時，使得整流電路10的每個電路結點的電位為零，第二半導體器件2和第三半導體器件3r3n被接通(導通)。然而，通過整流電路10的負載電流Il為零。由于電壓Vl上升到正電壓電平(具有第一極性的電壓電平)，負載電流Il在圖31所示的方向上流過整流電路10。當負載電流Il流過整流電路10時，由于第一半導體器件2和第二半導體器件3i_3n的不可避免的導通電阻，第一半導體器件2和第二半導體器件31-3n的負載路徑電壓Vds2和VDS31_VDS3n的電壓電平不同于零，并具有圖31所示的極性。在圖31的實施方式中，第二半導體器件S1的負載路徑電壓Vds31導致柵極-源極電壓Ves2成為負的，并導致第一半導體器件2增大其導電性。
[0186]當電壓Vl具有第二極性(與圖31中所示的極性相反的極性)時，第二半導體器件2的柵極-源極電壓Ves2變為正的，因此第一半導體器件2斷開。隨著電壓Vl增大，第二半導體器件2的負載路徑電壓Vds2增大(并且具有與圖31中所示的極性相反的極性)，直到它達到第二半導體器件S1的閾值電壓。當第二半導體器件S1斷開時，第二半導體器件S1的負載路徑電壓Vds31增大，直到它達到第二半導體器件32的閾值電壓，以此類推。
[0187]所以，圖31的整流電路10，當電壓Vl具有第一極性時自動導電，并當電壓Vl具有第二極性時自動阻斷。圖31的整流電路10可以被用在上文中所述的每個應用電路中。此夕卜，圖31的整流電路10的各個半導體器件可以被實現為參照圖21A至圖30所述的。
[0188]圖33示出了電子電路，其包括圖31的整流電路10，還包括與第一半導體器件2并聯的開關元件24。該開關元件被實現為第二導電類型的晶體管，特別是圖33的實施方式中的η型M0SFET24。該晶體管24具有連接到第二半導體器件布置30的漏極端子，并使其源極端子連接到第一負載端子12。在本實施方式中，另一個晶體管24可以獨立于第一半導體器件2被接通和斷開，其中，在導通狀態，另一個晶體管器件24繞過第一半導體器件2的負載路徑。因此，當電流電壓Vl具有第二極性并且另一個晶體管24被接通時，圖33的電子電路可以導電。當另一個晶體管24被斷開時并且電壓V2具有第二極性時，整流電路10以圖31所述的方式阻斷。當電壓Vl具有第一極性時，整流電路10傳導電流。在這種情況下，第一半導體器件2繞過另一個晶體管24的內部體二極管(圖中未示出)。[0189]以下參照圖34至36對圖31的整流電路10的變形例進行說明。這些整流電路10的每一個可以與對應于圖33的另一個晶體管24的另一個晶體管一起被實現。
[0190]圖34的整流電路基于圖31的整流電路，并且還包括在第一半導體器件2和第二半導體器件布置30之間，與第一半導體器件2串聯連接的電阻器25。第一半導體器件2的柵極端子連接到電阻器25和第二半導體器件布置30共同的電路結點。在本實施方式中，柵極-源極電壓Ves2對應于電阻器25兩端的電壓V25，其中當電壓Vl具有第一極性時并且當電流Il增大時，電壓V25增大。也就是說，第一半導體器件2接收至少電阻器25兩端的電壓作為驅動電壓。根據另一個實施方式，以點線示出的，第一半導體器件2的柵極端子連接到如圖31所述的兩個第二半導體器件的負載路徑共同的電路結點。
[0191]圖35示出了圖34的整流電路的變形例。在圖35的整流電路中，第二導電類型的晶體管26連接在第一半導體器件2和第二半導體器件布置30之間。在本實施方式中，晶體管26是η型M0SFET，其具有連接到第一半導體器件2的源極端子22的源極端子28，并且具有連接到第二半導體器件布置30的漏極端子29。晶體管26的柵極端子27連接到第一負載端子12。晶體管26的閾值電壓大致為0V。
[0192]圖35的整流電路10的工作原理如下。由于電壓Vl為零，整流電路10的各個半導體器件被導通，但是電流Il為零。隨著電壓Vl增大并具有第一極性，電流Il在圖35所示的方向上流動。晶體管26接收第一半導體器件2的負載路徑電壓Vds2作為驅動電壓，其中隨著負載路徑電壓Vds2增大，晶體管26增大其導電性。
[0193]當電壓Vl具有第二極性時，第二半導體器件2如參考圖31所述的那樣被斷開。當第一半導體器件斷開時，負載路徑電壓具有與圖35中所示極性相反的極性并且負載路徑電壓的大小增大。此負載路徑電壓斷開晶體管26，以使第一半導體器件2和晶體管26兩端的整體電壓隨著電壓Vl的增大而增大。第二半導體器件31接收第一半導體器件2和晶體管26兩端的電壓作為本實施方式中的驅動電壓。
[0194]參看圖35，第一半導體器件2接收晶體管26的負載路徑電壓Vds26作為驅動電壓Vgs20然而，這只是一個例子。根據另一個實施方式(圖35中的虛線所示)，第一半導體器件2接收晶體管26的負載路徑電壓加上至少一個第二半導體器件31-3n的負載路徑電壓Vds26作為驅動電壓Ves2。
[0195]圖36示出了整流電路10的另一個實施方式。圖36的整流電路10基于圖31的整流電路，并且還包括分壓器電路，該分壓器電路連接在第一負載端子12和第二負載端子13之間并被配置為驅動第一半導體器件2。分壓器電路被實現如同圖8A的整流電路，并包括整流元件102 (如二極管)，以及具有與整流元件102串聯連接的多個第二半導體器件IOS1-1OSn的第二半導體器件布置130。此外，整流元件(如肖特基二極管、雪崩或齊納二極管)1070-107n與第二半導體器件IOS1-1OSn和整流元件102并聯連接。第二半導體器件布置130可以被實現為如參考上文中的第二半導體器件布置30所述的。分壓器的第二半導體器件布置130可以被實現如同半導體器件布置30。然而，也有可能以不同的方式實現這兩個第二半導體器件布置130、30。
[0196]此外，電阻器104連接在整流元件102和ADR130之間。圖36的整流電路10的工作原理如下。為了便于說明，假定第二半導體器件IOS1-1OSn具有與ADR30的第二半導體器件3r3n相同的導電類型。當電壓Vl具有第一極性時，分壓器電路導通。在這種情況下，整流元件102和可選的電阻104兩端的電壓降接通第一半導體器件2。根據一個實施方式，整流元件102和ADR130被實現，以使在整流元件102和可選的電阻104兩端的電壓Vl大幅下降。
[0197]當電壓V2具有第二極性時，分壓器電路阻斷，其中，整流元件兩端的電壓V102增大，直到與整流元件102直接連接的第二半導體器件IOS1的閾值電壓或可選的電阻104斷開。在此工作狀態下，ADR130保護整流元件102免遭高電壓。但是，整流元件102兩端的電壓降足夠高以斷開第一半導體器件2。
[0198]可以被用作同步整流器的常規MOSFET可以由以下參數表示，導通電阻Rw、電壓阻斷能力(擊穿電壓)Vbk、當MOSFET處于斷開狀態時存儲在MOSFET的輸出電容的輸出電荷Qoss,以及當體二極管被導通時存儲在MOSFET中的電荷QKK。Qkk產生自電荷載體等離子體，其為當體二極管被正向偏置時在MOSFET中生成的。
[0199]存儲在輸出電容Ctjss中的電荷Ctjss如下:

[0200]
【權利要求】
1.一種包括整流電路的電路配置結構,所述整流電路包括: 第一和第二負載端子(12，13); 第一半導體器件(2)，具有負載路徑(22-23)和控制端子(21); 多個第二半導體器件(3ι-3η)，每一個第二半導體器件都具有控制端子和在第一負載端子和第二負載端子之間的負載路徑； 其中，所述第二半導體器件(31-3n)的負載路徑串聯連接并且串聯連接到所述第一半導體器件(2)的所述負載路徑，并且其中，具有所述第一半導體器件和所述第二半導體器件(3r3n)的串聯電路連接在所述整流電路的所述負載端子(12，13)之間，以及 其中，一個第二半導體器件(3J的控制端子連接到所述第一半導體器件的一個負載端子，并且其中，除所述一個第二半導體器件U1)以外的每個第二半導體器件(32-3n)的控制端子連接到一個第二半導體器件的負載端子。
2.根據權利要求1所述的電路配置結構，其中，所述第一半導體器件被實現為二極管。
3.根據權利要求1所述的電路配置結構，其中，所述第一半導體器件被實現為第一晶體管。
4.根據權利要求3所述的電路配置結構，其中，所述第一晶體管是以下各項之一:增強型 MOSFET、耗盡型 M0SFFET、JFET。
5.根據權利要求1所述的電路配置結構，其中，每一個所述第二半導體器件(32-3n)都被實現為晶體管。
6.根據權利要求5所述的電路配置結構，其中，每一個所述第二半導體器件被實現為耗盡型M0SFFET和JFET之一。
7.根據權利要求1所述的電路配置結構， 其中，所述第一半導體器件是第一導電類型的晶體管；以及 其中，每一個所述第二晶體管是第二導電類型的晶體管。
8.根據權利要求1所述的電路配置結構， 其中，所述第一半導體器件是第一導電類型的MOSFET ;以及 其中，每一個所述第二半導體器件是第二導電類型的第二晶體管并且選自以下各項組成的組中: 耗盡型MOSFET，
JFET, HEMT，以及 納米管。
9.根據權利要求8所述的電路配置結構，其中，所述第一導電類型的晶體管的閾值電壓大致為0V。
10.根據權利要求1所述的電路配置結構，其中，所述第一半導體器件(2)被配置為接收所述多個第二半導體器件(31-3n)中至少一個的負載路徑電壓作為驅動電壓。
11.根據權利要求1所述的電路配置結構，還包括: 電阻器(25)，與所述第一半導體器件(2)串聯連接，并且所述電阻器連接在所述第一半導體器件(2)和所述多個第二半導體器件(31-3n)之間。
12.根據權利要求1所述的電路配置結構，還包括:另一個晶體管(25)，與所述第一半導體器件(2)串聯連接，并且所述另一個晶體管連接在所述第一半導體器件(2)和所述多個第二半導體器件(31-3n)之間。
13.根據權利要求12所述的電路配置結構， 其中，所述另一個晶體管(25)被配置為接收所述第一半導體器件(2)的負載路徑電壓作為驅動電壓，以及 其中，所述第一半導體器件被配置為至少接收所述另一個晶體管的負載路徑電壓作為驅動電壓。
14.根據權利要求1所述的電路配置結構，還包括: 分壓器電路，連接在所述第一負載端子(12)和所述第二負載端子(13)之間，并且所述分壓器電路被配置為驅動所述第一半導體器件。
15.根據權利要求14所述的電路配置結構，其中，所述分壓器電路包括: 整流元件(102)； 多個第三半導體器件，與所述整流元件串聯連接，其中，每個所述第三半導體器件都被配置為接收所述整流元件或至少一個第三半導體器件的負載路徑電壓作為驅動電壓。
16.根據權利要求15所述的電路配置結構，其中，所述第三半導體器件選自以下各項組成的組:
耗盡型MOSFET ； 增強型MOSFET ；
HEMT ； 納米管；以及 JFET0
17.根據權利要求1所述的電路配置結構，所述電路配置結構被實現為具有拓撲結構的功率轉換器電路，其中，所述拓撲結構選自以下各項組成的組: 降壓轉換器拓撲結構； 升壓轉換器拓撲結構； 反激轉換器拓撲結構； TTF拓撲結構； 相移ZVS拓撲結構；以及 LLC諧振轉換器拓撲結構。
18.根據權利要求3所述的電路配置結構，還包括: 控制及驅動電路，被配置為基于以下各項中的至少一項來驅動所述第一晶體管:跨所述整流電路的電壓的極性、跨所述第一晶體管的電壓的極性。
19.根據權利要求3所述的電路配置結構，還包括: 二極管，與所述第一晶體管的所述負載路徑并聯連接； 控制及驅動電路，被配置為基于以下各項中的至少一項來驅動所述第一晶體管:流過所述二極管的電流的振幅、流過所述二極管的所述電流的時間導數。
20.根據權利要求19所述的電路配置結構，其中，所述二極管是集成二極管。
21.根據權利要求1所述的電路配置結構，還包括: 開關，與所述整流電路串聯連接，所述串聯電路連接在電壓供給端子之間；負載，與所述整流電路并聯連接。
22.—種整流電路的操作方法，所述整流電路包括: 第一和第二負載端子； 第一可控半導體器件，具有負載路徑和控制端子以及連接在所述負載路徑中的整流元件； η個的多個第二半導體器件，其中，η>1，每一個第二半導體器件都具有控制端子和在第一負載端子和第二負載端子之間的負載路徑； 其中，所述第二半導體器件的負載路徑串聯連接并且串聯連接到所述第一半導體器件的負載路徑，具有所述第一半導體器件和所述第二半導體器件的串聯電路連接在所述整流電路的所述負載端子之間， 其中，一個第二半導體器件的控制端子連接到所述第一半導體器件的一個負載端子，并且其中，除所述一個第二半導體器件以外的每一個第二半導體器件的控制端子連接到一個第二半導體器件的負載端子，以及所述方法包括: 檢測所述整流電路的工作參數，所述工作參數基于以下各項中的至少一項:流過所述第一半導體器件中的所述整流元件的電流、跨所述整流元件的電壓、以及所述第一負載端子和所述第二負載端子之間的電壓； 根據所述工作參數，控制所述第一半導體器件被接通。
23.根據權利要求22所述的方法，其中，所述第一半導體器件是MOSFET，并且其中，所述整流元件是所述MOSFET的體二極管。
24.根據權利要求23所述的方法，其中，所述MOSFET是增強型M0SFET。
25.根據權利要求23所述的方法，其中，每個所述第二半導體器件都是耗盡型M0SFFET和JFET之一。
26.根據權利要求22所述的方法，還包括: 評估流過所述整流元件的電流，以及 在所述電流達到第一電流閾值的情況下接通所述第一半導體器件。
27.根據權利要求26所述的方法，還包括: 在所述電流達到第二電流閾值的情況下斷開所述第一半導體器件。
28.根據權利要求27所述的方法，其中，所述第二電流閾值的大小低于所述第一電流閾值的大小。
29.根據權利要求22所述的方法，還包括: 評估流過所述整流元件的電流；以及 在所述電流的斜率達到第一斜率閾值的情況下接通所述第一半導體器件。
30.根據權利要求29所述的方法，還包括: 在所述電流的斜率達到第二斜率閾值的情況下斷開所述第一半導體器件，其中，所述第一斜率閾值和所述第二斜率閾值具有不同的符號。
31.根據權利要求22所述的方法，還包括: 評估跨所述整流元件的電壓；以及 在所述電壓達到第一電壓閾值的情況下接通所述第一半導體器件。
32.根據權利要求31所述的方法，還包括: 在所述電壓達到第二電壓閾值的情況下斷開所述第一半導體器件。
33.根據權利要求32所述的方法，其中，所述第二電壓閾值的大小低于所述第一電壓閾值的大小。
34.一種整流電路，包括: 第一和第二負載端子(12，13); 第一半導體器件(2)，具有負載路徑(22-23)； 多個第二半導體器件(31-3n)，每一個第二半導體器件都具有負載路徑并且每一個第二半導體器件都被配置為接收驅動信號； 其中，所述第二半導體器件(31-3n)的負載路徑串聯連接并且被串聯連接到所述第一半導體器件(2)的負載路徑，并且其中，具有所述第一半導體器件和所述第二半導體器件(3r3n)的串聯電路連接在所述負載端子(12，13)之間， 其中，每個所述第二半導體器件(3i_3n)都被配置為接收至少一個第二半導體器件(3r3n)的負載路徑電壓或至少所述第一半導體器件(2)的負載路徑作為驅動電壓，以及其中，所述第一半導體器件(2)被配置為接收所述多個第二半導體器件(3r3n)中至少一個的負載路徑電壓作為驅動電壓。
35.根據權利要求34所述的整流電路，其中，所述第一半導體器件(2)被實現為第一導電類型的晶體管。
36.根據權利要求35所述的整流電路，其中，每個所述第二半導體器件(31-3n)被實現為第二導電類型的晶體管，其中，所述第二導電類型與所述第一導電類型互補。
37.根據權利要求36所述的整流電路， 其中，所述第一導電類型的晶體管是MOSFET ;以及 其中，所述第二導電類型的晶體管選自以下各項組成的組中: 耗盡型MOSFET，
HEMT， 納米管，
JFET0
38.根據權利要求37所述的整流電路，其中，所述第一導電類型的晶體管的閾值電壓大致為OV。
39.根據權利要求34所述的整流電路，其中，所述第一半導體器件(2)被配置為接收所述多個第二半導體器件(31-3n)中至少一個的負載路徑電壓作為驅動電壓。
40.根據權利要求34所述的整流電路，還包括: 電阻器(25)，與所述第一半導體器件(2)串聯連接，并且所述電阻器連接在所述第一半導體器件(2)和所述多個第二半導體器件(31-3n)之間。
41.根據權利要求35所述的整流電路，還包括: 另一個晶體管(25)，與所述第一半導體器件(2)串聯連接，并且所述另一個晶體管連接在所述第一半導體器件(2)和所述多個第二半導體器件(31-3n)之間。
42.根據權利要求41所述的整流電路， 其中，所述另一個晶體管(25)被配置為接收所述第一半導體器件(2)的負載路徑電壓作為驅動電壓，以及 其中，所述第一半導體器件被配置為至少接收所述另一個晶體管的負載路徑電壓作為驅動電壓。
43.根據權利要求34所述的整流電路，還包括: 分壓器電路，連接在所述第一負載端子(12)和所述第二負載端子(13)之間，并且所述分壓器電路被配置為驅動所述第一半導體器件。
44.根據權利要求43所述的整流電路，其中，所述分壓器電路包括: 整流元件(102);以及 多個第三半導體器件，與所述整流元件串聯連接，其中，每個所述第三半導體器件被配置為接收所述整流元件或至少一個第三半導體器件的負載路徑電壓作為驅動電壓。
45.根據權利要求44所述的整流電路，其中，所述第三半導體器件選自以下各項組成的組: 耗盡型MOSFET ； 增強型MOSFET ；
HEMT ； 納米管；以及 JFET0
46.根據權利要求34所述的整流電路，其中
【文檔編號】H02M3/335GK103546049SQ201310291369
【公開日】2014年1月29日 申請日期:2013年7月11日 優先權日:2012年7月11日
【發明者】羅爾夫·韋斯, 熱拉爾德·德博伊 申請人:英飛凌科技德累斯頓有限公司