專利名稱：一種控制36個功率單元的核心控制板的制作方法
技術領域：
本發明設計的是一種變流器的核心控制板方案，具體設計的是一種可以控制不大于36個功率單元所構成的變流器的核心控制板。
背景技術：
級聯型變流器在不大于35kV高壓系統中得到了廣泛的應用，如級聯型靜止無功發生器SVG，級聯型高壓變頻器，級聯型同相供電電源變流器等。但是，目前控制這類變流器的核心控制電路方案存在以下缺點
I、一般由多個板卡構成的插卡式結構，接插件多，結構復雜，可靠性較低；2、一般采用總線式電路結構，板卡與板卡之間線路較長，總線之間不僅易受到串擾，也容易受:外界擾動；3、板卡與板卡相鄰，板卡與板卡元之間易產生的相互干擾；4、板卡封閉在機箱內，散熱性能較差；5、對板卡上的信號難于檢測和測量，必需制做和使用專門設計的輔助部件進行測量，給生產檢測增加了難度；6、板卡式控制電路，一般只能針對某一個具體的級聯型變流器，如要么是針對級聯型靜止無功發生器SVG的控制電路，要么是針對級聯型高壓變頻器的控制電路，要么是針對級聯型同相供電電源變流器的控制電路，而不能通用于上述各個類型變流器。
發明內容
本發明設計的是一種變流器的核心控制電路，這種電路可控制不大于由36個H橋功率單元構成的級聯型變流器。此類級聯型變流器主要可廣泛應用于級聯靜止型無功發生器、級聯型高壓變頻器、級聯型同相供電電源變流器等設備上。本發明是這樣實現的一種控制36個功率單元的核心控制板，主要是由通用的現場可編程門陣列FPGA芯片、3片通用數字信號處理DSP芯片，其中I片用于核心控制算法的DSPl，其外部存儲器RAMl ;可選的用于輔助計算的DSP2，其外部存儲器RAM2 ;用于本電路與外界協調控制的DSP3，其外部存儲器RAM3、通用復雜可編程邏輯器件CPLD芯片、通用運算放大器Al A18、通用的電源芯片ICl IC4、通用的檢測溫度濕度芯片IC5、用于保存參數的通用芯片EEPR0M、脈沖寬度調制PWM 口、輸入輸出IO 口組成的，其特征是在器件布局上若以PWM 口為上方，那么PWM 口的下方是FPGA，FPGA的下方是DSP1，DSPl的下方是DSP3，DSP3的下方是IO 口，DSPl的右方是DSP2，DSP2的上方是RAM2，DSPl的左上方是RAM1，DSP3的左方是CPLD，CPLD的上方是RAM3，DSP3的背部是EEPROM, FPGA的左方是ICl、IC2、IC3、IC4,RAM1和RAM3之間的左側是IC5，DSP2的下方是運算放大器Al A18，IO 口在最下方；在電路原理上PWM 口與FPGA電信號連接，RAMl與DSPl電信號連接，RAM2與DSP2電信號連接，RAMl、DSPI、RAM2、DSP2分別與FPGA電信號連接，RAM3與DSP3電信號連接，DSP3分別與DSPl和DSP2電信號連接，CPLD分別與DSPU DSP2、DSP3、RAM3、IO 口電信號連接，通用運算放大器Al A18分別與DSP1、DSP2、DSP3、IO 口電信號連接，通用電源芯片ICl IC4與IO 口電信號連接，并為各器件提供不同電壓的電源，通用芯片IC5與DSP3、EEPR0M、IO 口電信號連接。本發明還具有以下技術特征I、所述的FPGA采用的芯片是EP3C16240C8N型。2、所述的DSP1、DSP2、DSP3采用TI公司的TMS320x28x系列器件。3、所述的CPLD采用的芯片是EPM1270T144C5型。本電路運行穩定、使用范圍廣泛。
圖I是本發明的元器件布局排列2是本發明的電氣原理方框圖
具體實施例方式下面結合附圖和具體實施例對本發明作進一步的詳細說明如圖I所示，一種控制36個功率單元的核心控制板，主要是由用于產生36個H橋功率單元控制脈沖信號和接收功率單元狀態信號的通用現場可編程門陣列FPGA芯片、3片通用數字信號處理DSP芯片，其中I片用于核心控制算法的DSP1，其外部存儲器RAMl ;可選的用于輔助計算的DSP2，其外部存儲器RAM2 ;用于本電路與外界協調控制的DSP3，其外部存儲器RAM3、用于連接本電路與外界之間的開關量輸入、輸出及通訊聯絡的通用復雜可編程邏輯器件CPLD芯片、用于接收模擬信號的通用運算放大器Al A18、用于為各個芯片供電的通用電源芯片ICl IC4、用于檢測本電路環境溫度濕度的通用芯片IC5、用于保存參數的芯片EEPROM等組成的。I、電源實現方式如圖2所示，本發明通用電源芯片ICl IC4通過其IO 口向內部提供+5V數字電源以及±5V模擬電源，+5V數字電源經IC1、IC2、IC3、IC4構成電源電路穩壓輸出I. 2V、
I.9V、2. 5V、3. 3V 電壓，為 FPGA、DSP1 DSP3、CPLD、RAMl RAM3 等電路提供電源，±5V 模擬電源直接送給運算放大器Al A18。2、IO 口信號如圖2所示，本發明的IO 口信號主要包括1路轉速編碼器信號ENCODER，有3根信號、16路開關量輸入信號I [16]、10路開關量輸出信號0[10]、2路異步串行信號SCI-1，有收、發各I根信號和SCI-2，有收、發各I根信號、I路CANbus總線，有收、發各I根信號，以上信號均連接至CPLD且可重新再定義；還有I路I2C總線，有時鐘、數據各I根信號，直接連至DSP3、EEPROM和IC5，18路模擬量輸入信號Ain [18]連至運算放大器Al A18。3、PWM 口信號如圖2所示，本發明的PWM 口信號主要有36路發送信號TX[36]，36路接收信號RX [36]，均連至FPGA芯片。4、CPLD與DSPl相連的信號如圖2所示，本發明的CPLD與DSPl相連的信號主要有1路CANbus總線ICANbus信號，有收、發各I根信號、I路編碼器捕獲信號1EQEP，有3根信號，I路異步串行信號ISCI，有收、發各I根信號。5、CPLD與DSP2相連的信號如圖2所示，本發明的CPLD與DSP2相連的信號主要有1路CANbus總線2CANbus信號，有收、發各I根信號、I路異步串行信號2SCI，有收、發各I根信號。6、CPLD與DSP3相連的信號如圖2所示，本發明的CPLD與DSP3相連的信號主要有2路CANbus總線3CANbus信號，有收、發各I根信號和4CANbus信號有收、發各I根信號、2路異步串行信號3SCI，有 收、發各I根信號和4SCI，有收、發各I根信號、16根數據總線3Data[15:0]、19根地址總線 3Addr[18:0]、4 根控制總線 3Ctrl[4]。3Data[15:0]、3Addr [18:0]和 3Ctrl [4]也連接至存儲器RAM3。7、FPGA與DSPl相連的信號如圖2所示，本發明的FPGA與DSPl相連的信號主要有6根PWM信號1PWM[6]、1根故障捕獲信號1TZ、16根數據總線lData[15:0]、8根地址總線IAddr [7:0]、4根控制總線ICtrl [4] ο IData [15:0] UAddr [7:0]和 ICtrl [4]也連接至存儲器 RAMl。8、FPGA與DSP2相連的信號如圖2所示，本發明的FPGA與DSP2相連的信號主要有6根PWM信號2PWM[6]、1根故障捕獲信號2TZ、16根數據總線2Data[15:0]、8根地址總線2Addr[7:0]、4根控制總線2Ctrl [4] ο 2Data[15:0]、2Addr[7:0]和 2Ctrl [4]也連接至存儲器 RAM2。9、DSPl與DSP2、DSP3之間通訊方式如圖2所示，本發明的DSPl與DSP2、DSP3之間通訊方式主要有同步串行通訊SPI，直接實現DSPl與DSP2、DSP3之間的快速通訊；通過1SCI、2SCI、3SCI信號和CPLD內部處理實現DSPl與DSP2、DSP3之間的異步串行通信SCI通訊；通過ICANbus、2CANbus、3CANbus信號和CPLD內部處理實現DSPl與DSP2、DSP3之間的控制器局域網總線CANbus通訊。DSPl與DSP2之間亦可以通過IData[15:0] UAddr [7:0]和ICtrl [4]總線及2Data[15:0]、2Addr [7:0]和2Ctrl [4]總線和FPGA內部處理實現DSPl與DSP2之間的并行通訊。10、DSPl與DSP2、DSP3接收的模擬量信號如圖2所示，本發明的DSPl與DSP2、DSP3接收的模擬量信號分別為16路IAD [16]、16路2AD [16]、16路3AD [16]，均連接至運算放大器Al A18的輸出，Al A18的輸入連接至IO 口，可接收本電路外部的模擬量信號。
權利要求
1.一種控制36個功率單元的核心控制板，主要是由通用的現場可編程門陣列FPGA芯片、3片通用數字信號處理DSP芯片，其中I片用于核心控制算法的DSP1，其外部存儲器RAMl ;可選的用于輔助計算的DSP2，其外部存儲器RAM2 ;用于本電路與外界協調控制的DSP3，其外部存儲器RAM3、通用復雜可編程邏輯器件CPLD芯片、通用運算放大器Al A18、通用的電源芯片ICl IC4、通用的檢測溫度濕度芯片IC5、用于保存參數的通用芯片EEPROM、脈沖寬度調制PWM 口、輸入輸出IO 口組成的，其特征是在器件布局上若以PWM 口為上方，那么PWM 口的下方是FPGA，FPGA的下方是DSPl，DSPl的下方是DSP3，DSP3的下方是IO 口，DSPl的右方是DSP2，DSP2的上方是RAM2，DSPl的左上方是RAMl，DSP3的左方是CPLD, CPLD 的上方是 RAM3，DSP3 的背部是 EEPROM, FPGA 的左方是 ICl、IC2、IC3、IC4, RAMl和RAM3之間的左側是IC5，DSP2的下方是運算放大器Al A18，IO 口在最下方；在電路原理上PWM 口與FPGA電信號連接，RAMl與DSPl電信號連接，RAM2與DSP2電信號連接，RAMl、DSP1、RAM2、DSP2分別與FPGA電信號連接，RAM3與DSP3電信號連接，DSP3分別與DSPl和DSP2電信號連接，CPLD分別與DSPl、DSP2、DSP3、RAM3、IO 口電信號連接，通用運算放大器Al A18分別與DSP1、DSP2、DSP3、I0 口電信號連接，通用電源芯片ICl IC4與IO 口電信號連接，并為各器件提供不同電壓的電源，通用芯片IC5與DSP3、EEPR0M、I0 口電信號連接。
2.根據權利要求I所述的一種控制36個功率單元的核心控制板，其特征在于所述的FPGA采用的芯片是EP3C16240C8N型。
3.根據權利要求I所述的一種控制36個功率單元的核心控制板，其特征在于所述的DSP1、DSP2、DSP3采用TI公司的TMS320x28x系列器件。
4.根據權利要求I所述的一種控制36個功率單元的核心控制板，其特征在于所述的CPLD采用的芯片是EPM1270T144C5型。
全文摘要
本發明設計的是一種變流器的核心控制板方案，可控制不大于由36個H橋功率單元構成的級聯型變流器，主要用于級聯靜止型無功發生器、級聯型高壓變頻器、級聯型同相供電電源變流器等。本發明方案主要包括用于產生36個H橋功率單元控制脈沖信號和接收功率單元狀態信號的FPGA芯片，用于核心控制算法的DSP芯片，用于同外界連接的開關量輸入、輸出及通訊聯絡的CPLD芯片，用于接收模擬信號的運算放大器A1～A18，用于為各個芯片供電的電源芯片IC1～IC4，用于檢測本電路環境溫度濕度的芯片IC5，用于保存參數的芯片EEPROM等。本電路運行穩定、使用范圍廣泛。
文檔編號H02M1/088GK102969876SQ20121050606
公開日2013年3月13日 申請日期2012年12月1日 優先權日2012年12月1日
發明者孫敬華, 陳晨, 何建華, 王瑞艦, 肖心凱 申請人:哈爾濱九洲電氣股份有限公司