專利名稱：一種恒流充電模式下的充電管理電路的制作方法
技術領域：
本發明涉及電源管理領域，特別涉及一種恒流充電模式下的充電管理電路。
背景技術：
充電管理芯片(或者稱為充電管理電路)通常被用于延長鋰電池使用壽命和提高鋰電池的安全性。請參考圖I所示，其為現有技術中恒流充電模式下的充電管理電路的電路示意圖。該充電管理電路包括輸出電路110和反饋控制電路120。所述輸出電路110 包括 PMOS (P-channel Metal Oxide Semiconductor)晶體管MPl (或者稱為第一功率開關)、NMOS (N-channel Mental Oxide Semiconductor)晶體管 麗I (或者稱為第二功率開關)、電感LI、檢測電阻Rl和電容Cl。PMOS晶體管MPl和NMOS晶體管麗I依次串聯于輸入電源VDD和地之間，電感LI、檢測電阻Rl和電容Cl依次串聯于PMOS晶體管MPl和NMOS晶體管麗I的連接節點LX和地之間，其中檢測電阻Rl和電容Cl的連接節點作為所述輸出電路110的輸出端VBAT (或者稱為電池端VBAT)。電池BAT的正、負極分別連接于輸出電路110的輸出端VBAT和地之間。PMOS晶體管為主開關，NMOS晶體管麗I為同步整流開關，電感LI和電容Cl構成濾波電路，輸出平均電流IA。所述反饋控制電路120包括運算放大器0ΡΑ、濾波電路122、誤差放大器EA、振蕩器124、脈寬調制(PWM:Pulse Width Modulation)比較器PWMC、補償電路126和控制電路128。所述運算放大器OPA用于采集檢測電阻Rl上的壓降，其正相輸入端與電感LI和檢測電阻Rl的連接節點相連，其反相輸入端與檢測電阻Rl和電容Cl的連接節點(即輸出電路的輸出端VBAT)相連，其輸出端輸出反映流經檢測電阻Rl的平均電流信號IA的反饋電壓VIA。所述誤差放大器EA對所述反饋電壓VIA和參考電壓VR的差進行放大以輸出誤差放大信號ΕΑ0。為了減小脈動的反饋電壓VIA (其為直流電壓)中的交流成分，在運算放大器OPA與所述誤差放大器EA的正相輸入端之間連接有濾波電路122。所述脈寬調制比較器PWMC比較由所述振蕩器124產生的三角波信號RAMP和所述誤差放大信號EAO以得到脈寬調制信號PWM0。由于整個反饋環路采用閉環控制，實現環路穩定性較困難，因此，在所述誤差放大器EA與所述脈寬調制比較器PWMC之間連接有補償電路126，來滿足穩定性要求。所述控制電路128包括與PMOS晶體管MPl的控制端相連的第一輸出端GPl和與NMOS晶體管麗I的控制端相連的第二輸出端GN1，其根據所述脈寬調制信號PWMO控制PMOS晶體管MPl和NMOS晶體管MNl交替導通，從而使所述輸出電路110輸出的平均電流IA調整到某個設定值。如圖I所示的恒流充電模式下的充電管理電路包括如下缺點第一、在所述輸出電路110中需要檢測電阻R1，此電阻一般電阻值較小，且需是散熱較好的功率電阻，價格較高；第二、檢測電阻Rl上將產生額外的功率損耗，降低系統效率；
第三、由于補償電路126至少由電容構成，或者是電容和電阻串聯或并列構成。此電容將消耗較大的芯片面積，增加了芯片成本；第四、環路補償的同時限制了所述輸出電路110中的電感LI和電容Cl的選擇，只能采用某些固定電感值和電容值，不當選擇可能導致振蕩。因此，有必要提供一種改進的技術方案來克服上述問題。
發明內容本發明的目的在于提供一種恒流充電模式下的充電管理電路，其電路結構較簡單，可以節省芯片面積，降低芯片的成本。為了解決上述問題，本發明提供一種恒流充電模式下的充電管理電路，其包括輸出電路和控制電路，所述輸出電路包括連接于電源和中間節點之間的第一功率開關、連接于中間節點和地之間的第二功率開關、連接于中間節點和輸出電路的輸出端之間的電感， 連接于輸出電路的輸出端和地之間的電容；所述控制電路用于檢測所述電感的電感電流，當所述電感電流大于第一電流閾值時，控制第一功率開關關斷和第二功率開關導通，當所述電感電流小于第二電流閾值時，控制第一功率開關導通和第二功率開關關斷，其中第一電流閾值大于第二電流閾值。進一步的，當所述電感電流大于第一電流閾值時，先控制第一功率開關關斷，然后控制第二功率開關導通；當所述電感電流IL小于第二電流閾值時，先控制第二開關關斷，然后控制第一功率開關導通。進一步的，在第一功率開關導通和第二功率開關關斷時，所述控制電路通過檢測第一功率開關上的電流來檢測所述電感的電感電流；在第一功率開關關斷和第二功率開關導通時，所述控制電路通過檢測第二功率開關上的電流來檢測所述電感的電感電流，所述控制電路包括第一比較電路和第二比較電路。所述第一比較電路對第一電流閾值和第一功率開關上的電流進行比較以確定所述電感電流是否大于第一電流閾值；所述第二比較電路對第二電流閾值和第二功率開關上的電流進行比較以確定所述電感電流是否小于第二電流閾值。進一步的，所述控制電路還包括第一電流閾值確定電路和第二電流閾值確定電路，所述第一電流閾值確定電路產生一個反映第一電流閾值的第一參考電壓，第二電流閾值確定電路產生一個反映第二電流閾值的第二參考電壓，在第一功率開關導通和第二功率開關關斷時，第一比較電路比較第一參考電壓和所述第一功率開關上的壓降以確定所述電感電流是否大于第一電流閾值，此時，所述第一功率開關上的壓降能夠反映第一功率開關上的電流大小；在第一功率開關關斷和第二功率開關導通時，第二比較電路比較第二參考電壓和所述第二功率開關上的的壓降以確定所述電感電流是否小于第二電流閾值，此時所述第二功率開關上的壓降能夠反映第二功率開關上的電流大小。進一步的，所述第一功率開關為第一 PMOS晶體管，所述第二功開關為第一 NMOS晶體管，所述第一電流閾值確定電路包括第二 PMOS晶體管和第一基準電流產生電路，所述第二PMOS晶體管的柵極與第一 PMOS晶體管的柵極相連，源極與電源相連，漏極與第一基準電流產生電路產生的下拉型基準電流相連，所述下拉型基準電流驅動第二 PMOS晶體管的漏極，從第二 PMOS晶體管的漏極流向地節點，所述第一 PMOS晶體管相對第二 PMOS晶體管的寬長比之比為第一比值，第一 PMOS晶體管和第二 PMOS晶體管同時導通或者關斷，當第一PMOS晶體管和第二 PMOS晶體管導通時，所述第二 PMOS晶體管上的壓降為所述第一參考電壓，第一電流閾值等于所述下拉型基準電流的電流值與所述第一比值的乘積；所述第二電流閾值確定電路包括第二 NMOS晶體管和第二基準電流產生電路，所述第二 NMOS晶體管的柵極與第一 NMOS晶體管的柵極相連，源極與所述中間節點相連，漏極與第二基準電流產生電路產生的注入型基準電流相連，所述注入型基準電流驅動第二 NMOS晶體管的漏極，從電源節點流向第二 NMOS晶體管的漏極，第一 NMOS晶體管相對第二 NMOS晶體管的寬長比之比為第二比值，第一 NMOS晶體管和第二 NMOS晶體管同時導通或者關斷，當第一 NMOS晶體管和第二 NMOS晶體管導通時，所述第二 NMOS晶體管上的壓降為所述第二參考電壓，第二電流閾值等于所述注入型基準電流的電流值與所述第二比值的乘積。進一步的，所述第一比較電路的第一輸入端與所述第二 PMOS晶體管的漏極相連，第二輸入端與所述中間節點LX相連,輸出端輸出第一比較信號,其僅在第一 PMOS晶體管和第二 PMOS晶體管導通且所述中間節點LX的電壓低于所述第二 PMOS晶體管的漏極的電壓時，輸出的第一比較信號為第一邏輯電平，第一比較信號為第一邏輯電平信號代表的是電感電流IL大于第一電流閾值II，其他情況時輸出的第一比較信號為第二邏輯電平；所述第二比較電路的第一輸入端與第二 NMOS晶體管的漏極相連，第二輸入端與地節點相連，輸出 端輸出第二比較信號NC2。其僅在第一 NMOS晶體管和第二 NMOS晶體管導通，且所述第二NMOS晶體管的漏極的電壓高于地節點的電壓時，輸出的第二比較信號為第一邏輯電平，第二比較信號為第一邏輯電平信號代表的是電感電流IL小于第二電流閾值12,其他情況時輸出的第二比較信號為第二邏輯電平。進一步的，所述控制電路還包括邏輯驅動電路，所述邏輯驅動電路包括邏輯運算器和驅動電路，所述邏輯運算器根據所述第一比較電路輸出的第一比較信號和第二比較電路輸出的第二比較信號進行邏輯運算，并輸出控制信號，當所述電感電流大于第一電流閾值時，輸出的控制信號為第一邏輯電平；當所述電感電流IL小于第二電流閾值時，輸出的控制信號為第二邏輯電平，所述驅動電路的第一輸出端為所述控制電路的第一輸出端，第二輸出端為所述控制電路的第二輸出端，當所述邏輯運算器輸出的控制信號為第一邏輯電平時，所述驅動電路先控制第一 PMOS晶體管和第二 PMOS晶體管關斷，然后控制第一 NMOS晶體管和第二 NMOS晶體管導通；當所述邏輯運算器輸出的控制信號為第二邏輯電平時，所述驅動電路先控制第一 NMOS晶體管和第二 NMOS晶體管關斷，然后控制第一 PMOS晶體管和第二 PMOS晶體管導通。進一步的，所述第一比較電路的第一輸入端為正相輸入端，第二輸入端為負相輸入端，所述第二比較器的第一輸入端為正相輸入端，第二輸入端為負相輸入端，所述邏輯運算器包括第一或非門、第二或非門和反相器，第一或非門的第一輸入端與第一比較器的輸出端相連，其第二個輸入端與第二或非門的輸出端相連，其輸出端與反相器的輸入端相連，反相器的輸出端作為邏輯運算器的輸出端，第二或非門的第一輸入端與第二比較器的輸出端相連，其第二輸入端與第一或非門的輸出端相連。進一步的，所述第一基準電流產生電路和所述第二基準電流產生電路包括第三PMOS晶體管、第四PMOS晶體管、第五PMOS晶體管、第三NMOS晶體管、第四NMOS晶體管、運算放大器和電阻，第三PMOS晶體、第四PMOS晶體管和第五PMOS晶體管的源極都與電源相連，柵極連接在一起；第三PMOS晶體的漏極通過所述電阻接地；所述運算放大器的正相輸入端與第三PMOS晶體漏極和電阻的連接節點相連，其負相輸入端連接參考電壓，其輸出端與第三PMOS晶體管的柵極相連；第三NMOS晶體管和第四NMOS晶體管的源極都接地，柵極都與第三NMOS晶體管的漏極相連，第三NMOS晶體管的漏極與第五PMOS晶體管的漏極相連，第四PMOS晶體管的漏極輸出所述注入型基準電流，第四NMOS晶體管的漏極輸出所述下拉型基準電流。進一步的，所述第一基準電流產生電路和所述第二基準電流產生電路還包括從第
四NMOS晶體管的漏極流向地節點的第一恒流源和從第四PMOS晶體管的漏極流向地節點的
第二恒流源。更進一步的，所述第一基準電流產生電路和所述第二基準電流產生電路包括第三PMOS晶體管、第四PMOS晶體管、第五PMOS晶體管、第三NMOS晶體管、第四NMOS晶體管、第 五NMOS晶體管、運算放大器和電阻，第三PMOS晶體管、第四PMOS晶體管和第五PMOS晶體管的源極都與電源相連，柵極都與第三PMOS晶體管的漏極相連；第三PMOS晶體的漏極和地節點之間依次串聯所述第五NMOS晶體管和所述電阻，第五NMOS晶體管的襯底接地；所述運算放大器的負相輸入端與第五NMOS晶體管和電阻的連接節點相連，其正相輸入端連接參考電壓，其輸出端與第五NMOS晶體管的柵極相連；第三NMOS晶體管和第四NMOS晶體管的源極都接地，柵極都與第三NMOS晶體管的漏極相連，第三NMOS晶體管的漏極與第五PMOS晶體管的漏極相連，第四PMOS晶體管的漏極輸出所述注入型基準電流，第四NMOS晶體管的漏極輸出所述下拉型基準電流。更進一步的，所述控制電路還包括連接于所述驅動電路的第一輸出端和第一或非門的第三輸入端之間的最大導通控制模塊，所述最大導通控制模塊用于控制第一 PMOS晶體管的最大導通時間，當所述第一 PMOS晶體管的導通時間達到所述最大導通控制模塊設定的最大導通時間時，使所述控制電路先控制第一PMOS晶體管和第二PMOS晶體管關斷，然后控制第一 NMOS晶體管和第二 NMOS晶體管導通。再進一步的，所述最大導通控制模塊為時鐘計數器，其包括時鐘端、復位端和輸出端，其時鐘端輸入時鐘信號，復位端與所述控制電路的第一輸出端相連，復位信號為低電平有效，當所述控制電路的第一輸出端輸出的驅動信號為低電平時，計數器復位并開始計時，當計數到設定的數值N時，輸出端輸出高電平，N為自然數。與現有技術相比，本發明通過控制充電管理電路中的第一功率開關和第二功率開關交替導通，使充電管理電路中電感LI的電感電流IL的峰值電流限定為第一電流閾值，谷值電流限定為第二電流閾值，從而將充電管理電路輸出的平均電流IA調整到某個設定值，其電路結構較簡單，可以節省芯片面積，降低芯片的成本。
為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其它的附圖。其中圖I為現有技術中恒流充電模式下的充電管理電路的電路示意圖2為本發明中的恒流模式下的充電管理電路在一個實施例中的電路示意圖；圖3示出了圖2中的電感LI上的電感電流IL和充電電流IA的波形示意圖；圖4為圖2中的第一基準電流產生電路和第二基準電流產生電路在一個實施例中的電路不意圖；圖5為圖2中的第一基準電流產生電路和第二基準電流產生電路在另一個實施例中的電路不意圖；圖6為圖2中的第一基準電流產生電路和第二基準電流產生電路在另一個實施例中的電路不意圖；圖7為本發明中的恒流模式下的充電管理電路在另一個實施例中的電路示意圖； 和圖8為圖7中的最大導通控制模塊Max在一個實施例中的電路示意圖。
具體實施方式為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖和具體實施方式
對本發明作進一步詳細的說明。此處所稱的“一個實施例”或“實施例”是指可包含于本發明至少一個實現方式中的特定特征、結構或特性。在本說明書中不同地方出現的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。除非特別說明，本文中的連接、相連、相接的表示電性連接的詞均表示直接或間接電性相連。本發明通過控制充電管理電路中的第一功率開關和第二功率開關交替導通，使充電管理電路中電感LI的電感電流IL的峰值電流限定為第一電流閾值，谷值電流限定為第二電流閾值，從而將充電管理電路輸出的平均電流IA調整到某個設定值，其電路結構較簡單，可以節省芯片面積，降低芯片的成本。請參考圖2所示，其為本發明中的恒流充電模式下的充電管理電路在一個實施例中的電路示意圖。所述充電管理電路包括輸出電路210和控制電路220。所述輸出電路210，其包括連接于電源VDD和中間節點LX之間的第一功率開關、連接于中間節點LX和地之間的第二功率開關、連接于中間節點LX和輸出電路210的輸出端VBAT (也可稱為電池端)之間的電感LI，連接于輸出電路210的輸出端VBAT和地之間的電容Cl。電池BAT的正極和負極分別連接于所述輸出電路210的電池端VBAT和地之間。所述輸出電路210通過第一功率開關和第二功率開關交替導通，使其輸出端VBAT輸出平均電流IA。所述控制電路220可以用于檢測所述電感LI的電感電流IL，當所述電感電流IL大于第一電流閾值Il時，控制第一功率開關關斷和第二功率開關導通，當所述電感電流IL小于第二電流閾值12時，控制第一功率開關導通和第二功率開關關斷，其中第一電流閾值Il大于第二電流閾值12。請參考圖3所示，其示出了圖2中的電感LI上的電感電流IL和平均電流IA的波形示意圖。當第一功率開關導通和第二功率開關關斷時，電感電流IL以(VDD-VBAT)/L的斜率上升；當第一功率開關關斷和第二功率開關導通時，電感電流IL以-VBAT/L的斜率下降，其中負號表示電流下降，VDD是電源VDD的電壓，VBAT為所述輸出端VBAT的電壓，即電池電壓，L是電感LI的電感值。從圖中可以看出，當第一功率開關關斷時，電感LI的電感電流IL為最大值(即電感LI的峰值電流)，由于當所述電感電流IL大于第一電流閾值Il時，第一功率開關關斷，因此，所述電感LI的峰值電流等于第一電流閾值Il ;當第二功率開關關斷時，電感LI的電感電流IL為最小值(即電感LI的谷值電流)，由于當所述電感電流IL小于第二電流閾值12時，第二功率開關關斷，因此，所述電感LI的谷值電流等于第二電流閾值12。由于設定的谷值電流一般大于零，所以充電管理電路工作在連續電流模式(CCM:Continuous Current Mode)。這樣，所述平均電流IA等于(11+12)/2。也就是說，所述控制電路220通過控制第一功率開關和第二功率開關交替導通，使充電管理電路中電感LI的電感電流IL的峰值電流限定為第一電流閾值II，谷值電流限定為第二電流閾值12，從而將充電管理電路輸出的平均電流IA調整到某個設定值，即實現了所述充電管理電路的恒流輸出。在一個優選的實施例中，當所述電感電流IL大于第一電流閾值Il時，可以先控制·第一功率開關關斷和第二功率開關關斷，隨后再控制第一功率開關關斷和第二功率開關導通，即先控制第一功率開關關斷，然后控制第二功率開關導通。注意第一功率開關關斷后，到第二功率開關導通存在一定延時，此延時是為了保證不會出現第一功率開關和第二功率開關同時導通，也被稱為死區時間。當所述電感電流IL小于第二電流閾值12時，可以先控制第一功率開關關斷和第二功率開關關斷，隨后再控制第一功率開關導通和第二功率開關關斷，即先控制第二開關關斷，然后控制第一功率開關導通。注意第二功率開關關斷后，到第一功率開關導通存在一定延時，此延時是為了保證不會出現第一功率開關和第二功率開關同時導通，也被稱為死區時間。在一個實施例中，在第一功率開關導通和第二功率開關關斷時，所述控制電路220通過檢測第一功率開關上的電流來檢測所述電感LI的電感電流IL，在第一功率開關關斷和第二功率開關導通時，所述控制電路220通過檢測第二功率開關上的電流來檢測所述電感LI的電感電流IL。所述控制電路220包括第一比較電路222和第二比較電路224。所述第一比較電路222對第一電流閾值Il和第一功率開關上的電流進行比較以確定所述電感電流IL是否大于第一電流閾值II。所述第二比較電路224對第二電流閾值12和第二功率開關上的電流進行比較以確定所述電感電流IL是否小于第二電流閾值12。在一個實施例中，所述控制電路220還包括第一電流閾值確定電路和第二電流閾值確定電路。所述第一電流閾值確定電路產生一個反映第一電流閾值Il的第一參考電壓，第二電流閾值確定電路產生一個反映第二電流閾值12的第二參考電壓。在第一功率開關導通和第二功率開關關斷時，第一比較電路222比較第一參考電壓和所述第一功率開關上的壓降以確定所述電感電流IL是否大于第一電流閾值II，此時，所述第一功率開關上的壓降能夠反映第一功率開關上的電流大小(即反映電感LI的電感電流IL大小)。在第一功率開關關斷和第二功率開關導通時，第二比較電路224比較第二參考電壓和所述第二功率開關上的的壓降以確定所述電感電流IL是否小于第二電流閾值12，此時所述第二功率開關上的壓降能夠反映第二功率開關上的電流大小(即反映電感LI的電感電流IL大小)。為了便于理解本發明，以下結合圖2，具體介紹所述充電管理電路的電路結構，以及工作過程。在圖2所示的充電管理電路中，所述第一功率開關為PMOS晶體管MP1，所述第二功率開關為NMOS晶體管麗I。所述第一電流閾值確定電路包括PMOS晶體管MPS和第一基準電流產生電路226，所述PMOS晶體管MPS的柵極與PMOS晶體管MPl的柵極相連，源極與電源VDD相連，漏極與第一基準電流產生電路226產生的下拉型基準電流ICl相連，所述下拉型基準電流ICl驅動PMOS晶體管MPS的漏極，從PMOS晶體管MPS的漏極流向地節點。所述PMOS晶體管MPS與MPl形成鏡像關系，PMOS晶體管MPl相對PMOS晶體管MPS的寬長比之比為第一比值Kl。PMOS晶體管MPl和MPS可以同時導通或者關斷，當PMOS晶體管MPl和MPS導通時，所述PMOS晶體管MPS上的壓降為所述第一參考電壓。根據第一比較電路222的原理以及PMOS晶體管MPl和MPS的連接關系可知，第一電流閾值Ii為下拉型基準電流ICI的Kl倍，即I1=K1*IC1，下文將詳細描述。
所述第二電流閾值確定電路包括NMOS晶體管麗S和第二基準電流產生電路228，所述NMOS晶體管麗S的柵極與NMOS晶體管麗I的柵極相連，源極與所述中間節點LX相連，漏極與第二基準電流產生電路228產生的注入型基準電流IC2相連，所述注入型基準電流IC2驅動NMOS晶體管MNS的漏極，從電源節點VDD流向NMOS晶體管MNS的漏極。所述NMOS晶體管麗S與NMOS晶體管麗I形成鏡像關系，NMOS晶體管麗I相對麗S的寬長比之比為第二比值K2。NMOS晶體管麗I和麗S可以同時導通或者關斷。當NMOS晶體管麗I和麗S導通時，所述NMOS晶體管麗S上的壓降為所述第二參考電壓。根據第二比較電路224的原理以及NMOS晶體管NPl和麗S的連接關系可知，第二電流閾值12為下拉型基準電流IC2的K2倍，即I2=K2*IC2，下文將詳細描述。所述第一比較電路222的第一輸入端與PMOS晶體管MPS的漏極(即節點DMPS)相連，第二輸入端與PMOS晶體管MPl的漏極(即所述中間節點LX)相連，輸出端輸出第一比較信號NCl。其僅在PMOS晶體管MPS和MPl導通，且所述中間節點LX的電壓低于節點DMPS的電壓時，輸出的第一比較信號NCl為第一邏輯電平(高電平或者低電平)，該第一邏輯電平信號代表的是電感電流IL大于第一電流閾值II，其他情況為第二邏輯電平(低電平或者高電平)。所述第二比較電路224的第一輸入端與NMOS晶體管麗S的漏極(即節點DMNS)相連，第二輸入端與地節點相連，輸出端輸出第二比較信號NC2。其僅在NMOS晶體管麗S和麗I導通，且所述節點DMNS的電壓高于地節點的電壓時，輸出的第二比較信號NC2為第一邏輯電平(高電平或者低電平)，該第一邏輯電平信號代表的是電感電流IL小于第二電流閾值12，其他情況為第二邏輯電平(低電平或者高電平)。下文以示例的形式詳細描述第一電流閾值Il和第二電流閾值12的計算過程或表達式，以及控制電路220如何將電感電流IL限定于第一電流閾值Il和第二電流閾值12之間。當PMOS晶體管MPl (即第一功率開關)導通和NMOS晶體管麗I (即第二功率開關)關斷時，由于所述PMOS晶體管MPS和MPl導通，都工作在完全導通狀態，即都工作在線性區，MOS管的特性等效于一個電阻，并PMOS晶體管MPS和MPl的柵極連接在一起，源極也連接在一起，第一比較器222翻轉為第一邏輯電平時，即PMOS晶體管MPS和MPl關斷時，PMOS晶體管MPS的壓降等于PMOS晶體管MPl的壓降，因此，PMOS晶體管MPS和MPl的導通電阻之比反比于其寬長比之比。即RMPS=kl. RMPl(I)其中kl是PMOS晶體管MPl相對PMOS晶體管MPS的寬長比之比，RMPS是PMOS晶體管MPS的等效電阻值，RMPl是PMOS晶體管MPl的等效電阻值。由于第一比較器222翻轉為第一邏輯電平時，節點DMPS的電壓等于節點LX的電壓，即PMOS晶體管MPS的壓降等于PMOS晶體管MPl的壓降，所以 Icl. RMPS=IMP1. RMPl(2)Icl為所述下拉基準電流Icl的電流值，IMPl為PMOS晶體管MPI上流經的電流值。結合公式(I)和(2)可知，PMOS晶體管MPl關斷時，PMOS晶體管MPl上的電流(其等于電感LI上的電感電流IL)MPl=kl. Icl。由于當第一功率開關(即圖2中的PMOS晶體管MPl)關斷時，電感LI的電感電流IL為峰值電流，該峰值電流等于第一電流閾值Il (前文有述)，因此，所述第一電流閾值確定電路確定的第一電流閾值Il=kl. Icl (如圖3所示)，可以通過對Icl、kl的設定來確定第一電流閾值II。同理，當PMOS晶體管MPl (即第一功率開關)關斷和NMOS晶體管MNl (即第二功率開關)導通時，由于所述NMOS晶體管麗S和麗I導通，都工作在完全導通狀態，即都工作在線性區，MOS管的特性等效于一個電阻，并且NMOS晶體管MNS和MNl的柵極連接在一起，源極也連接在一起，第二比較器224翻轉為第一邏輯電平時，即NMOS晶體管麗S和麗I關斷時，NMOS晶體管麗S和麗I的漏極電壓相等，因此，NMOS晶體管麗S和麗I的導通電阻之比反比于其寬長比之比。即RMNS=k2. RMNl(3)其中k2是NMOS晶體管麗I相對NMOS晶體管麗S的寬長比之比，RMNS是NMOS晶體管麗S的等效電阻值，RMNl是NMOS晶體管麗I的等效電阻值。由于第二比較器224翻轉為第一邏輯電平時，節點DMNS的電壓等于地節點電壓，即NMOS晶體管麗S的壓降等于NMOS晶體管麗I的壓降，所以Ic2. RMNS=IMN I. RMN 1(4)Ic2為所述注入型基準電流Ic2的電流值，MNl為NMOS晶體管麗I上流經的電流值。結合公式(3)和⑷可知，當NMOS晶體管麗I關斷時，NMOS晶體管麗I上的電流(其等于電感LI上的電感電流IL) MNl=k2. Ic2，由于當第二功率開關(即圖2中的NMOS晶體管MNl)關斷時，電感LI的電感電流IL為谷值電流，該谷值電流等于第二電流閾值12 (前文有述)，因此，所述第二電流閾值確定電路確定的第二電流閾值I2=k2. Ic2 (如圖3所示)，可以通過對Ic2、k2的設定來確定第二電流閾值12。這樣,平均電流IA=Clcl. kl+Ic2. k2)/2以下將具體解釋，當PMOS晶體管MPl和MPS導通時，所述PMOS晶體管MPS上的壓降(即第一參考電壓)為何可以反映第一電流閾值II，所述PMOS晶體管MPl上的壓降為何可以反映PMOS晶體管MPl上流過的電流，以及所述第一比較電路222如何實現比較所述PMOS晶體管MPS上的壓降和所述PMOS晶體管MPl上的壓降；在NMOS晶體管麗I和麗S導通時，所述NMOS晶體管麗S上的壓降(即第二參考電壓)為何可以反映第二電流閾值12，所述NMOS晶體管麗I上的壓降為何可以反映NMOS晶體管麗I上流過的電流，以及所述第二比較電路224如何實現比較NMOS晶體管麗S上的壓降和NMOS晶體管麗I的壓降。當PMOS晶體管MPS和MPl導通時，PMOS晶體管MPS上的壓降等于Icl. RMPS,且第一電流閾值Il=kl. Icl，在特定的實施例中，kl、RMPS為常數，因此，PMOS晶體管MPS上的壓降與第一電流閾值Il成正比例，即其可以反映第一電流閾值II。PMOS晶體管MPl的壓降等于MPl. RMP1，在特定的實施例中，電阻RMPl為常數，因此PMOS晶體管MPl的壓降與其上的流過的電流MPl成正比，即PMOS晶體管MPl的壓降反映PMOS晶體管MPl上流過的電流。并且由于PMOS晶體管MPS和MPl的源極相連，因此，節點DMPS的電壓與中間節點LX的電壓的差等于PMOS晶體管MPS的壓降與PMOS晶體管MPl的壓降的差，也就是說，比較節點DMPS的電壓與中間節點LX的電壓相當于比較PMOS晶體管MPS的壓降與PMOS晶體管MPl的壓降。因此，所述第一比較電路222通過比較節點DMPS的電壓與中間節點LX的電壓實現了比較PMOS晶體管MPS的壓降與PMOS晶體管MPl的壓降。
同理，當NMOS晶體管麗S和麗I導通時，NMOS晶體管麗S上的壓降等于Ic2. RMNS,且第二電流閾值I2=k2. Ic2，在特定的實施例中，k2、RMNS為常數，因此，NMOS晶體管MNS上的壓降與第二電流閾值12成正比例，即其可以反映第二電流閾值12。NMOS晶體管麗I的壓降等于MNl. RMNl，在特定的實施例中，電阻RMNl為常數，因此NMOS晶體管MNl的壓降與其上的流過的電流MNl成正比，即NMOS晶體管麗I的壓降反映NMOS晶體管麗I上流過的電流。并且由于NMOS晶體管麗S和麗I的源極相連，因此，節點DMNS的電壓與地節點的電壓的差等于NMOS晶體管麗S的壓降與NMOS晶體管麗I的壓降的差，也就是說，比較節點DMNS的電壓與節點地的電壓相當于比較NMOS晶體管麗S的壓降與NMOS晶體管麗I的壓降。因此，所述第二比較電路224通過比較節點DMNS的電壓與地節點的電壓實現了比較NMOS晶體管麗S的壓降與NMOS晶體管麗I的壓降。在一個實施例中，所述控制電路220還包括邏輯驅動電路229，所述邏輯驅動電路229包括邏輯運算器2292和驅動電路2294。所述邏輯運算器2292根據所述第一比較電路222輸出的第一比較信號NC I和第二比較電路224輸出的第二比較信號NC2進行邏輯運算，輸出控制信號Ν0Ν，當所述電感電流IL大于第一電流閾值Il時，輸出的控制信號NON為第一邏輯電平(高電平或者低電平)，當所述電感電流IL小于第二電流閾值12時，輸出的控制信號NON為第二邏輯電平(低電平或者高電平)。所述驅動電路2294的第一輸出端為所述控制電路220的第一輸出端GPl,第二輸出端為所述控制電路220的第二輸出端GNl，當所述邏輯運算器2292輸出的控制信號NON為第一邏輯電平時，所述驅動電路2294先控制PMOS晶體管MPl和MPS關斷，然后控制NMOS晶體管MNl和麗S導通；當所述邏輯運算器2292輸出的控制信號NON為第二邏輯電平時，所述驅動電路2294先NMOS晶體管麗I和麗S關斷。然后控制PMOS晶體管MPl和MPS導通。為了便于理解，以下具體介紹圖2中的恒流充電模式下的充電管理路的工作過程。在如圖2所示的實施例中，所述第一比較電路222的第一輸入端為正相輸入端，第二輸入端為負相輸入端。所述第二比較器224的第一輸入端為正相輸入端,第二輸入端為負相輸入端。所述邏輯運算器2292包括第一或非門N0R1、第二或非門N0R2和反相器INVl。第一或非門NORl的第一輸入端與第一比較器222的輸出端相連,其第二個輸入端與第二或非門N0R2的輸出端相連，其輸出端與反相器INVl的輸入端相連。反相器INVl的輸出端作為邏輯運算器2293的輸出端NON。第二或非門N0R2的第一輸入端與第二比較器224的輸出端相連，其第二輸入端與第一或非門NORl的輸出端相連。第一比較電路222在PMOS晶體管MPS和MPl都關斷時，輸出的第一比較信號NCl為低電平(第二邏輯電平)；第二比較電路224在NMOS晶體管麗S和麗I都關斷時，輸出的第二比較信號NC2為低電平(第二邏輯電平)。第一比較電路222在PMOS晶體管MPS和MPl導通時，比較節點DMPS的電壓和所述中間節點LX的電壓，當所述中間節點LX的電壓高于節點DMPS的電壓時，其輸出的第一比較信號NCl仍為低電平，表明PMOS晶體管MPl的電流(即電感電流IL)小于第一電流閾值II，直到當所述中間節點LX的電壓低于節點DMPS的電壓時，表明PMOS晶體管MPl的電流(即電感電流IL)大于第一電流閾值II，此時第一比較器222輸出的第一比較信號NCl變成高電平(第一邏輯電平)，導致邏輯運算器2292輸出的控制信號NON為高電平(即第一邏輯電平)，使驅動電路2294控制PMOS晶體管MPl和MPS關斷，然后控制NMOS晶體管麗I和麗S導通。第二比較電路224在NMOS晶體管麗S和晶體管麗I導通時，比較節點DMNS的電壓和地接點的電壓，當節點DMNS的電壓低于地節點的電壓時，其輸出的第二比較信號NC2仍為低電平，表明NMOS晶體管麗I的電流(即電感電流IL)大于第二電流閾值12，直到節點DMNS的電壓高于地節點的電壓時，表明NMOS晶體管MNl的電流(即電感電流IL)小于第二電流閾值12，此時第二比較電路224輸出的第二比較信號NC2變成高電平(第一邏輯電平)。由于此時NMOS晶體管麗I處于導通狀態，PMOS晶體管MPl處于關斷狀態，所以，第一比較電路222輸出的第一比較信號NCl為低電平，導致邏輯運算器2292輸出的控制信號NON變成低電平(第二邏輯電平)，使驅動電路2294因控制NMOS晶體管麗I和麗S關斷，然后控制PMOS晶體管MPl和MPS導通。這樣周而復始，控制PMOS晶體管MPl和NMOS晶體管MNl交替導通。在另一個實施例中，所述第一比較電路222的第一輸入端為負相輸入端，第二輸入端為正相輸入端，或者/和所述第二比較電路224的第一輸入端為負相輸入端，第二輸入端為正相輸入端，相應的，所述邏輯運算器2292的運算邏輯也要進行相應的改變。請參考圖4所示，其為圖2中的第一基準電流產生電路和第二基準電流產生電路在一個實施例中的電路示意圖。所述第一基準電流產生電路和所述第二基準電流產生電路包括PMOS晶體管MP41、MP42和MP43，NMOS晶體管MN41和MN42，運算放大器OP和電阻R42。PMOS晶體MP41、MP42和MP43的源極都與電源VDD相連，柵極連接在一起；PM0S晶體MP41的漏極通過電阻R42接地；運算放大器OP的正相輸入端與PMOS晶體MP41漏極和電阻·R42的連接節點相連，其負相輸入端連接參考電壓VREF，其輸出端與PMOS晶體管MP41的柵極相連；NM0S晶體管MN41和MN42的源極都接地，柵極都與NMOS晶體管MN41的漏極相連，·NMOS晶體管MN41的漏極與PMOS晶體管MP43的漏極相連，PMOS晶體管MP42的漏極輸出所述注入型基準電流IC2，NMOS晶體管MN42的漏極輸出所述下拉型基準電流IC1。電阻R42可以為一芯片外置電阻，也可以為芯片內置電阻，PMOS晶體管MP41、MP42和MP43構成電流鏡，NMOS晶體管MN41和MN42構成電流鏡。
如果PMOS晶體管MP42相對MP41的電流鏡復制系數是M1，則所述注入型基準電流Ic2=(VREF/R42). Ml。其中VREF為參考電壓VREF的電壓值，R42為電阻R42的電阻值。這里所指的電流鏡復制系數Ml可以等于PMOS晶體管M42相對MP41的寬長比之比。如果PMOS晶體管MP43相對MP41的電流鏡復制系數是M2，NMOS晶體管MN42相對MN41的復制系數為M3，而假設M4=M2. M3，則所述下拉型基準電流Ic 1=(VREF/R42). M4。則所述平均電流IA=(VREF/R42). (Ml. k2+M4. kl)/2這樣可以通過設定電阻R42的值來設定所述輸出電路210輸出的平均電流IA。請參考圖5所示，其為圖2中的第一基準電流產生電路和第二基準電流產生電路在另一個實施例中的電路示意圖。所述第一基準電流產生電路和所述第二基準電流產生電路包括PMOS晶體管MP41、MP42和MP43，NMOS晶體管MN41、MN42和MN43，運算放大器OP和電阻R42。PMOS晶體MP41、MP42和MP43的源極都與電源VDD相連，柵極都與PMOS晶體MP41的漏極相連；PM0S晶體MP41的漏極和地節點之間依次串聯所述NMOS晶體管MN43和電阻R42，所述NMOS晶體管MN43的襯底接地；所述運算放大器OP的負相輸入端與所述NMOS·晶體管MN43和電阻R42連接的節點相連，其正相輸入端連接參考電壓VREF，其輸出端與所述NMOS晶體管MN43的柵極相連；NM0S晶體管MN41和MN42的源極都接地，柵極都與NMOS晶體管MN41的漏極相連，NMOS晶體管MN41的漏極與PMOS晶體管MP43的漏極相連，PMOS晶體管MP42的漏極輸出所述注入型基準電流IC2，NMOS晶體管MN42的漏極輸出所述下拉型基準電流ICl。圖5與圖4的區別在于，在PMOS晶體管MP41和電阻R42之間連接有NMOS晶體管MN43,NM0S晶體管MN43的漏極與PMOS晶體管MP41、MP42和MP43的柵極相連，柵極與運算放大器OP的輸出端相連，襯底接地。運算放大器OP的負相輸入端與NMOS晶體管MN43和電阻R42的連接節點相連。圖5中的電流鏡可以為更為復雜的其他電流鏡結構，如級聯電流鏡或威爾遜電流鏡(Wilson Current Mirror)等,從而改善電流鏡復制精度。請參考圖6所示，其為圖2中的第一基準電流產生電路和第二基準電流產生電路在另一個實施例中的電路示意圖。其與圖4的區別在于，所述第一基準電流產生電路和所述第二基準電流產生電路還包括從NMOS晶體管MN42的漏極流向地的第一恒流源Il和從PMOS晶體管MP42的漏極流向地的第二恒流源12。這樣Ic2=(VREF/R42).Ml-I2,Icl=(VREF/R42).M4+Il，可得IA= (VREF/R42) · (Ml. k2+M4. kl) /2+ (II. kl_I2. k2) /2請參考圖7所示，其為本發明中的恒流充電模式下的充電管理電路在另一個實施例中的電路不意圖。圖7和圖2的區別在于，所述控制電路220還包括連接于所述驅動電路2294的第一輸出端GPl和第一或非門NORl的第三輸入端之間的最大導通控制模塊Max。所述最大導通控制模塊Max用于控制PMOS晶體管MPl的最大導通時間。在本實施例中，當PMOS晶體管MPl的導通時間達到所述最大導通控制模塊Max內部設定的最大時間時輸出高電平，從而導致所述邏輯運算器2292輸出的控制信號NON為高電平，使驅動電路2294控制關斷PMOS晶體管MPl和MPS關斷，然后控制NMOS晶體管麗I和麗S導通。這樣就限制了 PMOS晶體管MPl的最大導通時間。由于本發明采用變頻控制方式，所以對最大導通時間限制，有利于避免工作在音頻范圍內的頻率，導致不良的音頻噪聲。請參考圖8所示，其為圖7中的所述最大導通控制模塊Max在一個實施例中的電路不意圖。所述最大導通控制模塊Max是一個以CLK為時鐘的計數器，其包括時鐘端CLK、復位端RST和輸出端Q，其時鐘端CLK輸入時鐘信號CLK，復位端RST與所述控制電路220的第一輸出端GPl相連,復位信號為低電平有效，即復位信號為低電平時，將計數器復位，輸出端Q被復位為低電平。當所述第一輸出端GPl輸出的驅動信號GPl為低電平時，PMOS晶體管MPl導通，計數器復位并開始計時，當計數到設定的數值N時，輸出端Q輸出高電平，使所述邏輯運算器2292輸出高電平(即第一邏輯電平)，所述驅動電路2294輸出的第一驅動信號GPl為高電平和第二驅動信號麗I為低電平，驅動PMOS晶體管MPl關斷和NMOS晶體管麗I導通。N. TCLK即設定的PMOS晶體管MPl最大導通時間，其中N是計數值，TCLK是時 鐘信號CLK的周期。綜上所述，本發明中的充電管理電路包括輸出電路210和控制電路220。所述控制電路220用于檢測所述電感LI的電感電流IL，當所述電感電流IL大于第一電流閾值Il時，控制第一功率開關關斷和第二功率開關導通，當所述電感電流IL小于第二電流閾值12時，控制第一功率開關導通和第二功率開關關斷，其中第一電流閾值Il大于第二電流閾值12。從而將充電管理電路輸出的平均電流IA調整到某個設定值，其電路結構較簡單，可以節省芯片面積，降低芯片的成本。需要指出的是，熟悉該領域的技術人員對本發明的具體實施方式
所做的任何改動均不脫離本發明的權利要求書的范圍。相應地，本發明的權利要求的范圍也并不僅僅局限于前述具體實施方式
。
權利要求
1.一種恒流充電模式下的充電管理電路，其特征在于，其包括輸出電路和控制電路， 所述輸出電路包括連接于電源和中間節點之間的第一功率開關、連接于中間節點和地之間的第二功率開關、連接于中間節點和輸出電路的輸出端之間的電感，連接于輸出電路的輸出端和地之間的電容； 所述控制電路用于檢測所述電感的電感電流，當所述電感電流大于第一電流閾值時，控制第一功率開關關斷和第二功率開關導通，當所述電感電流小于第二電流閾值時，控制第一功率開關導通和第二功率開關關斷，其中第一電流閾值大于第二電流閾值。
2.根據權利要求I所述的充電管理電路，其特征在于，當所述電感電流大于第一電流閾值時，先控制第一功率開關關斷，然后控制第二功率開關導通；當所述電感電流IL小于第二電流閾值時，先控制第二開關關斷，然后控制第一功率開關導通。
3.根據權利要求I或者2所述的充電管理電路，其特征在于，在第一功率開關導通和第二功率開關關斷時，所述控制電路通過檢測第一功率開關上的電流來檢測所述電感的電感電流；在第一功率開關關斷和第二功率開關導通時，所述控制電路通過檢測第二功率開關上的電流來檢測所述電感的電感電流， 所述控制電路包括第一比較電路和第二比較電路。所述第一比較電路對第一電流閾值和第一功率開關上的電流進行比較以確定所述電感電流是否大于第一電流閾值；所述第二比較電路對第二電流閾值和第二功率開關上的電流進行比較以確定所述電感電流是否小于第二電流閾值。
4.根據權利要求3所述的充電管理電路，其特征在于，所述控制電路還包括第一電流閾值確定電路和第二電流閾值確定電路， 所述第一電流閾值確定電路產生一個反映第一電流閾值的第一參考電壓，第二電流閾值確定電路產生一個反映第二電流閾值的第二參考電壓， 在第一功率開關導通和第二功率開關關斷時，第一比較電路比較第一參考電壓和所述第一功率開關上的壓降以確定所述電感電流是否大于第一電流閾值，此時，所述第一功率開關上的壓降能夠反映第一功率開關上的電流大小； 在第一功率開關關斷和第二功率開關導通時，第二比較電路比較第二參考電壓和所述第二功率開關上的的壓降以確定所述電感電流是否小于第二電流閾值，此時所述第二功率開關上的壓降能夠反映第二功率開關上的電流大小。
5.根據權利要求4所述的充電管理電路，其特征在于，所述第一功率開關為第一PMOS晶體管，所述第二功開關為第一 NMOS晶體管， 所述第一電流閾值確定電路包括第二 PMOS晶體管和第一基準電流產生電路，所述第二PMOS晶體管的柵極與第一PMOS晶體管的柵極相連，源極與電源相連，漏極與第一基準電流產生電路產生的下拉型基準電流相連，所述下拉型基準電流驅動第二 PMOS晶體管的漏極，從第二 PMOS晶體管的漏極流向地節點，所述第一 PMOS晶體管相對第二 PMOS晶體管的寬長比之比為第一比值，第一 PMOS晶體管和第二 PMOS晶體管同時導通或者關斷，當第一PMOS晶體管和第二 PMOS晶體管導通時，所述第二 PMOS晶體管上的壓降為所述第一參考電壓，第一電流閾值等于所述下拉型基準電流的電流值與所述第一比值的乘積； 所述第二電流閾值確定電路包括第二 NMOS晶體管和第二基準電流產生電路，所述第二NMOS晶體管的柵極與第一 NMOS晶體管的柵極相連，源極與所述中間節點相連，漏極與第二基準電流產生電路產生的注入型基準電流相連，所述注入型基準電流驅動第二 NMOS晶體管的漏極，從電源節點流向第二 NMOS晶體管的漏極，第一 NMOS晶體管相對第二 NMOS晶體管的寬長比之比為第二比值，第一NMOS晶體管和第二NMOS晶體管同時導通或者關斷，當第一 NMOS晶體管和第二 NMOS晶體管導通時，所述第二 NMOS晶體管上的壓降為所述第二參考電壓，第二電流閾值等于所述注入型基準電流的電流值與所述第二比值的乘積。
6.根據權利要求5所述的電源管理電路，其特征在于，所述第一比較電路的第一輸入端與所述第二 PMOS晶體管的漏極相連，第二輸入端與所述中間節點LX相連，輸出端輸出第一比較信號，其僅在第一 PMOS晶體管和第二 PMOS晶體管導通且所述中間節點LX的電壓低于所述第二 PMOS晶體管的漏極的電壓時，輸出的第一比較信號為第一邏輯電平，第一比較信號為第一邏輯電平信號代表的是電感電流IL大于第一電流閾值II，其他情況時輸出的第一比較信號為第二邏輯電平； 所述第二比較電路的第一輸入端與第二 NMOS晶體管的漏極相連，第二輸入端與地節點相連，輸出端輸出第二比較信號NC2。其僅在第一 NMOS晶體管和第二 NMOS晶體管導通，且所述第二 NMOS晶體管的漏極的電壓高于地節點的電壓時，輸出的第二比較信號為第一邏輯電平，第二比較信號為第一邏輯電平信號代表的是電感電流IL小于第二電流閾值12，其他情況時輸出的第二比較信號為第二邏輯電平。
7.根據權利要求6所述的充電管理電路，其特征在于，所述控制電路還包括邏輯驅動電路，所述邏輯驅動電路包括邏輯運算器和驅動電路， 所述邏輯運算器根據所述第一比較電路輸出的第一比較信號和第二比較電路輸出的第二比較信號進行邏輯運算，并輸出控制信號，當所述電感電流大于第一電流閾值時，輸出的控制信號為第一邏輯電平；當所述電感電流IL小于第二電流閾值時，輸出的控制信號為第二邏輯電平， 所述驅動電路的第一輸出端為所述控制電路的第一輸出端，第二輸出端為所述控制電路的第二輸出端，當所述邏輯運算器輸出的控制信號為第一邏輯電平時，所述驅動電路先控制第一 PMOS晶體管和第二 PMOS晶體管關斷，然后控制第一 NMOS晶體管和第二 NMOS晶體管導通；當所述邏輯運算器輸出的控制信號為第二邏輯電平時，所述驅動電路先控制第一 NMOS晶體管和第二 NMOS晶體管關斷，然后控制第一 PMOS晶體管和第二 PMOS晶體管導通。
8.根據權利要求7所述的充電管理電路，其特征在于，所述第一比較電路的第一輸入端為正相輸入端，第二輸入端為負相輸入端，所述第二比較器的第一輸入端為正相輸入端，第二輸入端為負相輸入端， 所述邏輯運算器包括第一或非門、第二或非門和反相器，第一或非門的第一輸入端與第一比較器的輸出端相連，其第二個輸入端與第二或非門的輸出端相連，其輸出端與反相器的輸入端相連，反相器的輸出端作為邏輯運算器的輸出端，第二或非門的第一輸入端與第二比較器的輸出端相連，其第二輸入端與第一或非門的輸出端相連。
9.根據權利要求5-8任一所述的充電管理電路，其特征在于，所述第一基準電流產生電路和所述第二基準電流產生電路包括第三PMOS晶體管、第四PMOS晶體管、第五PMOS晶體管、第三NMOS晶體管、第四NMOS晶體管、運算放大器和電阻， 第三PMOS晶體、第四PMOS晶體管和第五PMOS晶體管的源極都與電源相連，柵極連接在一起；第三PMOS晶體的漏極通過所述電阻接地；所述運算放大器的正相輸入端與第三PMOS晶體漏極和電阻的連接節點相連，其負相輸入端連接參考電壓，其輸出端與第三PMOS晶體管的柵極相連；第三NMOS晶體管和第四NMOS晶體管的源極都接地，柵極都與第三NMOS晶體管的漏極相連，第三NMOS晶體管的漏極與第五PMOS晶體管的漏極相連，第四PMOS晶體管的漏極輸出所述注入型基準電流，第四NMOS晶體管的漏極輸出所述下拉型基準電流。
10.根據權利要求9所述的充電管理電路，其特征在于，所述第一基準電流產生電路和所述第二基準電流產生電路還包括從第四NMOS晶體管的漏極流向地節點的第一恒流源和從第四PMOS晶體管的漏極流向地節點的第二恒流源。
11.根據權利要求5-8所述的充電管理電路，其特征在于，所述第一基準電流產生電路和所述第二基準電流產生電路包括第三PMOS晶體管、第四PMOS晶體管、第五PMOS晶體管、 第三NMOS晶體管、第四NMOS晶體管、第五NMOS晶體管、運算放大器和電阻， 第三PMOS晶體管、第四PMOS晶體管和第五PMOS晶體管的源極都與電源相連，柵極都與第三PMOS晶體管的漏極相連；第三PMOS晶體的漏極和地節點之間依次串聯所述第五NMOS晶體管和所述電阻，第五NMOS晶體管的襯底接地；所述運算放大器的負相輸入端與第五NMOS晶體管和電阻的連接節點相連，其正相輸入端連接參考電壓，其輸出端與第五NMOS晶體管的柵極相連；第三NMOS晶體管和第四NMOS晶體管的源極都接地，柵極都與第三NMOS晶體管的漏極相連，第三NMOS晶體管的漏極與第五PMOS晶體管的漏極相連，第四PMOS晶體管的漏極輸出所述注入型基準電流，第四NMOS晶體管的漏極輸出所述下拉型基準電流。
12.根據權利要求9所述的充電管理電路，其特征在于，所述控制電路還包括連接于所述驅動電路的第一輸出端和第一或非門的第三輸入端之間的最大導通控制模塊，所述最大導通控制模塊用于控制第一 PMOS晶體管的最大導通時間，當所述第一 PMOS晶體管的導通時間達到所述最大導通控制模塊設定的最大導通時間時，使所述控制電路先控制第一 PMOS晶體管和第二 PMOS晶體管關斷，然后控制第一 NMOS晶體管和第二匪OS晶體管導通。
13.根據權利要求12所述的充電管理電路，其特征在于， 所述最大導通控制模塊為時鐘計數器，其包括時鐘端、復位端和輸出端，其時鐘端輸入時鐘信號，復位端與所述控制電路的第一輸出端相連，復位信號為低電平有效，當所述控制電路的第一輸出端輸出的驅動信號為低電平時，計數器復位并開始計時，當計數到設定的數值N時，輸出端輸出高電平，N為自然數。
全文摘要
本發明提供一種恒流充電模式下的充電管理電路，其包括輸出電路和控制電路，所述輸出電路包括連接于電源和中間節點之間的第一功率開關、連接于中間節點和地之間的第二功率開關、連接于中間節點和輸出電路的輸出端之間的電感，連接于輸出電路的輸出端和地之間的電容；所述控制電路用于檢測所述電感的電感電流，當所述電感電流大于第一電流閾值時，控制第一功率開關關斷和第二功率開關導通，當所述電感電流小于第二電流閾值時，控制第一功率開關導通和第二功率開關關斷，其中第一電流閾值大于第二電流閾值。從而將充電管理電路輸出的平均電流IA調整到某個設定值，其電路結構較簡單，可以節省芯片面積，降低芯片的成本。
文檔編號H02J7/00GK102904305SQ20121039165
公開日2013年1月30日 申請日期2012年10月16日 優先權日2011年12月15日
發明者王釗 申請人:無錫中星微電子有限公司