專利名稱：一種基于cpld的有源pfc控制電路的制作方法
技術領域：
本發明涉及功率因素校正電路，具體涉及ー種基于CPLD的有源PFC控制電路。
背景技術：
電子技木、電カ電子技術的迅猛發展，大量電カ電子設備的投入使用，給電網帶來日益嚴重的諧波和無功功率危害。在不間斷電源(UPS)中一般采用功率因數校正(PFC)技術來解決諧波污染的問題，如圖I所示的BOOST型PFC電路拓撲結構，主要由電感LUIGBT管、ニ極管D1、電容Cl、電阻Zl和整流橋組成。傳統的有源PFC電路都是采用集成模擬控制芯片來實現的，如UC3854、L4981A/B等，但是模擬控制芯片本身存在一些缺陷，如元器件容易老化及熱漂移；控制方法不靈活，功率難以做大等。
隨著數字控制技術的不斷發展，采用DSP來實現中大功率PFC控制的方法，已經廣泛地應用于電カ電子技術領域。這種數字化控制方法不僅彌補了模擬電路的缺陷，而且它還具有一些模擬電路無法比擬的優點，如可以采用軟件的辦法取代某些硬件電路，如濾波電路、PI調節器電路等，這就大大筒化了硬件電路，簡化了電路的復雜性并降低了電路的成本，而且可以實現更加先進的PFC控制方法，系統維護升級方便等。采用DSP的全數字化PFC控制一般采用雙環控制，如圖2所示，外環是電壓環，PFC的反饋電壓Udc與參考電壓Uref相減得到電壓誤差值，經過PI環節后與標準正弦波信號相乘得到內環電流環的參考電流，參考電流與電感電流IL相減得到電流誤差值，誤差值經過PI環節后為控制器的輸出。但是純粹的通過DSP軟件控制也存在ー些缺點，如采樣頻率和開關頻率之間的矛盾、始終滯后ー個開關節拍的控制延時、復雜的數學建模和算法設計、對DSP的運算速度有較高要求、PI參數整定難、對電路參數敏感等的問題。
發明內容
本發明所要解決的技術問題，就是提供一種基于CPLD的有源PFC控制電路，其對外部CPU的要求很低，同時保證輸入電流的諧波失真度很小，控制的魯棒性好。為解決上述技術問題，本發明采取的技術方案如下一種基于CPLD的有源PFC控制電路，其特征在于包括CPLD、單片機、AD轉換電路、時鐘源和用于對BOOST型PFC電路拓撲結構中的電感進行電流采樣的電流采樣電路,所述CPLD包括第一緩沖寄存器、第二緩沖寄存器、周期寄存器、第一數值比較器、第二數值比較器、電流基準寄存器、可產生三角波基準的PWM模塊和用于控制所述AD轉換電路進行AD轉換并存儲AD轉換結果的AD轉換邏輯控制器，所述第一緩沖寄存器依次與周期寄存器、第一數值比較器PWM模塊相連，所述第二緩沖寄存器依次與電流基準寄存器、第二數值比較器、AD轉換邏輯控制器相連，所述單片機具有相應數據通訊接ロ分別與第一、第二緩沖寄存器相連，該單片機還具有用于對BOOST型PFC電路拓撲結構的直流總線電壓輸出進行采樣的采樣輸入端，所述時鐘源接入CPLD的時鐘信號輸入端，所述AD轉換電路與所述AD轉換邏輯控制器相連；所述電流采樣電路與AD轉換電路相連；所述PWM模塊為時鐘源計數器，在每個所述時鐘源的上跳沿，PWM模塊中的計數值加1，單片機輸出控制PWM模塊的輸出周期的周期信號經第一緩沖寄存器存入周期寄存器，同時將周期寄存器的值與PWM模塊中的計數值在第一數值比較器中進行比較，第一數值比較器輸出復位控制信號至PWM模塊，使PWM模塊復位計數或按單片機的周期信號輸出高電平或低電平；所述電流采樣電路獲得電感電流后經AD轉換電路轉換，進入AD邏輯控制電路中存儲，所述單片機根據采樣輸入端的采樣信號計算得出電感電流參考值作為電流基準，經第二緩沖寄存器存入電流基準寄存器，同時第二數值比較器讀取AD轉換邏輯控制器的AD轉換結果與電流基準寄存器的電感電流參考值進行比較，第二數值比較器輸出低電平控制信號至PWM模塊，第一、第二數值比較器結合控制PWM模塊輸出的PWM脈沖寬度，再由該PWM脈沖控制BOOST型PFC電路拓撲結構的IGBT通斷，使BOOST型PFC電路拓撲結構的實際電感電流跟隨電感電流參考值變化。 本發明所述基于CPLD的有源PFC控制電路還包括16位并行數據總線，所述第一緩沖寄存器、第二緩沖寄存器經16位并行數據總線與單片機相連。本發明相比于現有技術的有益效果本發明不需要進行復雜的數學建模和算法設計；電流內環不在使用PI控制器，而是由CPLD根據給定的電流基準值自適應地調整PWM模塊的輸出脈沖寬度，不再有電流內環的參數整定問題，這也導致了本新型對電路參數的變動不再敏感，魯棒性好。
圖I為現有BOOST型PFC電路拓撲結構；圖2為現有采用DSP進行PFC控制的原理圖；圖3為本發明的電路連接示意圖；圖4為本發明PWM模塊計數的三角波波形圖；圖5為本發明PWM模塊輸出的脈沖波形圖；圖6為本發明實際電感電流(折線部分)跟隨電流基準(正弦弧線部分)變化的波形圖。
具體實施例方式如圖3所示的一種基于CPLD的有源PFC控制電路，它包括CPLD、單片機、AD轉換電路、時鐘源和用于對BOOST型PFC電路拓撲結構中的電感進行電流采樣的電流采樣電路，CPLD包括第一緩沖寄存器、第二緩沖寄存器、周期寄存器、第一數值比較器、第二數值比較器、電流基準寄存器、可產生三角波基準的PWM模塊和用于控制AD轉換電路進行AD轉換并存儲AD轉換結果的AD轉換邏輯控制器，第一緩沖寄存器依次與周期寄存器、第一數值比較器PWM模塊相連，第二緩沖寄存器依次與電流基準寄存器、第二數值比較器、AD轉換邏輯控制器相連，單片機具有相應數據通訊接ロ分別與第一、第二緩沖寄存器相連，該單片機還具有用于對BOOST型PFC電路拓撲結構的直流總線電壓輸出進行采樣的采樣輸入端，時鐘源接入CPLD的時鐘信號輸入端，AD轉換電路與AD轉換邏輯控制器相連；電流采樣電路與AD轉換電路相連。CPLD的芯片采用的型號為EPM240T100C5，單片機的芯片采用的型號為MC9S08AW, AD轉換電路采用AD9200為AD轉換芯片。其中，時鐘源輸出頻率為20MHz的方波；AD轉換邏輯控制器是內部的ー個邏輯發生模塊，用于控制AD轉換電路進行AD轉換和轉換結果的讀取。AD轉換電路可以選用具有多級流水線結構的AD芯片，這樣就可以在每一個時鐘源基準的下跳沿讀取一次AD轉換的數值。AD轉換電路的的輸入為BOOST型PFC電路拓撲結構的電感電流。如圖3所示，AD轉換邏輯控制器用AD elk腳來控制AD轉換電路的轉換；用AD Data并行總線(10位)來讀取AD轉換結果。PWM模塊為時鐘源計數器，計數器從0開始計數，在每個時鐘源的上跳沿，PWM模塊中的計數值加1，單片機輸出控制PWM模塊的輸出周期的周期信號經第一緩沖寄存器存入周期寄存器，同時將周期寄存器的值與PWM模塊中的計數值在第一數值比較器中進行比 較，當兩者相等時，第一數值比較器產生ー個復位信號CLR，該信號使PWM模塊復位計數，重新開始計數，同時使PWM模塊輸出高電平，兩者不相等吋，PWM模塊輸出低電平。在復位信號CLR有效期間，將各個對應緩沖寄存器的值傳送給對應的寄存器，實現各個寄存器的數值更新。如圖3所示，PWM模塊有兩個輸出信號端ー個是PWM output腳，與BOOST型PFC電路拓撲結構中IGBT管的集電極相連，用于驅動IGBT管；ー個是PWM clr腳，是內部PWM模塊計數的復位信號。電流采樣電路獲得BOOST型PFC電路拓撲結構中的電感電流后經AD轉換電路轉換，進入AD邏輯控制電路中存儲。單片機根據采樣輸入端的采樣信號計算得出電感電流參考值作為電流基準，具體是單片機對BOOST型PFC電路拓撲結構的輸出進行定時采樣，與給定值進行相減，誤差信號進行PI計算后再乘以ー個正弦信號就得到電感電流參考值，因單片機按照正弦規律的變化來定時更改電流基準寄存器的值，那么PWM模塊就會控制電感的電流跟隨電流基準寄存器值的變化。該電感電流參考值經第二緩沖寄存器存入電流基準寄存器，同吋，在每個時鐘源的下跳沿，第二數值比較器讀取AD轉換邏輯控制器的AD轉換結果與電流基準寄存器的電感電流參考值進行比較，如果AD轉換結果(即實際電感電流)大于或等于電流基準寄存器的值，那么第二數值比較器輸出ー個低電平控制信號GT，PWM模塊接收到有效的低電平控制信號GT后，PWM模塊輸出低電平并保持到PWM模塊計數復位，在PWM模塊計數復位后，PWM模塊才重新開始輸出高電平。當AD轉換結果小于電流基準寄存器的值時，則第二數值比較器不輸出控制信號。PWM模塊的計數值的三角波形如圖4所示，PWM模塊輸出的脈沖波形如圖5所示，通過第一、第二數值比較器對PWM模塊的控制，從而控制PWM模塊輸出的PWM脈沖寬度，再通過該PWM脈沖控制BOOST型PFC電路拓撲結構的IGBT通斷，使BOOST型PFC電路拓撲結構的實際電感電流跟隨電感電流參考值(電流基準)變化，使電感電流波形更接近電感基準的波形(如圖6所示)，使功率因素更接近I。如圖3所示，第一緩沖寄存器、第二緩沖寄存器共用ー組16位并行數據總線(DataBus)與單片機相連。通過數據端ロ CSl和數據端ロ CS2來決定第一或第二緩沖寄存器占用當前的數據總線。上述實施例僅為本發明的較佳實施例，并非用來限定本發明的實施范圍；即凡依本發明內容所作的變化與變·型，都為本發明權利要求所要求保護的范圍所涵蓋。
權利要求
1.一種基于CPLD的有源PFC控制電路，其特征在于包括CPLD、單片機、AD轉換電路、時鐘源和用于對BOOST型PFC電路拓撲結構中的電感進行電流采樣的電流采樣電路，所述CPLD包括第一緩沖寄存器、第二緩沖寄存器、周期寄存器、第一數值比較器、第二數值比較器、電流基準寄存器、可產生三角波基準的PWM模塊和用于控制所述AD轉換電路進行AD轉換并存儲AD轉換結果的AD轉換邏輯控制器，所述第一緩沖寄存器依次與周期寄存器、第一數值比較器PWM模塊相連，所述第二緩沖寄存器依次與電流基準寄存器、第二數值比較器、AD轉換邏輯控制器相連，所述單片機具有相應數據通訊接ロ分別與第一、第二緩沖寄存器相連，該單片機還具有用于對BOOST型PFC電路拓撲結構的直流總線電壓輸出進行采樣的采樣輸入端，所述時鐘源接入CPLD的時鐘信號輸入端，所述AD轉換電路與所述AD轉換邏輯控制器相連；所述電流采樣電路與AD轉換電路相連； 所述PWM模塊為時鐘源計數器，在每個所述時鐘源的上跳沿，PWM模塊中的計數值加I，單片機輸出控制PWM模塊的輸出周期的周期信號經第一緩沖寄存器存入周期寄存器，同時將周期寄存器的值與PWM模塊中的計數值在第一數值比較器中進行比較，第一數值比較器輸出復位控制信號至PWM模塊，使PWM模塊復位計數或按單片機的周期信號輸出高電平或低電平； 所述電流采樣電路獲得電感電流后經AD轉換電路轉換，進入AD邏輯控制電路中存儲，所述單片機根據采樣輸入端的采樣信號計算得出電感電流參考值作為電流基準，經第二緩沖寄存器存入電流基準寄存器，同時第二數值比較器讀取AD轉換邏輯控制器的AD轉換結果與電流基準寄存器的電感電流參考值進行比較，第二數值比較器輸出低電平控制信號至PWM模塊，第一、第二數值比較器結合控制PWM模塊輸出的PWM脈沖寬度，再由該PWM脈沖控制BOOST型PFC電路拓撲結構的IGBT通斷，使BOOST型PFC電路拓撲結構的實際電感電流跟隨電感電流參考值變化。
2.根據權利要求基于CPLD的有源PFC控制電路，其特征在于所述基于CPLD的有源PFC控制電路還包括16位并行數據總線，所述第一緩沖寄存器、第二緩沖寄存器經16位并行數據總線與單片機相連。
全文摘要
本發明公開了一種基于CPLD的有源PFC控制電路，包括CPLD、單片機、AD轉換電路、時鐘源和用于對BOOST型PFC電路拓撲結構中的電感進行電流采樣的電流采樣電路，所述CPLD包括第一緩沖寄存器、第二緩沖寄存器、周期寄存器、第一數值比較器、第二數值比較器、電流基準寄存器、PWM模塊和AD轉換邏輯控制器，所述時鐘源接入CPLD的時鐘信號輸入端，AD轉換電路與AD轉換邏輯控制器相連；所述電流采樣電路與AD轉換電路相連；第一、第二數值比較器結合控制PWM模塊輸出的PWM脈沖寬度，再由該PWM脈沖控制BOOST型PFC電路拓撲結構的IGBT通斷，使BOOST型PFC電路拓撲結構的實際電感電流跟隨電感電流參考值變化。本發明對外部CPU的要求很低，同時保證輸入電流的諧波失真度很小，控制的魯棒性好。
文檔編號H02M1/42GK102843026SQ20121029441
公開日2012年12月26日 申請日期2012年8月17日 優先權日2012年8月17日
發明者黃敏, 潘世高 申請人:佛山市柏克新能科技股份有限公司