專利名稱：靜電放電防護裝置及其靜電放電防護電路的制作方法
技術領域：
本發明涉及一種靜電放電(electrostatic discharge, ESD)防護裝置及其電路，特別涉及一種具有可控娃(silicon-controlled rectifier, SCR)的靜電放電防護裝置及其電路。
背景技術：
靜電放電(electrostatic discharge, ESD)的發生不利于半導體產品的性能可靠度，特別是對尺寸朝向微型化發展的CMOS晶體管而言。在深次微米(deep-submicron)CMOS晶體管的生產技術中，隨著柵極厚度漸薄，崩潰電壓也隨的趨小，因此在每一個輸入端皆須設置有效的靜電放電防護電路，避免過壓(overstress voltage)施加于柵極而損毀內部電路(internal circuit)。一般對于靜電放電防護電路的耐受度要求，在人體放電模式(human-body-model, HBM)下,通常需大于2kV。此外，除了可承受靜電放電造成的偏壓外， 靜電放電防護電路也優選為小尺寸設計，以節省芯片利用面積。可控娃(silicon-controlled rectifier, SCR)即使在小面積的電路布局中仍具有高靜電放電耐受度以及低寄生電容，因此適用于靜電放電防護設計。請參考圖I及圖2。圖I繪示了公知可控硅的剖視示意圖。圖2繪示了公知可控硅的電流-電壓關系圖。如圖I所示，公知技術中，一可控硅10包括一 P型基底12、一 N型井區14設置于P型基底12中、一第一 N型摻雜區16與一第一 P型摻雜區18設置于N型井區14中，以及一第二 N型摻雜區20與一第二 P型摻雜區22設置于P型基底12中。當可控硅10運用于一電源線靜電放電箝制電路(power-rail ESD clamp circuit),其中電源線靜電放電箝制電路電連接且位于一高壓電源節點(high power node) 24與一低壓電源節點(low power node) 26之間。第一 N型摻雜區16與第一 P型摻雜區18電連接高壓電源節點24，且第二 N型摻雜區20與第二 P型摻雜區22電連接低壓電源節點26。可控硅10可提供一放電路徑以釋放從高壓電源節點24或低壓電源節點26產生的靜電放電的電流。此放電路徑由第一 P型摻雜區18、N型井區14、P型基底12以及第二 N型摻雜區20共同組成。當靜電放電事件發生時，靜電放電電流可由此放電路徑釋出，以保護連接于高壓電源節點24與低壓電源節點26之間的內部電路。如圖2所不,公知技術中的可控娃10具有一觸發電壓Vt以及一維持電壓(holdingvoltage) Vho公知可控硅10的觸發電壓Vt大致上與位于N型井區14與P型基底12之間的P-N結的崩潰電壓相等,大約30伏特(volts)至40伏特。而公知可控娃10的維持電壓Vh則是大約I. 2伏特。當靜電放電事件發生時，靜電放電電壓大于可控硅10的觸發電壓Vt，因此放電路徑可被導通，且此時可控硅10處于閂鎖(latch-up)狀態。另一方面，當正常操作時，高壓電源節點24通常可提供3. 3伏特的電壓，而低壓電源節點26接地，因此高壓電源節點24與低壓電源節點26的電壓差仍小于可控硅10的觸發電壓Vt，因此，可控硅10處于關閉(off)狀態。然而，來自于內部電路的噪聲常與P型基底12結合，使得可控硅10常因噪聲或漏電流而被驅動至閂鎖狀態。當可控硅10在正常操作時被驅動開啟，傳遞至內部電路的實際訊息將無法正確地被偵測，甚至于流經可控硅10的電流造成內部電路承受過大電流而燒毀。為有效保護內部電路，有些設計被提出以增加靜電放電源箝制電路的維持電壓。相較于反向偏壓(reverse-biased)操作條件,二極管在正向偏壓(forward-biased)操作條件下可承受較嚴重的靜電放電。因此有人在電路設計中提出使用二極管串以串聯方式從第一 P型摻雜區至P型基底之間堆棧設置以增加可控硅的維持電壓。然而二極管串具有多個二極管分別設置于N型井區中，因此，各二極管、各N型井區以及P型基底之間會組成一PNP雙極性晶體管(bipolar junction transistor, BJT),且這些PNP雙極性晶體管具有共集極(common collector)電連接于高壓電源節點24與低壓電源節點26之間。此外,在PNP雙極性晶體管的P-N結產生的接面漏電流會由PNP雙極性晶體管共同形成的達靈頓晶體管(Darlington pair)而放大。因此，PNP雙極性晶體管仍會產生大量漏電流而降低內部電路的效能甚或燒毀內部電路。
發明內容
本發明的目的在于提供一種靜電放電(electrostatic discharge,ESD)防護裝置及靜電放電防護電路，以克服上述背景技術的缺失。本發明的一優選實施例提供一種靜電放電防護裝置。靜電放電防護裝置包括一基底、一井區、一第一摻雜區以及一第二摻雜區。基底具有一第一導電型，且基底與一第一電源節點(power node)電連接。井區具有一第二導電型，且設置于基底中。第一摻雜區具有第一導電型，且設置于井區中。第一摻雜區以及井區與一第二電源節點電連接。第二摻雜區具有第二導電型，且設置于基底中。第二摻雜區處于一浮接狀態(floating state)。本發明的一優選實施例提供一種靜電放電防護電路。靜電放電防護電路包括一第一雙極性晶體管(bipolar junction transistor, BJT)、一第二雙極性晶體管以及一二極管。第一雙極性晶體管是一第一型雙極性晶體管，且具有一第一基極、一第一射極以及一第一集極，其中第一射極電連接一第二電源節點。第二雙極性晶體管是一第二型雙極性晶體管，其不同于第一型雙極性晶體管，且具有一第二基極、一第二射極以及一第二集極，其中第二集極與第一基極電連接，且第二基極與第一集極電連接。二極管，具有一陽極(anode)與一陰極(cathode),其中陰極電連接第二射極，且陽極電連接一第一電源節點。本發明提供一種具有N型第二摻雜區的靜電放電防護裝置，其中N型第二摻雜區未與設置于其上方的任何導電層接觸，以增加靜電放電防護裝置的維持電壓(holdingvoltage)。
圖I繪示了公知可控硅的剖視示意圖。圖2繪示了公知可控硅的電流-電壓關系圖。圖3繪示了本發明的第一優選實施例的靜電放電防護裝置的剖視示意圖。圖4繪示了本發明的第一優選實施例的靜電放電防護裝置的電流-電壓關系圖。圖5繪示了本發明的第一優選實施例的靜電放電防護裝置的電路圖。
圖6繪示了本發明的第二優選實施例的靜電放電防護裝置的剖視示意圖。圖7繪示了本發明的第三優選實施例的靜電放電防護裝置的剖視示意圖。圖8繪示了本發明的第四優選實施例的靜電放電防護裝置的剖視示意圖。圖9繪示了本發明的第五優選實施例的靜電放電防護裝置的剖視示意圖。圖10繪示了本發明的第六優選實施例的靜電放電防護裝置的剖視示意圖。其中，附圖標記說明如下10可控硅 12 P型基底14N型井區 16 第一 N型摻雜區 18第一 P型摻雜區 20 第二 N型摻雜區22第二 P型摻雜區 24 高壓電源節點26低壓電源節點 100 靜電放電防護裝置102 第一電源節點104 第二電源節點106 基底108 井區110 第一摻雜區112 第二摻雜區114 絕緣層116 第三摻雜區118 第四摻雜區150 靜電放電防護電路152 第一雙極性晶體管152a 第一基極152b 第一射極152c 第一集極154 第二雙極性晶體管154a 第二基極154b 第二射極154c 第二集極156 二極管156a 陽極156b 陰極158 第一電阻器160 第二電阻器200 靜電放電防護裝置202 第五摻雜區250 靜電放電防護裝置252 柵極絕緣層254 控制柵極300 靜電放電防護裝置 302 第六摻雜區350 靜電放電防護裝置 352 第七摻雜區400 靜電放電防護裝置 402 第八摻雜區Vt觸發電壓 Vh 維持電壓C1第一弧線 C2 第二弧線Vtl 觸發電壓Vu 維持電壓Vt2 觸發電壓Vh2 維持電壓
具體實施例方式請參考圖3。圖3繪示了本發明的第一優選實施例的靜電放電防護裝置的剖視示意圖。如圖3所示,靜電放電(electrostatic discharge, ESD)防護裝置100電連接于一第一電源節點(power node) 102與一第二電源節點104之間。第一電源節點102可作為電壓來源的低電壓節點，而第二電源節點104可作為電壓來源的高電壓節點。靜電放電防護裝置100包括一基底106、一井區108、一第一摻雜區110以及一第二摻雜區112。基底106與第一摻雜區Iio具有第一導電型，而井區108與第二摻雜區112具有第二導電型。在本實施例中，第一導電型為P型，第二導電型為N型，但不限于此，第一導電型及第二導電型也可互換。N型井區108與N型第二摻雜區112設置于P型基底106中，而P型第一摻雜區110設置于N型井區108中，據此，P型第一摻雜區110、N型井區108、P型基底106以及N型第二慘雜區112共同組成PNPN接面，即可控娃(silicon-controlled rectifier, SCR)。在本實施例中，P型基底106與第一電源節點102電連接，而P型第一摻雜區110以及N型井區108與第二電源節點104電連接。值得注意的是，N型第二摻雜區112處于一浮接狀態(floating state)，換句話說，N型第二摻雜區112的頂面不接觸任何N型第二摻雜區112上方的導電層。因此，靜電放電防護裝置100為一具有可控硅結構的虛擬可控硅(pseudosilicon-controlled rectifier, PSCR)。此外，靜電放電防護裝置100還包括一絕緣層114設置于P型基底106上，且絕緣層114覆蓋N型第二摻雜區112以隔絕位于P型基底106上的導電層，使N型第二摻雜區112與P型基底106上的導電層絕緣。另外，由于P型基底106與第一電源節點102電連 接，且N型第二摻雜區112設置于P型基底106中，因此，N型第二摻雜區112可只通過P型基底106與第一電源節點102電耦合。在本實施例中，靜電放電防護裝置100還包括一第三摻雜區116以及一第四摻雜區118。第三摻雜區146具有第一導電型例如P型。P型第三摻雜區116設置于N型第二摻雜區112的相對于N型井區108的另一側的P型基底106中，也就是說，N型第二摻雜區112設置于P型第一摻雜區110與P型第三摻雜區116之間。此外，P型第三摻雜區116電連接第一電源節點102，且P型第三摻雜區116與P型基底106具有相同導電型，因此，P型基底106可通過P型第三摻雜區116與第一電源節點102電連接。第四摻雜區118具有第二導電型例如N型。N型第四摻雜區118設置于P型第一摻雜區110的相對于N型第二摻雜區112的另一側的N型井區108中，也就是說，P型第一摻雜區110設置于N型第二摻雜區112與N型第四摻雜區118之間。此外，N型第四摻雜區118電連接第二電源節點104，且N型第四摻雜區118與N型井區108具有相同導電型，因此，N型井區108可通過N型第四摻雜區118與第二電源節點104電連接。當來自于第二電源節點104的靜電放電事件發生時，靜電放電的電壓遠大于N型井區108與P型基底106之間的接面能障(junction barrier)。此時,在P型第一摻雜區110與N型井區108中的電子載體濃度遠大于原先固有的電子載體濃度，且在P型基底106中的空穴載體濃度也遠大于原先固有的空穴載體濃度。因此，有一高階注入電流(highlevel injection)產生于靜電放電防護裝置100中，且拉大N型井區108與P型基底106間的耗盡區。耗盡區的電場有助于加快電荷載體從N型井區108至P型基底106的傳送速度。由于N型第二摻雜區112處于浮接狀態，放電路徑無法由PNPN結構形成，因此本實施例的放電路徑是由P型第一摻雜區110、N型井區108、P型基底106以及P型第三摻雜區116形成。靜電放電電流可通過位于N型井區108以及P型第三摻雜區116之間的P型基底106釋出，因此相較于公知可控硅，本發明可增加靜電放電防護裝置100的維持電壓。請參考圖4。圖4繪示了本發明的第一優選實施例的靜電放電防護裝置的電流-電壓關系圖。如圖4所不,一第一弧線C1代表第一優選實施例的靜電放電防護裝置100的電流-電壓特性，而一第二弧線C2代表公知技術中可控硅的電流-電壓特性。值得注意的是具有處于浮接狀態的N型第二摻雜區112的靜電放電防護裝置100的維持電壓(holdingvoltage) Vhl大于具有與第一電源節點電連接的N型第二摻雜區的可控娃的維持電壓Vh2,其中靜電放電防護裝置100的維持電壓Vhl可被調整為大于第一電源節點102提供的電壓。還有，靜電放電防護裝置100的觸發電壓(trigger voltage)Vtl大致上相等于公知技術中可控硅的觸發電壓Vt2。因此，當靜電放電防護裝置100在正常操作時被噪聲或漏電流驅動至閂鎖(latch-up)狀態，此時的靜電放電防護裝置100的維持電壓Vhl值仍足夠高而避免被開啟，以保護內部電路。根據上述的靜電放電防護裝置的說明，本發明的靜電放電防護裝置也可為一靜電放電防護電路用以保護內部電路。請參考圖5，并請一并參考圖3。圖5繪示了本發明的第一優選實施例的靜電放電防護裝置的電路圖。如圖3及圖5所示，一靜電放電防護電路150包括一第一雙極性晶體管(bipolar junction transistor,BJT) 152、一第二雙極性晶體管154以及一二極管156。第一雙極性晶體管152是一第一型雙極性晶體管，而第二雙極性晶體管154是一不同于第一型雙極性晶體管的第二型雙極性晶體管。第一雙極性晶體管152具有一第一基極152a、一第一射極152b以及一第一集極152c。其中第一射極152b可代表 P型第一摻雜區110，且與第二電源節點104電連接。第一基極152a可代表N型井區108，以及第一集極152c可代表P型基底106。除此之外，第二雙極性晶體管154具有一第二基極154a、一第二射極154b以及一第二集極154c,且二極管156具有一陽極(anode) 156a與一陰極(cathode) 156b。其中第二集極154c可代表N型井區108,因此第二集極154c與第一基極152a電連接。第二基極154a可代表P型基底106，因此第二基極154a與第一集極152c電連接。第二射極154b可代表N型第二摻雜區112。二極管156則可由N型第二摻雜區112、位于N型第二摻雜區112與P型第三摻雜區116之間的P型基底106，以及P型第三摻雜區116共同組成。因此，二極管156的陰極156b與第二射極154b電連接，而陽極156a與第一電源節點102電連接。如上所述，第一型雙極性晶體管是PNP型雙極性晶體管，而第二型雙極性晶體管是NPN型雙極性晶體管，但不限于此，第一型及第二型也可互換。除此之外，靜電放電防護電路150還包括一第一電阻器158以及一第二電阻器160。第一電阻器158可代表位于P型基底106與N型第四摻雜區118之間的N型井區108，因此第一電阻器158電連接且位于第一基極152a與第二電源節點104之間。第二電阻器160可代表位于N型井區108與P型第三摻雜區116之間的P型基底106，因此第二電阻器160電連接且位于第二基極154a與第一電源節點102之間。本發明的靜電放電防護裝置并不以上述的實施例為限，也可具有其它不同的實施樣態。為了簡化說明并易于比較，在下文的優選實施例中，對于相同組件沿用相同的符號來表示，且對相同部份不再贅述。請參考圖6。圖6繪示了本發明的第二優選實施例的靜電放電防護裝置的剖視示意圖。如圖6所示，與第一優選實施例相比，本實施例的靜電放電防護裝置200還包括一第五摻雜區202橫跨P型基底106與N型井區108的交界面，且第五摻雜區202具有第二導電型例如N型，但不限于此。N型第五摻雜區202的摻雜物濃度較高于N型井區108的摻雜物濃度，因此可降低P型基底106與N型井區108的交界面的崩潰電壓(breakdown voltage),也就是說，靜電放電防護裝置200的觸發電壓小于公知技術的可控硅的觸發電壓。因此，本實施例的靜電放電防護裝置200可被視為一虛擬改良型橫向可控硅(pseudo modifiedlateral silicon-controlled rectifier, PMLSCR)。請參考圖7。圖7繪示了本發明的第三優選實施例的靜電放電防護裝置的剖視示意圖。如圖7所示，與第二優選實施例相比，本實施例的靜電放電防護裝置250還包括一柵極絕緣層252以及一控制柵極(control gate) 254。柵極絕緣層252以及控制柵極254設置于位在N型第五摻雜區202與N型第二摻雜區112之間的P型基底106上以形成一短通道在N型第五摻雜區202與N型第二摻雜區112之間。因此，靜電放電防護裝置250可具有一低觸發電壓，使其可提供互補式金氧半導體集成電路(CMOS ICs)的輸入級或輸出級有效的靜電防護，而不需額外設置第二級防護電路。除此之外，控制柵極254設置于柵極絕緣層252上，且控制柵極254與第一電源節點102電連接。本實施例的靜電放電防護裝置250可被視為一虛擬低電壓觸發可控娃(pseudo low-voltage-trigger silicon-controlledrectifier, PLVTSCR)。、請參考圖8。圖8繪示了本發明的第四優選實施例的靜電放電防護裝置的剖視示意圖。如圖8所示，與第二優選實施例相比，本實施例的靜電放電防護裝置300還包括一第六摻雜區302。在本實施例中，第五摻雜區202具有第二導電型例如N型，第六摻雜區302具有第一導電型例如P型。P型第六摻雜區302設置于P型基底106中，且與N型第五摻雜區202相接觸，因此，P型第六摻雜區302與N型第五摻雜區202形成一二極管。另外，P型第六摻雜區302也可設置于N型井區108與N型第五摻雜區202相接觸。其中第六摻雜區302與第五摻雜區202的導電型不以此為限，也可互換。本實施例的靜電放電防護裝置300可被視為一虛擬齊納觸發可控娃(pseudo Zener-trigger silicon-controlled rectifier,PZTSCR)。請參考圖9。圖9繪示了本發明的第五優選實施例的靜電放電防護裝置的剖視示意圖。如圖9所示，與第一優選實施例相比，本實施例的靜電放電防護裝置350還包括一第七摻雜區352。第七摻雜區352具有第一導電型例如P型，且設置于P型第一摻雜區110與N型第二摻雜區112之間的P型基底106中。P型第七摻雜區352可作為觸發節點(triggernode)用于接收觸發電流。當電流自P型第七摻雜區352流入P型基底106時，靜電放電防護裝置350可被驅動至閂鎖狀態以提供低阻抗路徑用于釋出自第二電源節點104流往第一電源節點102的靜電放電電流。請參考圖10。圖10繪示了本發明的第六優選實施例的靜電放電防護裝置的剖視示意圖。如圖10所示，與第一優選實施例相比，本實施例的靜電放電防護裝置400還包括一第八摻雜區402。第八摻雜區402具有第二導電型例如N型，且設置于P型第一摻雜區110與N型第二摻雜區112之間的N型井區108中。N型第八摻雜區402可作為觸發節點用于接收觸發電流。當電流自N型井區108流出并經過N型第八摻雜區時，靜電放電防護裝置400可被驅動至閂鎖狀態以提供低阻抗路徑用于釋放靜電放電電流。綜上所述，本發明提供一種具有N型第二摻雜區的靜電放電防護裝置，其中N型第二摻雜區未與設置于其上方的任何導電層接觸，以增加靜電放電防護裝置的維持電壓。因此，靜電放電防護裝置的維持電壓可被調整為大于第一電源節點提供的電壓。當靜電放電防護裝置在正常操作模式下被噪聲或漏電流驅動至閂鎖效應狀態時，靜電放電防護裝置的維持電壓仍夠高以避免被開啟，借此保護內部電路。以上所述僅為本發明的優選實施例而已，并不用于限制本發明，對于本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修 改、等同替換、改進等，均應包含在本發明的保護范圍之內。凡在本發明的精神和原則的內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍的內。
權利要求
1.一種靜電放電防護裝置，其特征在于，包括 一基底，具有一第一導電型，且與ー第一電源節點電連接； 一井區，具有一第二導電型，且設置于所述基底中； 一第一摻雜區，具有所述第一導電型，設置于所述井區中，且所述第一摻雜區以及所述井區與一第二電源節點電連接；以及 一第二摻雜區，其具有所述第二導電型，設置于所述基底中，且所述第二摻雜區處于ー浮接狀態。
2.如權利要求I所述的靜電放電防護裝置，其特征在于，還包括一絕緣層覆蓋所述第ニ摻雜區。
3.如權利要求I所述的靜電放電防護裝置，其特征在于，還包括一第三摻雜區，具有所述第一導電型，且設置于所述基底中，其中所述基底通過所述第三摻雜區與所述第一電源節點電連接。
4.如權利要求3所述的靜電放電防護裝置，其特征在于，所述第二摻雜區設置于所述第一摻雜區與所述第三摻雜區之間。
5.如權利要求I所述的靜電放電防護裝置，其特征在于，還包括一第四摻雜區，具有所述第二導電型，且設置于所述井區中，其中所述井區通過所述第四摻雜區與所述第二電源節點電連接。
6.如權利要求5所述的靜電放電防護裝置，其特征在于，所述第一摻雜區設置于所述第二摻雜區與所述第四摻雜區之間。
7.如權利要求I所述的靜電放電防護裝置，其特征在于，還包括一第五摻雜區橫跨所述基底與所述井區之間的ー交界面。
8.如權利要求7所述的靜電放電防護裝置，其特征在于，還包括一柵極絕緣層，設置于位于所述第五摻雜區與所述第二摻雜區之間的所述基底上，以及ー控制柵極，設置于所述柵極絕緣層上，且所述控制柵極與所述第一電源節點電連接。
9.如權利要求7所述的靜電放電防護裝置，其特征在于，還包括一第六摻雜區，設置于所述基底中，且所述第六摻雜區與所述第五摻雜區相接觸，其中所述第五摻雜區具有所述第二導電型以及所述第六摻雜區具有所述第一導電型。
10.如權利要求I所述的靜電放電防護裝置，其特征在于，還包括一第七摻雜區，設置于所述基底，且位于所述第一摻雜區與所述第二摻雜區之間，作為ー觸發節點用于接收觸發電流。
11.一種靜電放電防護電路，其特征在于，包括 一第一雙極性晶體管，是ー第一型雙極性晶體管，且具有一第一基板、 一第一射極以及一第一集極，其中所述第一射極電連接一第二電源節點； 一第二雙極性晶體管，是ー第二型雙極性晶體管，不同于所述第一型雙極性晶體管，且具有一第二基極、一第二射極以及一第二集極，其中所述第二集極與所述第一基極電連接，以及所述第二基極與所述第一集極電連接；以及 一二極管，具有ー陽極與ー陰極，其中所述陰極電連接所述第二射極，且所述陽極電連接一第一電源節點。
12.如權利要求11所述的靜電放電防護電路，其特征在于，還包括一第一電阻器電連接且位于所述第一基極與所述第二電源 節點之間，以及一第二電阻器電連接且位于所述第ニ基極與所述第一電源節點之間。
全文摘要
本發明公開了一種靜電放電防護裝置包括一基底、一井區、一第一摻雜區以及一第二摻雜區。基底具有一第一導電型，且基底與一第一電源節點電連接。井區具有一第二導電型，且設置于基底中。第一摻雜區具有第一導電型，且設置于井區中。第一摻雜區以及井區與一第二電源節點電連接。第二摻雜區具有第二導電型，且設置于基底中。第二摻雜區處于浮接狀態。
文檔編號H02H9/04GK102738144SQ20121005940
公開日2012年10月17日 申請日期2012年3月8日 優先權日2011年4月6日
發明者陳偉梵 申請人:南亞科技股份有限公司