專利名稱：低漏電型電源鉗位esd保護電路的制作方法
技術領域：
本發明 涉及半導體集成芯片的靜電放電(Electrostatic Discharge，ESD)保護技術領域，特別涉及一種低漏電型電源鉗位ESD保護電路。
背景技術：
在集成電路芯片的制造、封裝、測試、運輸等過程中，都會出現不同程度的靜電放電事件。在集成電路放電時會產生數百甚至數千伏的等效高壓，這會擊穿集成電路中輸入級的柵氧化層，使集成電路受到損傷。特別是隨著集成電路中晶體管尺寸的按比例縮小，輸入級的柵氧化層厚度越來越薄，更加容易受到外部靜電電荷的影響而損壞。為保護集成電路不受靜電損傷，輸入和輸出接口(Pin) —般有對應的ESD保護電路。但核心電路被直接連接到電源VDD和地VSS之間，若沒有電源鉗位電路保護的話，很容易受到ESD脈沖的破壞。傳統的電源和地之間的ESD鉗位電路采用電阻-電容(R-C)耦合方式實現，圖1示出了其基本結構。圖1中的ESD保護電路包括一個電阻-電容(R-C)電路110、一個反相器120以及一個鉗位電路130。其中，R-C電路110包括電阻111和電容112，用于感應ESD電壓，并驅動反相器120 ；反相器120包括P型金屬-氧化物-半導體晶體管(P-charmel metal oxide semiconductor, PMOS) 121 和 N 型金屬-氧化物-半導體晶體管(N-channel metal oxide semiconductor, NM0S) 122，其輸出用于驅動N-溝道鉗位晶體管131的柵極；鉗位電路130 由一個大尺寸的N-溝道鉗位晶體管131構成，用于在感應到ESD脈沖時提供電源到地的電流泄放通道。當電路正常工作時，電阻111將節點A上拉至高電平，通過反相器120產生一個低電平驅動N-溝道鉗位晶體管131的柵極，使其關斷。當有ESD脈沖施加到VDD上時，電容 112保持節點A為低電平，同時維持一段時間，該時間由電阻111和電容112的R-C時間常數決定。節點A的低電平輸入在反相器120的作用下，在節點B產生一個高電平輸出，驅動 N-溝道鉗位晶體管131的柵極至高電平，從而將它開啟，提供從VDD到VSS的低阻通道，以泄放靜電電荷，起到保護內部電路的作用。雖然這種R-C結構的傳統電源鉗位電路在ESD保護方面曾發揮過重要作用，但隨著半導體工藝進入納米尺寸級別，半導體器件的柵氧化層厚度日益減薄，使得該電路的柵氧化層漏電問題越來越嚴重。此外，為降低電路面積和成本，在先進的納米尺寸工藝下，ESD 保護電路中通常采用金屬-氧化物-半導體(metal oxide semiconductor, M0S)電容來代替傳統的電容器，這更容易導致漏電的增加。仍以圖1中的ESD保護電路為例，在納米尺寸工藝條件下，該電路的漏電主要源于 MOS電容112的薄柵氧化層。柵氧化層越薄，MOS電容的泄漏電流就越大，從而在電阻111 上產生更大的壓降，使得正常條件下節點A的電平低于VDD，繼而使PMOS 121部分導通，將節點B上拉至一個高于VSS的電平，使得N-溝道鉗位晶體管131亞閾值導通。為保證電路具有足夠的靜電泄放能力，N-溝道鉗位晶體管131往往采用超大尺寸的晶體管實現，故其亞閾值漏電也很大。這樣，由于MOS電容112的漏電引發了更多的漏電因素。過多的漏電電流增加了 ESD保護電路的出錯概率。例如，過大的漏電電流有可能導致ESD保護電路的誤觸發，進而在正常情況下開啟鉗位電路，導致電路工作失常及引發更加嚴重的漏電問題。同時，對于一些便攜式應用，低漏電也是非常必要的
發明內容
(一)要解決的技術問題本發明要解決的技術問題是如何抑制ESD保護電路的漏電電流，并進一步防止 ESD鉗位電路誤觸發現象的發生。(二)技術方案為解決上述技術問題，本發明提供了一種低漏電型電源鉗位ESD保護電路，包括 電源管腳、接地管腳、電阻_電容模塊、觸發模塊、偏置模塊和鉗位模塊，所述電阻-電容模塊，連接于所述電源管腳和所述偏置模塊之間，用于在所述電源管腳遭受ESD脈沖的沖擊時，發送控制信號至所述觸發模塊；所述觸發模塊，連接于所述電源管腳和接地管腳之間，并分別與所述電阻_電容模塊和鉗位模塊連接，用于在接收到所述控制信號時，發送啟動信號至所述鉗位模塊和偏置模塊；所述鉗位模塊，連接于所述電源管腳和接地管腳之間，用于在接收到所述啟動信號時，提供電源管腳到接地管腳之間的電流泄放通道；所述偏置模塊，連接于所述電阻-電容模塊與接地管腳之間，用于在未接收到所述啟動信號時，為所述電阻_電容模塊提供一個偏置電壓，在接收到所述啟動信號時，使所述電阻_電容模塊耦合到地。優選地，所述電阻_電容模塊包括阻抗元件和容抗元件，所述阻抗元件的一端與所述容抗元件的一端連接，且連接點與所述觸發模塊連接，所述阻抗元件的另一端與所述電源管腳連接，所述容抗元件的另一端分別與所述偏置模塊和觸發模塊連接。優選地，所述阻抗元件為電阻器，所述容抗元件為PMOS電容，所述PMOS電容的源極、漏極和襯底皆與所述電阻器連接，所述PMOS電容的柵極分別與所述偏置模塊和觸發模塊連接。優選地，所述鉗位模塊為第一NMOS晶體管，所述第一NMOS晶體管的源極與所述接地管腳連接，所述第一NMOS晶體管的漏極與所述電源管腳連接，所述第一NMOS晶體管的柵極分別與所述觸發模塊和偏置模塊連接。優選地，所述觸發模塊包括第二 NMOS晶體管和PMOS晶體管，所述第二 NMOS晶體管的源極與所述接地管腳連接，所述第二 NMOS晶體管的漏極與所述PMOS晶體管的漏極連接，且連接點與所述第一NMOS晶體管的柵極相連，所述第二NMOS晶體管的柵極與所述PMOS 電容的柵極連接，所述PMOS晶體管的源級與所述電源管腳連接，所述PMOS晶體管的柵極與所述PMOS電容的襯底連接。優選地，所述偏置電路包括第三NMOS晶體管，所述第三NMOS晶體管的柵極與所述第一 NMOS晶體管的柵極連接，所述第三NMOS晶體管的源級與所述接地管腳連接，所述第三 NMOS晶體管的漏極與所述PMOS電容的柵極連接。
(三)有益效果本發 明通過設置偏置模塊，使得電阻-電容模塊中容抗元件兩端的電壓差減小， 有效地抑制了 ESD保護電路的漏電電流，并進一步防止了 ESD鉗位電路的誤觸發。
圖1是現有技術中的ESD保護電路；圖2是按照本發明一種實施方式的低漏電型電源鉗位ESD保護電路的具體結構示意圖；圖3a是用上升時間為10ns、脈寬為1 μ S、幅度為0 5V的方波脈沖來模擬ESD 沖擊時，圖1中ESD保護電路的仿真結果；圖3b是用上升時間為10ns、脈寬為1 μ S、幅度為0 5V的方波脈沖來模擬ESD 沖擊時，圖2中低漏電型電源鉗位ESD保護電路的仿真結果；圖4a是用上升時間為0. 1ms，脈寬為10ms、幅度為0 IV的脈沖來模擬電源正常加電時，圖1中ESD保護電路的仿真結果；圖4b是用上升時間為0. 1ms，脈寬為10ms、幅度為0 IV的脈沖來模擬電源正常加電時，圖2中低漏電型電源鉗位ESD保護電路的的仿真結果；圖5a是在電源正常加電時，圖1中ESD保護電路的總漏電電流大小(不包括鉗位器件NMOS 131的漏電電流)；圖5b是在電源正常加電時，圖2中低漏電型電源鉗位ESD保護電路的總漏電電流大小(不包括鉗位器件NMOS 241的漏電電流)。
具體實施例方式下面結合附圖和實施例，對本發明的具體實施方式
作進一步詳細描述。以下實施例用于說明本發明，但不用來限制本發明的范圍。本發明的核心思想在于不將電阻-電容(R-C)模塊直接連接到地，而是通過一個偏置電路間接地耦合到接地管腳VSS。通過使用該偏置電路，可以減小MOS電容兩端的電壓差，從而降低該MOS電容的漏電電流，進而抑制ESD保護電路中其它晶體管的亞閾值漏電， 提高電路的可靠性。圖2是按照本發明一種實施方式的低漏電型電源鉗位ESD保護電路的電路結構示意圖，包括電源管腳VDD、接地管腳VSS、電阻-電容模塊210、觸發模塊220、偏置模塊230 和鉗位模塊240，所述電阻-電容模塊210，連接于所述電源管腳VDD和偏置模塊230之間，用于在所述電源管腳VDD遭受ESD脈沖的沖擊時，發送控制信號至所述觸發模塊220 ；所述觸發模塊220，連接于所述電源管腳VDD和接地管腳VSS之間，并分別與所述電阻_電容模塊210和鉗位模塊240連接，用于在接收到所述控制信號時，發送啟動信號至所述鉗位模塊240和偏置模塊230 ；所述鉗位模塊240，連接于所述電源管腳VDD和接地管腳VSS之間，用于在接收到所述啟動信號時，提供電源管腳VDD到接地管腳VSS之間的電流泄放通道；所述偏置模塊230，連接于所述電阻-電容模塊210與接地管腳VSS之間，用于在未接收到所述啟動信號時，為所述電阻-電容模塊210提供一個偏置電壓，在接收到所述啟動信號時，使所述電阻-電容模塊210耦合到地。所述電阻-電容模塊210具體包括阻抗元件和容抗元件，所述阻抗元件的一端與所述容抗元件的一端連接，且連接點與所述觸發模塊220連接，所述阻抗元件的另一端與所述電源管腳VDD連接，所述容抗元件的另一端分別與所述偏置模塊230和觸發模塊220 連接，本實施方式中，優選地，所述阻抗元件為電阻器211，所述容抗元件為PMOS電容212， 所述PMOS電容212的源極、漏極和襯底相連，且連接點與所述電阻器211連接，所述PMOS 電容212的柵極分別與所述偏置模塊230和觸發模塊220連接。 所述鉗位模塊240為第一 NMOS晶體管241，所述第一 NMOS晶體管241的源極與所述接地管腳VSS連接，所述第一 NMOS晶體管241的漏極與所述電源管腳VDD連接，所述第一 NMOS晶體管241的柵極分別與所述觸發模塊220和偏置模塊230連接，所述第一 NMOS晶體管241也可以由其它鉗位器件代替，例如可控硅整流器(Silicon Controlled Rectifier, SCR)等。所述觸發模塊220包括第二 NMOS晶體管222和PMOS晶體管221，所述第二 NMOS 晶體管222的源極與所述接地管腳VSS連接，所述第二 NMOS晶體管222的漏極與所述PMOS 晶體管221的漏極連接，且連接點與所述第一 NMOS晶體管241的柵極相連，所述第二 NMOS 晶體管222的柵極與所述PMOS電容212的柵極連接，所述PMOS晶體管221的源極與所述電源管腳VDD連接，所述PMOS晶體管221的柵極與所述PMOS電容212的襯底連接。所述偏置電路230包括第三NMOS晶體管231，所述第三NMOS晶體管231的柵極與所述第一 NMOS晶體管241的柵極連接，所述第三NMOS晶體管231的源極與所述接地管腳 VSS連接，所述第三NMOS晶體管231的漏極與所述PMOS電容212的柵極連接。本實施方式的低漏電型電源鉗位ESD保護電路的工作原理包括正常狀態下和ESD 事件發生時兩種情況一、ESD事件發生時，即突然出現一個電源到地(VDD-to-VSS)的高壓脈沖時，由于電阻_電容模塊210的反應時間不夠快，節點C(所述電阻器211和PMOS電容212的交點)的電壓跟不上電源電壓VDD的變化，導致PMOS晶體管221的柵極電壓低于其源級電壓， 從而PMOS晶體管221導通，并上拉節點E (所述第一 NMOS晶體管241的柵極)至高電平， 進而開啟鉗位模塊240，使所述第一 NMOS晶體管241導通，提供一個電源到地的低阻通道， 泄放靜電電荷，保護內部電路免受靜電損傷。同時，偏置電路230也有助于鉗位功能的實現。節點E將高電平反饋到第三NMOS 晶體管231的柵極，從而使其導通，拉低節點D (所述PMOS電容212的柵極)的電平，使得觸發模塊220中的第二 NMOS晶體管222保持關斷，無法下拉第三節點E的電平，使鉗位電路240能開啟較長時間，充分泄放靜電電荷。二、當沒有ESD事件發生時(即正常狀態下)，節點C通過電阻器211的作用保持在高電平VDD，使得PMOS晶體管221處于關斷狀態，節點E為低電平，進而關斷第一 NMOS晶體管241。同時，節點E的低電平也使得偏置模塊230中的第三NMOS晶體管231無法導通， 從而使節點D保持較高的電壓。節點D為高電平，一方面可以開啟第二 NMOS晶體管222， 將觸發節點E進一步下拉至VSS，保證第一 NMOS晶體管241處于完全關斷的狀態；另一方面，節點D的電平遠高于VSS，意味著PMOS電容212兩端的電壓差大大減小，相比于圖1中的電路有了很大的改善(圖1中電容112兩端的電壓差近似為VDD與VSS之差)。PMOS電容212兩端的電壓差越小，則其柵氧化層漏電就越小，這可以進一步抑制電路中其他MOS管的亞閾值漏電，防止誤觸發現象的發生。下面，將 利用電路仿真工具HSPICE分別對圖1中的ESD保護電路和圖2中的根據本實施方式的低漏電型電源鉗位ESD保護電路進行仿真，并對其仿真結果進行比較。本次仿真基于SMIC 65nm工藝庫，以證明本實施方式的低漏電型電源鉗位ESD保護電路在先進納米尺寸工藝條件下的優勢。由于圖1和圖2中的電路使用了相同的N-溝道鉗位晶體管作為電流泄放器件，而圖2中的電路相對于圖1中電路的主要改進在于N-溝道鉗位晶體管的柵極控制電路，即ESD檢測電路。因此，仿真僅針對ESD檢測電路進行，不包括N-溝道鉗位晶體管。用上升時間為10ns、脈寬為1 μ S、幅度為0 5V的方波脈沖來模擬ESD沖擊時，圖 3a為圖1中ESD保護電路的仿真結果，圖3b為圖2中低漏電型電源鉗位ESD保護電路的仿真結果，各節點的電壓波形符合上述對電路工作原理的闡述，即節點C、D為低電平，觸發模塊的輸出節點E為高電平。此外，仿真結果顯示圖2中ESD觸發模塊的輸出節點(即節點E)的電平V(E)維持在4. 9V以上，高于圖1中ESD保護電路的仿真結果(圖1中反相器 120的輸出節點B的電平V(B)維持在3. 8V左右)，表明本發明的ESD電源鉗位電路具有更好的防靜電性能，可以充分開啟其中的N-溝道鉗位晶體管，以泄放靜電電流，達到保護內部電路的作用。用上升時間為0. 1ms，脈寬為10ms、幅度為0 IV的脈沖來模擬電源正常加電的情況，圖4a為圖1中ESD保護電路的仿真結果，圖4b為圖2中低漏電型電源鉗位ESD保護電路的仿真結果。圖4a中，節點A的電平V㈧約為0. 893V，使得電容112兩端的電壓差約為0.893￥;而在圖牝中，節點(的電平￥(0為IV，節點D的電平V(D)為0.8V，此時PMOS 電容212兩端的電壓差只有0. 2V，比之圖4a中的0. 893V大大減小，從而十分有利于抑制其柵氧化層漏電。此外，圖4a顯示節點A電壓V(A)為0.893V，離IV的電源電壓仍有較大差距。而圖4b中節點C的電平V(C)近似為電源電壓IV，節點E的電平V(E)近似為0V，從而保證其控制的N-溝道鉗位晶體管處于完全關斷的狀態，不影響電路的正常工作。圖5a為在電源正常加電時，圖1中ESD保護電路的總漏電電流大小，圖5b為在電源正常加電時，圖2中低漏電型電源鉗位ESD保護電路的總漏電電流大小。如上所述，該總漏電電流并不包括N-溝道鉗位晶體管(即圖1中的NMOS晶體管131和圖2中的第一 NMOS 晶體管241)的漏電電流。由圖5a和5b可知，現有技術的ESD檢測電路的漏電電流約為 5. 42 μ Α,而本發明提出的新型ESD檢測電路的漏電電流僅有24nA，比前者減小了兩個多數量級，從而證實了本發明中ESD電源鉗位電路具有良好的低漏電特性。如上所述，在正常狀態下，根據本發明實施例的偏置模塊230可以使節點C和節點 D之間的電壓差維持在一個較低的范圍內，從而降低PMOS電容212的柵氧化層漏電，既而減小整個電路的漏電電流，提高ESD保護電路的可靠性。以上實施方式僅用于說明本發明，而并非對本發明的限制，有關技術領域的普通技術人員，在不脫離本發明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術方案也屬于本發明的范疇，本發明的專利保護范圍應由權利要求限定。
權利要求
1.一種低漏電型電源鉗位ESD保護電路，其特征在于，包括電源管腳、接地管腳、電阻-電容模塊(210)、觸發模塊(220)、偏置模塊(230)和鉗位模塊(240)，所述電阻-電容模塊(210)，連接于所述電源管腳和所述偏置模塊(230)之間，用于在所述電源管腳遭受ESD脈沖的沖擊時，發送控制信號至所述觸發模塊(220)；所述觸發模塊(220)，連接于所述電源管腳和接地管腳之間，并分別與所述電阻-電容模塊(210)和鉗位模塊(240)連接，用于在接收到所述控制信號時，發送啟動信號至所述鉗位模塊(240)和偏置模塊(230)；所述鉗位模塊(240)，連接于所述電源管腳和接地管腳之間，用于在接收到所述啟動信號時，提供電源管腳到接地管腳之間的電流泄放通道；所述偏置模塊(230)，連接于所述電阻-電容模塊(210)與接地管腳之間，用于在未接收到所述啟動信號時，為所述電阻-電容模塊(210)提供一個偏置電壓，在接收到所述啟動信號時，使所述電阻-電容模塊(210)耦合到地。
2.如權利要求1所述的低漏電型電源鉗位ESD保護電路，其特征在于，所述電阻_電容模塊(210)包括阻抗元件和容抗元件，所述阻抗元件的一端與所述容抗元件的一端連接，且連接點與所述觸發模塊(220)連接，所述阻抗元件的另一端與所述電源管腳連接，所述容抗元件的另一端分別與所述偏置模塊(230)和觸發模塊(220)連接。
3.如權利要求2所述的低漏電型電源鉗位ESD保護電路，其特征在于，所述阻抗元件為電阻器(211)，所述容抗元件為PMOS電容(212)，所述PMOS電容(212)的源極、漏極和襯底皆與所述電阻器(211)連接，所述PMOS電容(212)的柵極分別與所述偏置模塊(230)和觸發模塊(220)連接。
4.如權利要求3所述的低漏電型電源鉗位ESD保護電路，其特征在于，所述鉗位模塊 (240)為第一NMOS晶體管(241)，所述第一 NMOS晶體管(241)的源極與所述接地管腳連接， 所述第一 NMOS晶體管(241)的漏極與所述電源管腳連接，所述第一 NMOS晶體管(241)的柵極分別與所述觸發模塊(220)和偏置模塊(230)連接。
5.如權利要求4所述的低漏電型電源鉗位ESD保護電路，其特征在于，所述觸發模塊 (220)包括第NMOS晶體管(222)和PMOS晶體管(221)，所述第NMOS晶體管(222)的源極與所述接地管腳連接，所述第NMOS晶體管(222)的漏極與所述PMOS晶體管(221)的漏極連接，且連接點與所述第一 NMOS晶體管(241)的柵極相連，所述第NMOS晶體管(222)的柵極與所述PMOS電容(212)的柵極連接，所述PMOS晶體管(221)的源級與所述電源管腳連接，所述PMOS晶體管(221)的柵極與所述PMOS電容(212)的襯底連接。
6.如權利要求5所述的低漏電型電源鉗位ESD保護電路，其特征在于，所述偏置電路 (230)包括第三NMOS晶體管(231)，所述第三NMOS晶體管(231)的柵極與所述第一 NMOS 晶體管(241)的柵極連接，所述第三NMOS晶體管(231)的源級與所述接地管腳連接，所述第三NMOS晶體管(231)的漏極與所述PMOS電容(212)的柵極連接。
全文摘要
本發明涉及半導體集成芯片的靜電放電保護技術領域，特別涉及一種低漏電型電源鉗位ESD保護電路，包括電源管腳、接地管腳、電阻-電容模塊(210)、觸發模塊(220)、偏置模塊(230)和鉗位模塊(240)。本發明通過設置偏置模塊，使得電阻-電容模塊中容抗元件兩端的電壓差減小，有效地抑制了ESD保護電路的漏電電流，并進一步防止ESD鉗位電路的誤觸發。
文檔編號H02H9/02GK102222892SQ201110159588
公開日2011年10月19日 申請日期2011年6月14日 優先權日2011年6月14日
發明者張興, 張鋼剛, 張雪琳, 王源, 賈嵩 申請人:北京大學