專利名稱：電網諧波與閃變綜合抑制控制裝置的制作方法
技術領域：
本實用新型屬于電能質量方面諧波補償與閃變抑制技術領域，涉及一種電 網諧波與閃變綜合抑制控制裝置。背彔技術隨著非線性電力電子器件和裝覽以及電弧爐、大型軋鋼機、電力機車等沖 擊性、波動性負荷在現代工業中廣泛地應用，使得電網中電壓和電流波形畸變 越來越嚴重，諧波水平不斷上升，產生電壓波動、閃變、三相不平衡等電能質 量問題。但另一方面，隨著各種g雜的、精密的、對電能質量敏感的用電設備 不斷普及，人們對電能質量的要求越來越高，因此電力系統必須要能夠對電網 諧波與閃變進行抑制。隨著電力電子技術的不斷發展，人們將濾波研究方向逐 步轉向電網諧波與閃變綜合抑制裝置。為了實現對電網諧波和閃變進行抑制， 必須要能夠設計可靠、穩定的控制電路對電網諧波與閃變綜合抑制裝置進行準 確、可靠的控制以保證其運行。發明內容本實用新型提高一種實時控制且系統工作穩定性高的電網諧波與閃變綜合 抑制控制裝置。本實用新型采用如下技術方案一種電網諧波與閃變綜合抑制控制裝置，包括采樣電路、邏輯信號處理及 開關量輸入、輸出電路、可編程邏輯電路及主控電路，采樣電路用于對系統和 負載的電壓、電流進行采樣，采樣電路的數字信號輸出端與主控制芯片的數據 總線連接，主控電路的控制信號輸出端及開關量信號輸出端與邏輯信號處理及開關 量輸入、輸出電路的控制信號輸入端及開關量信號輸入端連接，邏輯信號 處理及開關量輸入、輸出電路的控制信號輸出端與采樣電路的控制信號輸入端 連接，邏輯信號處理及開關量輸入、輸出電路用于從主控電路得到邏輯處理信 號并合成相應的控制信號和開關量輸出信號，控制信號輸出至采樣電路，開關 量輸出信號接至開關量輸出端子用于控制電網諧波與閃變綜合抑制設備，主控 電路的地址總線、數據總線、復位信號線以及中斷信號線，使能信號線、片選信 號線、讀信號線、寫信號線分別與可編程邏輯電路電路的FPGA芯片 EP1C6Q240C8的地址總線、數據總線、復位信號線以及中斷信號線、使能信號 線、片選信號線、讀信號線、寫信號連接線。本實用新型在上電后進行自檢和初始化之后，通過霍爾傳感器和A/D芯片 對配電網系統中和諧波與閃變綜合抑制設備主電路中的電壓、電流信號進行采 樣，通過ARM芯片和FPGA的處理，采用相應的檢測方法檢測出電壓、電流信 號的諧波和無功分量，再根據相應的現有控制策略經過計算得到對抑制設備中 電力電子器件的相應的控制信號，通過CPLD芯片合成出驅動電力電子器件的 導通或截止的開關信號對電力電子器件進行相應的控制，從而對配電網系統中 的諧波和閃變進行綜合的抑制。本實用新型同時可以實現對電力電子器件進行 自檢，并且在發生故陣的時候改變控制策略并且報蕾以提髙系統的穩定性。實 用新型中的液晶顯示和鍵盤可以進行數據顯示和參數的修改等人機接口功能。 實用新型中采用以太網和RS—232和RS—485實現通訊功能，保證數據的傳輸 的快速和可靠。與現有技術相比，本實用新型具有如下優點本實用新型針對諧波電流和無功電流的綜合抑制的控制特性采用ARM9微 處理器和復雜可編程邏輯器件CPLD及現場可編程邏輯陣列FPGA等集成芯片 實現對諧波、無功分量的檢測，采用諧波與閃變綜合抑制控制策略對新型電網 諧波與閃變綜合抑制設備進行實時的控制，實現對諧波電流和無功電流的綜合 抑制。本裝置具有以下優點*采用ARM+FPGA的體系結構，充分的發揮了 32位的微處理芯片ARM9 的主頻高，運算能力強，外圍硬件資源豐富，可以很好的滿足本裝置的控制 性能要求，并且可以方便的進行功能的擴展。*該控制電路中采用了CPLD/FPGA器件，lilFPGA器件實現檢測電流、電 壓等模擬量計算，通過CPLD器件合成出相應的控制信號，這樣可以利用硬件來實現復雜的檢測和控制功能，從而保證了運算的快速、穩定、準確，以實現對電力電子器件的實時控制。 *該控制電路針對諧波和無功綜合抑制的要求，設計了靈活的人機接口電路，可以方便的査詢當前的工作狀況，并且將一些工作參數輸入控制系統；同時該電路設計了通信接口方便數據的交換。 *該裝置采用霍爾傳感器和髙速、低功耗的A/D轉換芯片，保證了對電壓、電流信號的采樣和轉換的快速和準確。同時裝置中采用復雜可編程器件CPLD實現控制信號的合成，開關量的輸入/輸出等功能，保證了系統工作的穩定性。
圖1是本實用新型的系統組成圖，其中1部分為電壓/電流傳感器及A/D采 樣模塊，圖中11為霍爾電壓、電流傳感器，12, 13， 14, 15為四片A/D芯片 AD7恥5: 2部分為邏輯信號處理及開關量輸入、輸出電路，圖中21為CPLD芯 片XC95144: 3部分為控制電路的人機接口模塊，圖中31為雙口 RAM數據存 儲芯片IDT70V08， 32為液晶顯示屏，33為液晶顯示控制芯片SED1335， 34為 51單片機芯片W77E58, 35為鍵盤；圖中4部分為控制電路的數據通訊模塊， 圖中41為以太網收發芯片LXT971 ， 42為串口通信RS485芯片，43為串口通信 RS232芯片；5部分為外部存儲器擴展模塊，圖中51、 52為兩片同歩動態隨機 存儲芯片IS42SI16400A, 53、 54為兩片FLASH存儲芯片SST39VF160; 6部分 為控制電路，采用FPGA(Field-Programmable Gate Array,現場可編程門陣列)，圖 中61為FPGA芯片，采用EP1C6Q240C8芯片；7部分為控制電路的主控制芯 片電路，圖中71為主控芯片，采用ARM9系列的AT91RM9200芯片。圖2是實用新型中的A/D采樣電路圖圖3是實用新型中的CPLD電路圖圖4是實用新型中的外部存儲器擴展電路圖；圖5是實用新型中的FPGA器件與ARM芯片的連接圖圖；圖6是控制電路的ARM微處理器電路圖。
具體實施方式
一種電網諧波與閃變綜合抑制控制裝覽，包括采樣電路l、邏輯信號處理及 開關量輸入、輸出電路2、可編程邏輯電路6及主控電路7，采樣電路l用于對 系統和負載的電壓、電流進行采樣，采樣電路1的數字信號輸出端與主控制芯 片71的數據總線連接，主控電路7的控制信號輸出端及開關量信號輸出端與邏 輯信號處理及開關量輸入、輸出電路2的控制信號輸入端及開關量信號輸入端 連接，邏輯信號處理及開關量輸入、輸出電路2的控制信號輸出端與采樣電路1 的控制信號輸入端連接，邏輯信號處理及開關量輸入、輸出電路2用于從主控 電路7得到邏輯處理信號并合成相應的控制信號和開關量輸出信號，控制信號 輸出至采樣電路1,開關量輸出信號接至開關量輸出端子用于控制電網諧波與閃 變綜合抑制設備，主控電路7的地址總線、數據總線、復位信號線以及中斷信 號線，使能信號線、片選信號線、讀信號線、寫信號線分別與可編程邏輯電路電 路6的FPGA芯片EP1C6Q240C861的地址總線、數據總線、復位信號線以及屮 斷信號線、使能信號線、片選信號線、讀信號線、寫信號連接線。上述電網諧波與閃變綜合抑制控制裝置，在主控電路7上設有外部存儲器 擴展電路5，外部存儲器擴展電路5的地址線、數據信號總線及控制信號總線分 別與主控電路7的地址線、數據總線及控制信號總線相連接。下面參照附圖，對本實用新型的具體實施方案作一詳細說明-1、系統設計控制電路的硬件部分主要由以下電路組成1電壓、電流傳感器及A/D采樣 電路對系統和負載的電壓、電流等模擬量進行采樣，然后通過A/D轉換電路, 轉換成主控制芯片^T以處理的數字信號2邏輯信號處理及開關量輸入、輸出電 路在CPLD電路中做邏輯處理，并利用地址，數據總線設計開關量輸入、輸 出電路以實現對綜合抑制裝置的控制及電力電子器件的驅動和保護功能。3人機 接口電路人機接口電路包括液晶顯示和鍵盤部分，這部分通過單片機W77E58 控制以實現液晶顯示及鍵盤輸入等人機接口功能。4通訊電路通訊部分包括以 太網通信電路和串行通信電路，實現數據傳輸功能。5外部存儲器擴展電路外 部存儲器擴展電路選用速度快，容量大，價格低廉的同歩動態隨機存取存儲器SDRAM和FLASH存儲器，實現計算數據和程序的存儲功能。6 FPGA電路 FPGA選用Altera的Cyclone系列的EP1C6Q240C8,來完成硬件算法功能。7 主控制芯片電路微控制器采用ATMEL公司的基于ARM920T的32位微控制 器AT91RM9200，實現整個控制電路的整體設計要求。該控制電路中的電壓/電流傳感器及A/D采樣電路1通過電壓、電流傳感器 ll得到需要測量的電壓、電流信號分別送至4個A/D采樣電路12、 13、 14、 15 的腳13、腳15、腳18、腳20進行轉換，轉換的結果通過每個A/D采樣電路的 數字量輸出引腳DB0—DB13，即通過腳27 腳34和腳38 腳43接到主控制 芯片71的數據總線腳179 腳l訴上，主控制芯片利用這些測量值進行處理； 該控制電路中邏輯信號處理及開關量輸入、輸出電路2通過復雜可編程邏輯器 件CPLD芯片21的數據接口腳139、腳140及腳142 腳155和控制接口腳12、 腳22、腳24、腳26、腳28,腳130、腳133、腳138從主控制芯片71得到相 關的處理信號后在CPLD芯片21中合成相應的控制信號和開關量輸出信號。其 中關于A/D芯片的控制信號通過CPLD芯片的限QO腳11輸出至4個A/D芯片 的控制端，其中開關量輸出信號腳48、 49、 50、腳52 60,腳62 65，腳82~ 93，腳95 98,腳103 109，腳111 119接至開關量輸出端子用于控制電網諧 波與閃變綜合抑制設備該控制電路中的人機接口電路3采用一個51單片機 W77E58即34通過采用雙口 RAM芯片IDT70V08即31的連接到主控制芯片71 的數據總線上，液晶顯示控制芯片SED1335即33從W77E58即34獲得需要顯 示的數據及控制信號后控制液晶顯示屏32進行顯示，鍵盤35通過W77E58即 34將鍵入的數據送到主控制芯片7h該控制電路中的通訊電路4采用以太網收 發芯片LXT971即41 ，串口通信RS485芯片42,串口通信RS232芯片43.分別 與主控制芯片71的數據通訊接口連接以實現以太網、RS485和RS232三種通訊 方式；該控制電路中的外部存儲器擴展電路5的兩片同歩動態隨機存儲芯片 IS42SH6400A即51 、 52和兩片FLASH存儲芯片SST39VF160即53、 54的地址 腳20 腳26，腳30 35、數據信號及控制信號分別與主控制芯片71的地址、 數據總線及控制信號相連接該控制電路中的FPGA電路6的FPGA芯片 EP1C6Q240C8即61的地址總線AB[0..23]、數據總線DB[0..15]、復位信號nRST 以及中斷信號線INT ，使能信號nOE 、片選信號nCS 、讀信號nRD 、寫信號
nWE分別與主控制芯片71的地址總線AB[0..23、數據總線DB[0..15]、復位 信號nRST以及中斷信號線INT，使能信號nOE 、片選信號nCS 、讀信號nRD 、 寫信號nWE相連接。2、具體功能模塊設計2.1.電壓、電流傳感器及A/D采樣電路裝置中電壓傳感器采用南京中旭電子科技有限公司的HNV025T霍爾電壓 傳感器。該傳感器原邊與副邊匝數比為2500: 1000,這樣通過測量該傳感器M 腳上測量電阻Rm上的電壓就可以通過乘以轉換系^得到原邊上的電壓。裝置中電流傳感器采用南京中旭電子科技有限公司的HNC050LA霍爾電流 傳感器。該傳感器原邊額定測量電流為50A (AC/DC)副邊輸出電流為50mA (AC/DC)。這樣通過測量該傳感器的測量端接的測量電阻的端電壓就可以得出 原邊上的電流的值。裝置設計了最多16通道的模擬量輸入，采用4片高速、低功耗的AD7865 采樣芯片，該芯片是一種4通道14位模數轉換器，單電源5V供電，具有mW 級的極低功耗，輸入范圍為一5V +5V， 4通道采樣速率為100kSPS。 AD7965 芯片內部帶有4組跟隨/保持放大器，可對4路輸入信號進行同歩采樣和轉換， 模數轉換時間為2.4118。該部分電路如圖2所示。AD7865采樣芯片腳1產生轉換結束信號busy,接入CPLD芯片。腳3， 4, 5分別接轉換開始信號CONVST，片選信號CS，讀使能信號RD。腳20， 21接 模擬量0輸入，腳18， 19接模擬量1輸入，腳15， 16接模擬量2輸入，腳13， 14接模擬量3輸入。數字量輸出引腳DB0-DB13:接到主控制芯片的數據總線。裝置對模擬量采樣的同歩性有較髙要求， 一方面各路模擬量的采樣時刻要 求同歩，另一方面采樣周期的起始點和采樣頻率要根據系統電壓波形進行調整。 采樣同歩可以通過主控制芯片的硬件定時器才實現，利用一組定時器的波形輸 出功能產生可調的觸發脈沖作為4片AD7865的統一轉換觸發信號。另一組定時 器通過捕獲模式對系統電壓交流信號進行過零檢測和頻率測量，然后根據系統 電壓波形的變化調整AD采樣的觸發脈沖，修正采樣頻率，從而實現高精度，高 同歩性的模擬量采樣。當4片AD7865芯片全部轉換完畢后，利用采樣芯片的 busy信號觸發主控制芯片的快速中斷，主控制芯片依次從釆樣芯片中讀取采樣值。2.2邏輯信號處理及開關量輸入、輸出電路主控制芯片通過CPLD電路產生對一些外設的片選信號，擴展I/O實現開關 量的輸入和輸出，并完成一些相應的邏輯功能。可編程邏輯控制器采用Xilinx 公司的XC95144CPLD芯片。該芯片具有144個宏單元，3200個可用門，并且 有133個I/O引腳。具有3.5V或5V的I/O能力，可以方便地進行編程以實現一 定的邏輯輸入和輸出。該部分電路如圖3所示。CPLD電路的主要功能* (1) M120引腳為外部12MHz信號(有源晶振)輸入，內部經過CB4CE (4 位二進制計數器)和D4一16E(4一16譯碼器)組成5分頻電路從M24引腳輸出 2.4MHz信號，再經過CB2CE(2位二進制計數器)2分頻得到1.2MHz信號.* (2)地址線AB21、 AB22、 AB23引腳經過D3—8E (3_8譯碼器)后得到對 應P( 15:0)，PP(31:16)，PPP(47:32)，NCS_AD1 ，NCS一AD2，NCS一AD3,NCS一AD4 共7個輸出模塊的片選信號，再結合NCS3， WRL, RD信號實現對7個模 塊的選通功能。P(15:0)，PP(31:16)，PPP(47:32)分別對應著PA, PC, PB這3 個開入開出口。* (3)AD1_BUSY，AD2—BUSY，AD3_BUSY，AD4_BUSY分別對應4個AD7865 芯片的轉換完成信號，分別經過FDC (D觸發器)再經過4與門得到一個總 的觸發信號IRQO輸出。其中PC5是FDC觸發器的清零信號。2.3人機接口電路及通訊電路人機接口電路中使用SED1335作為液晶顯示器LCD的控制器，由于LCD 的讀寫速度很慢，并且任務頻繁，為了不影響裝置的主要功能，裝置中使用了 一個51單片機W77E58專門負貴LCD和鍵盤的控制工作，W77E58與主控制芯 片之間采用雙口 RAM芯片IDT70V08交換數據。裝置主要采用以太網通訊方式，主控制芯片內部帶有以太網媒體訪問控制 MAC層控制器，采用直接存儲器存取DMA和先進先出FIFO的工作方式，數 據的收發不占處理器資源，通過媒體獨立接口 Mil連接物理層PHY雙絞線或光纖收發器，實現10MbifS—l/100MbifS—1自適應的以太網。使用LXT971 芯片作為快速以太網物理層自適應收發器。由于LXT971支持IEEE802.3標準， 提供MH (mediaindependent interface)接口，可以支持MAC,而主控制芯片內部 JH好集成有以太網媒體存取控制器，所以LXT971可以和主控制芯片實現無縫連 接。本裝置使用的RS232發送/接收芯片是MAX232, MAX232是一種雙組驅動 器/接收器。片內含有一個電容性電平發生"以便在單電源+ 5V供電時提供 EIA-TIA-232-E電平，每個接收器將EIA-TIA-232-E電平轉化為5V TTL/CMOS 電平。每個驅動器將5VTTL/CMOS電平轉化為EIA-TIA-232-E電平。本裝置還 采用了 MAXIM公司生產的RS485收發器芯片MAX485。它內部集成了接收器 和發送器、DC/DC變換器，只需要在邏輯側提供單一+5V電源就可以通過內部 DC/DC變換器為接口兩側提供電源通信方式為半雙工，傳輸速率可達 250KBPS，并設有傳輸速率限制電路，可以實現數據的無差錯傳輸。2.4外部存儲器擴展電路外部存儲器擴展電路選用速度快，容量大，價格低廉的同歩動態隨機存取 存儲器SDRAM和FLASH存儲器。其中采用2片64Mbit SDRAM(IS42SI16400A) 構成32位高速(133MHz)數據總線，用于存放裝覽運行時的程序代碼和各種數據。 為了提高程序運行的速度和流水線的命中率，裝賈啟動后，所有程序拷貝到 SDRAM中運行。SDRAM芯片的引腳23—34為地址線引腳A0—A9，接到主控制芯片的地 址線A2—A11,腳22的A10信號接到主控制芯片的SDA10引腳，腳35的A11 信號接到主控制芯片的A13引腳。腳37， 38的CKE， CLK信號接到主控制芯 片的SDCKE， SDCK引腳。腳16， 17， 18, 19的WE， CAS, RAS， CS信號 接到主控制芯片的SDWE， CAS, RAS, SDCS引腳。第一個SDRAM芯片的數 據引腳DQ0—DQ15接到主控制芯片數據總線的低16位，對應D0-D15,而第 二個SDRAM芯片的數據引腳DQ0—DQ15接到主控制芯片數據總線的高16位，對應D16—D31。該部分電路如圖4所示。FLASH存儲器采用2片16Mbit FLASH(SST39VF160)，一片用于固化應用程序代碼，另一片用來存放各種需要保存的事件信息和歷史數據。FALSH芯片的 地址信號A0—A20接到主控制芯片的地址總線信號A1—A21，數據信號DQ0 一DQ15接到主控制芯片的數據總線信號DO—D15。兩個FLASH芯片的片選信 號CS分別接到主控制芯片的片選信號NCSO和NCS2。該部分電路如圖5所示。2.5 FPGA電路FPGA選用Altera的Cyclo加系列的EPlC6Q240C8，EPIC6Q240C8型FPGA 含有5980個LEs(Logic Elements), 185個可用I/O引腳，片內經過 PLL(PhaseLockedLoop)倍頻后主頻可達500MHz到lGHz。FPGA芯片和主控制芯片之間通過并行總線連接，該總線可以包括主控制芯 片的地址總線AB[0..23])、數據總線DB[0..15、控制總線、復位信號nRST以 及中斷信號線(INT)，其中控制總線包括使能信號nOE 、片選信號nCS 、讀信 號nRD 、寫信號nWE，這樣做的好處是，將FPGA芯片存儲器化，即主控制芯 片可通過對特定地址的訪問來控制FPGA芯片工作，并且可通過共同的復位信 號將主控制芯片與FPGA芯片同時復位，盡量避免總線競爭和冒險現象的出現。 FPGA芯片可通過總線向主控制芯片發出中斷請求，等待主控制芯片對特定事 件的處理。該部分電路連接如圖6所示。2.6主控制芯片電路微控制器采用ATMEL公司的基于ARM920T的32位微控制器 AT91RM9200。該微控制器工作于180MHz時性能高達200MIPS，帶有存儲器管 理單元；內有16K字節的數據緩存，16K字節的指令緩存，16K字節的SRAM, 128K字節的ROM;外部總線接口支持SDRAM,靜態存儲器，Burst Flash, SmrtMedia等多種存儲器；4個可編程的外部時鐘信號，包括周期性中斷、看門 狗及第二計數器的系統定時器有8個優先級的高級中斷控制器，獨立的可屏 蔽中斷源，偽中斷保護；122個可編程I/0 口線的四個32位PIO控制器，各線 均有輸入變化及開漏能力；其豐富的硬件資源可以很好的滿足本裝置的性能要 求。此外，AT91RM9200支持0"++和匯編的混合編程，提供豐富的開發資源， 包括C語言編譯器、匯編/鏈接器、C源代碼調試器、JTAG仿真器和第三方提供ii 的軟件模塊和開發支持。該部分電路如圖7所示。 主控制芯片電路的信號主要由以下幾部分組成 32位數據總線D0~D31, 26位地址總線A0~A25,片選信號NCSO, NCS2 —NCS6, SDRAM的控制信號SDCS, SDAIO， CAS, RAS, SDCKE, SDCK， SDWE，利用這些信號來完成對外部設備的控制和訪問。
電源引腳VDDIOM，VDDIOP，VDDPLL，VDDCORE，VDDOSC，地引腳 GND ，GNDPLL，GNDOSC.晶振時鐘引腳XIN, XOUT， XIN32, XOUT32, 1CE和JATG引腳TCK, TDI， TDO， TMS， NTRST， JTAGSEL。
串行通訊口 USART弓I腳SCK0國SCK3， TXDO - TXD3 ， RXDO - RXD3 ， RTSO -RTS3, CTS0-CTS3, DSR1， DTR1, DCDl。
以太網MAC引腳EREFCK. ETXCK， ERXCK, ETXEN， ETX0-ETX3， ETXER, ERXDV， ECRSDV。
權利要求1、 一種電網諧波與閃變綜合抑制控制裝置，其特征在于包括采樣電路(1)、 邏輯信號處理及開關量輸入、輸出電路(2)、可編程邏輯電路(6)及主控電路(7)，采樣電路(1)用于對系統和負載的電壓、電流進行采樣，采樣電路(1) 的數字信號輸出端與主控制芯片(71)的數據總線連接，主控電路(7)的控制 信號輸出端及開關量信號輸出端與邏輯信號處理及開關量輸入、輸出電路(2) 的控制信號輸入端及開關量信號輸入端連接，邏輯信號處理及開關量輸入、輸 出電路(2)的控制信號輸出端與采樣電路(1)的控制信號輸入端連接，邏輯 信號處理及開關量輸入、輸出電路(2)用于從主控電路(7)得到邏輯處理信 號并合成相應的控制信號和開關量輸出信號，控制信號輸出至采樣電路(1)， 開關量輸出信號接至開關量輸出端子用于控制電網諧波與閃變綜合抑制設備， 主控電路(7)的地址總線、數據總線、復位信號線以及中斷信號線，使能信號線、 片選信號線、讀信號線、寫信號線分別與可編程邏輯電路電路(6)的FPGA芯 片EP1C6Q240C8 (61)的地址總線、數據總線、復位信號線以及中斷信號線、 使能信號線、片選信號線、讀信號線、寫信號連接線。
2、 根據權利要求1所述的電網諧波與閃變綜合抑制控制裝置，其特征在于 在主控電路(7)上設有外部存儲器擴展電路(5)，外部存儲器擴展電路(5) 的地址線、數據信號總線及控制信號總線分別與主控電路(7)的地址線、數據 總線及控制信號總線相連接。
專利摘要本實用新型公開了一種電網諧波與閃變綜合抑制控制裝置，此裝置在上電后進行自檢和初始化之后，通過霍爾傳感器和A/D芯片對配電網系統中和諧波與閃變綜合抑制設備主電路中的電壓、電流信號進行采樣，通過ARM芯片和FPGA的處理，采用相應的檢測方法檢測出電壓、電流信號的諧波和無功分量，再根據相應的現有控制策略經過計算得到對抑制設備中電力電子器件的相應的控制信號，通過CPLD芯片合成出驅動電力電子器件的導通或截止的開關信號對電力電子器件進行相應的控制，從而對配電網系統中的諧波和閃變進行綜合的抑制。本實用新型同時可以實現對電力電子器件進行自檢，并且在發生故障的時候改變控制策略并且報警以提高系統的穩定性。
文檔編號H02J3/01GK201038768SQ20072003668
公開日2008年3月19日 申請日期2007年4月10日 優先權日2007年4月10日
發明者丁祖軍, 靜 康, 偉 曾, 軍 梅, 沈亞飛, 濤 袁, 鄭建勇, 娟 陳 申請人:東南大學