專利名稱：一種靜電放電保護電路的制作方法
技術領域：
本發明涉及一種電路，尤其是一種靜電放電(Electrostatic Discharge; ESD)保護電路。
(二)
背景技術：
近年來半導體工藝技術繼續向深亞微米技術發展，特征尺寸變短，柵 極氧化層變薄。CMOS元件更為先進的制程技術以及縮得更小的元件尺 寸，雖然提高了電路運作的速度，但同時也提高了靜電放電(Electrostatic Discharge ESD)的靈敏度，使得CMOS電路對ESD的防護能力下降很多， 但外界環境中所產生的靜電并未減少,所以CMOS電路因ESD而損傷的情 形更加嚴重。
在材料之間的摩擦產生靜電荷，電荷的形成和存儲可以導致幾千伏的 靜電壓。當它們與高度集成的半導體元件接觸時，釋放出來，該現象稱為 靜電放電(ESD)。從電學觀點看，靜電放電表示瞬間高電流事件，峰值為 幾安培，持續時間為幾個納秒到幾百納秒量級。
混合式電壓電源普遍存在于集成電路中，是為了器件應用范圍更廣， 使用更靈活，但混合式電壓電源會導致靜電放電的保護變得更薄弱，設計 上也更為復雜。在各大代工廠的工藝庫中，針對明確使用電壓的雙電源系 統(如外部端子1=3.3V，外部端子2-1.8V)，提供了標準的靜電放電保護 單元，請參考圖1。圖1所示的標準靜電放電保護單元，是嚴格要求PMOS 管的襯底連接最高電位，即正電壓電源VDD端子；NMOS管的襯底連接 最低電位，即接地端子VSS。對于不固定電壓的混合式電壓電源系統，特 別是某一電源端子在應用中可能高于VSS，也可能低于VSS (如外部端子 1=5V，外部端子2-0V，外部端子3為混合式電壓，電壓范圍最高為5V， 最低小于0V)，對于這類混合式多電源，沒有絕對的最低電位，上述代工 廠的標準靜電放電保護單元因此無法達到保護效果。總之，在多電源電路 系統中，尤其是有混合式電壓電源的電路中，使用代工廠標準的靜電放電 單元，容易出現各電源間相互影響的問題，導致各電源的獨立操作失效。
(三)
發明內容
本發明的發明目的在于提供一種靜電放電保護電路，它可以克服現有
技術的不足，是一種不僅適用于一般的集成電路，還可以適用于復雜的混 合多電源或多外部端子集成電路的電路，.有很強的實用性。
本發明的技術方案 一種靜電放電保護電路，包括待保護的I/0端子， 其特征在于它還包括電源靜電放電總線端子和靜電放電保護組件；其中所 說的靜電放電保護組件包括晶體管，其一端連接電源靜電放電總線端子，
另一端連接待保護的i/o端子。
上述所說的靜電放電保護組件包括二極管和電阻。
上述所說的待保護的I/O端子是正電源端子、接地電源端子、混合式 電壓電源端子和中間電平的輸入輸出端子中的至少一種。
上述所說的電源靜電放電總線端子是正電源端子、接地電源端子和混 合式電壓電源端子中的至少一種。
上述所說的電源靜電放電總線端子是正電源端子，待保護的I/O端子
是接地電源端子，晶體管是2個低壓N型半導體；其中所說的2個低壓N
型半導體相互串聯，且每一個低壓N型半導體都采用二極管連接方式；所
說的一個低壓N型半導體的漏極連接正電源端子，另一個低壓N型半導體 的源極連接地電源端子。
上述所說的電源靜電放電總線端子是混合式電壓電源端子，待保護的 I/O端子是接地電源端子，晶體管是一個高壓P型半導體；所說的高壓P
型半導體的柵極和襯底都連接最高電位，即正電源端子，高壓p型半導體 的源極連接地電源端子，漏極連接混合式電壓電源端子。
上述所說的電源靜電放電總線端子是正電源端子，待保護的I/O端子 是混合式電壓電源端子，靜電放電保護組件是三組高壓NMOS管和電阻的 組合；所說的每一組高壓NMOS管和電阻相互串聯連接，三組之間釆用并 聯方式連接，且三個高壓NMOS管的柵極和源極連接，并與混合式電壓電 源端子連接，高壓NMOS管的漏極和電阻串聯，電阻的另一端與正電源端 子相連。
上述所說的電阻是小阻值的Poly電阻，其阻值為60 150歐姆。 上述所說的電源靜電放電總線端子是正電源端子，待保護的1/0端子 是中間電平的輸入輸出端子，靜電放電保護組件是2個低壓N型半導體和 二極管；其中所說得二極管把中間電平輸入輸出端子與正電源端子相連， 二極管PN結的P端與中間電平輸入輸出端子相連，二極管PN結的N端 和正電源端子相連；所說的2個低壓N型半導體的連接方式為二極管連接
方式，且兩者相互串聯，將中間電平輸入輸出端子與接地電源端子連接； 所說的一個低壓N型半導體的漏極連接中間電平輸入輸出端子，另一個低 壓N型半導體的源極連接地電源端子。
本發明的優越性在于①在多電源和混合不同電壓的電路中，應用本 發明提供的靜電放電保護網絡結構，無論是靜電放電還是正常操作時候， 都不會發生各電源相互影響的情況；②在多電源和混合不同電壓的電路中， 如果有耐壓值的要求，應用本發明提供的靜電放電保護網絡結構，可以不 使用低壓P型金屬氧化物半導體，設計上更為安全簡單；③任意兩個或多
個電路模塊組成的電路組合，用于不同電路端子靜電放電保護的電路。
(四)
圖1為本發明所涉一種靜電放電保護電路的現有技術的結構示意圖。
圖2為本發明所涉一種靜電放電保護電路的網絡結構框圖。
圖3為本發明所涉一種靜電放電保護電路的電路圖。
圖4為本發明所涉的一種靜電放電保護電路的一種實施例的電路圖。
圖5為本發明所涉的一種靜電放電保護電路的第二種實施例的電路圖。
圖6為本發明所涉的一種靜電放電保護電路的第三種實施例的電路圖。
圖7為本發明所涉的一種靜電放電保護電路的第四種實施例的電路圖。
其中，l為正電源端子，2為接地電源端子，3為中間電平輸入輸出端 子，4為高壓P型半導體(HVPMOS)， 5為高壓N型半導體(HVNMOS)， 6為電阻，7為低壓N型半導體，8為一組相互串聯的高壓NMOS管和電 阻，9為二極管，IO為混合式電壓電源端子，ll為靜電放電總線端子，12 為待保護的靜電放電端子。
(五)
具體實施例方式
實施例1: 一種靜電放電保護電路(見圖2)，包括待保護的I/0端子 12，其特征在于它還包括電源靜電放電總線端子11和靜電放電保護組件； 其中所說的靜電放電保護組件包括晶體管，其一端連接電源靜電放電總線 端子11，另一端連接待保護的I/O端子12。
上述所說的電源靜電放電總線端子是正電源端子1，待保護的I/O端子 是接地電源端子2，晶體管是2個低壓N型半導體7;其中所說的2個低
壓N型半導體7相互串聯，且每一個低壓N型半導體7都采用二極管連接 方式；所說的一個低壓N型半導體7的漏極連接正電源端子，另一個低壓 N型半導體7的源極連接地電源端子(見圖3、 4)。
實施例2: —種靜電放電保護電路(見圖2)，包括待保護的I/0端子
12，其特征在于它還包括電源靜電放電總線端子11和靜電放電保護組件；
其中所說的靜電放電保護組件包括晶體管，其一端連接電源靜電放電總線
端子ll，另一端連接待保護的I/0端子12。
上述所說的電源靜電放電總線端子是混合式電壓電源端子10，待保護 的I/O端子是接地電源端子2,晶體管是一個高壓P型半導體HVPMOS管 4;所說的高壓P型半導體HVPMOS管4的柵極和襯底都連接最高電位， 即正電源端子1，高壓P型半導體HVPMOS管4的源極連接地電源端子2， 漏極連接混合式電壓電源端子10 (見圖3、 5)。
實施例3: —種靜電放電保護電路(見圖2)，包括待保護的I/0端子 12，其特征在于它還包括電源靜電放電總線端子11和靜電放電保護組件； 其中所說的靜電放電保護組件包括晶體管，其一端連接電源靜電放電總線 端子ll，另一端連接待保護的I/0端子12。
上述所說的電源靜電放電總線端子是正電源端子1，待保護的I/O端子 是混合式電壓電源端子10，靜電放電保護組件是三組高壓NMOS管 HVNMOS管5和電阻6的組合；所說的每一組高壓NMOS管HVNMOS 管5和電阻6相互串聯連接8，三組之間采用并聯方式連接，且三個高壓 NMOS管HVNMOS管5的柵極和源極連接，并與混合式電壓電源端子10 連接，高壓NMOS管HVNMOS管5的漏極和電阻6串聯，電阻的另一端 與正電源端子l相連(見圖3、 6)。
上述所說的電阻6是小阻值的Poly電阻，其阻值為100歐姆。
實施例4: 一種靜電放電保護電路(見圖2)，包括待保護的I/O端子 12，其特征在于它還包括電源靜電放電總線端子11和靜電放電保護組件； 其中所說的靜電放電保護組件包括晶體管，其一端連接電源靜電放電總線 端子ll，另一端連接待保護的I/0端子12。
上述所說的電源靜電放電總線端子是正電源端子1，待保護的I/O端子 是中間電平的輸入輸出端子3，靜電放電保護組件是2個低壓N型半導體 7和二極管9;其中所說得二極管9把中間電平輸入輸出端子3與正電源端 子1相連，二極管9的PN結的P端與中間電平輸入輸出端子3相連，二
極管9的PN結的N端和正電源端子1相連；所說的2個低壓N型半導體 7的連接方式為二極管9連接方式，且兩者相互串聯，將中間電平輸入輸 出端子3與接地電源端子2連接；所說的一個低壓N型半導體7的漏極連 接中間電平輸入輸出端子3，另一個低壓N型半導體7的源極連接地電源 端子2 (見圖3、 7)。
權利要求
1.一種靜電放電保護電路，包括待保護的I/O端子，其特征在于它還包括電源靜電放電總線端子和靜電放電保護組件；其中所說的靜電放電保護組件包括晶體管，其一端連接電源靜電放電總線端子，另一端連接待保護的I/O端子。
2、 根據權利要求1中所述的一種靜電放電保護電路，其特征在于所說 的靜電放電保護組件包括二極管和電阻。
3、 根據權利要求1中所述的一種靜電放電保護電路，包括待保護的1/0端子，其特征在于所說的待保護的i/o端子是正電源端子、接地電源端子、混合式電壓電源端子和中間電平的輸入輸出端子中的至少一種。
4、 根據權利要求1中所述的一種靜電放電保護電路，其特征在于所說 的電源靜電放電總線端子是正電源端子、接地電源端子和混合式電壓電源 端子中的至少一種。
5、 根據權利要求1中所述的一種靜電放電保護電路，包括待保護的1/0 端子，其特征在于所說的電源靜電放電總線端子是正電源端子，待保護的 I/O端子是接地電源端子，晶體管是2個低壓N型半導體；其中所說的2 個低壓N型半導體相互串聯，且每一個低壓N型半導體都采用二極管連接 方式；所說的一個低壓N型半導體的漏極連接正電源端子，另一個低壓N 型半導體的源極連接地電源端子。
6、 根據權利要求1中所述的一種靜電放電保護電路，包括待保護的1/0 端子，其特征在于述所說的電源靜電放電總線端子是混合式電壓電源端子， 待保護的I/0端子是接地電源端子，晶體管是一個高壓P型半導體；所說 的高壓P型半導體的柵極和襯底都連接最高電位，即正電源端子，高壓P 型半導體的源極連接地電源端子，漏極連接混合式電壓電源端子。
7、根據權利要求1中所述的一種靜電放電保護電路，包括待保護的I/O 端子，其特征在于所說的電源靜電放電總線端子是正電源端子，待保護的 1/0端子是混合式電壓電源端子，靜電放電保護組件是三組高壓NMOS管 和電阻的組合；所說的每一組高壓NMOS管和電阻相互串聯連接，三組之 間采用并聯方式連接，且三個高壓NMOS管的柵極和源極連接，并與混合 式電壓電源端子連接，高壓NMOS管的漏極和電阻串聯，電阻的另一端與 正電源端子相連。
8、 根據權利要求1中所述的一種靜電放電保護電路，包括待保護的1/0 端子，其特征在于所說的電阻是小阻值的Poly電阻，其阻值為60 150 歐姆。
9、 根據權利要求1中所述的一種靜電放電保護電路，包括待保護的 I/O端子，其特征在于所說的電源靜電放電總線端子是正電源端子，待保 護的I/O端子是中間電平的輸入輸出端子，靜電放電保護組件是2個低壓 N型半導體和二極管；其中所說得二極管把中間電平輸入輸出端子與正電 源端子相連，二極管PN結的P端與中間電平輸入輸出端子相連，二極管 PN結的N端和正電源端子相連；所說的2個低壓N型半導體的連接方式 為二極管連接方式，且兩者相互串聯，將中間電平輸入輸出端子與接地電 源端子連接；所說的一個低壓N型半導體的漏極連接中間電平輸入輸出端 子，另一個低壓N型半導體的源極連接地電源端子。
全文摘要
一種靜電放電保護電路，包括待保護的I/O端子，其特征在于它還包括電源靜電放電總線端子和靜電放電保護組件；其中所說的靜電放電保護組件包括晶體管，其一端連接電源靜電放電總線端子，另一端連接待保護的I/O端子。其優越性在于①在多電源和混合不同電壓的電路中，應用本發明提供的靜電放電保護網絡結構，無論是靜電放電還是正常操作時候，都不會發生各電源相互影響的情況；②在多電源和混合不同電壓的電路中，如果有耐壓值的要求，應用本發明提供的靜電放電保護網絡結構，可以不使用低壓P型金屬氧化物半導體，設計上更為安全簡單；③任意兩個或多個電路模塊組成的電路組合，用于不同電路端子靜電放電保護的電路。
文檔編號H02H9/00GK101373894SQ20071005897
公開日2009年2月25日 申請日期2007年8月20日 優先權日2007年8月20日
發明者呂英杰, 張小興, 戴宇杰, 王洪來, 黃維海 申請人:天津南大強芯半導體芯片設計有限公司