集成電路的制作方法
【專利摘要】本公開涉及一種集成電路，包括以交替和連續的方式被布置在第二導電類型的區域上的第一導電類型的多個第一半導體條帶和第二導電類型的多個第二半導體條帶，針對每個所述第一半導體條帶包括：多個偏置觸點；針對每個偏置觸點，能夠在所述偏置觸點上施加電勢的開關；兩個檢測觸點，被布置在所述第一半導體條帶的端部處；以及檢測電路，其激活引起所述開關的關斷以及與所述檢測觸點之間的電阻的閾值之間的比較。
【專利說明】
集成電路
技術領域
[0001]本公開涉及集成電子電路，更特別地涉及被保護免受從電路的后表面執行的攻擊的集成電路。
【背景技術】
[0002]集成電路有時經歷來自剽竊者的攻擊，剽竊者旨在確定電路的結構、修改其操作或者從中提取機密數據。可以從電路的后表面執行攻擊，在電路的前表面處設置有導電跡線和諸如電容器、二極管或晶體管之類的部件。在攻擊期間，首先蝕刻后表面的一部分。從該蝕刻的部分，具有幾微米的寬度的空腔例如通過離子束來形成并且朝向上表面一路延伸至部件或導電跡線。與部件或跡線的電觸點隨后被創建在空腔中，并且剽竊者使用這些觸點來分析在操作中的電路。
[0003]期望保護集成電路免受這一類型的攻擊，已知的設備具有各種缺點和實現問題。【實用新型內容】
[0004]本公開的目的是提供一種集成電路，以至少部分地解決現有技術中的上述問題。
[0005]因此，一個實施例提供了一種集成電路，包括以交替和連續的方式被布置在第二導電類型的區域上的第一導電類型的多個第一半導體條帶和第二導電類型的多個第二半導體條帶，針對每個所述第一半導體條帶包括:多個偏置觸點；針對每個偏置觸點，能夠在所述偏置觸點上施加電勢的開關;兩個檢測觸點，被布置在所述第一半導體條帶的端部處；以及檢測電路，其激活引起所述開關的關斷以及與檢測觸點之間的電阻的閾值之間的比較。
[0006]根據實施例，所述閾值是在所述檢測觸點之間的第一半導體條帶的標稱電阻。
[0007]根據實施例，每個檢測電路將所述偏置電勢施加至相關聯的所述第一半導體條帶的所述檢測觸點中的一個檢測觸點。
[0008]根據實施例，檢測電路由兩個第一半導體條帶共用，與一個第一半導體條帶相關聯的閾值是另一個第一半導體條帶的所述檢測觸點之間的電阻。
[0009]根據實施例，針對每個第一半導體條帶，所述開關是形成于在所述第一半導體條帶旁邊的第一半導體條帶內或上的MOS晶體管。
[0010]根據實施例，與第一半導體條帶相關聯的所述檢測電路包括形成于在所述第一半導體條帶旁邊的第一半導體條帶內或上的MOS型晶體管。
[0011]根據實施例，每個檢測電路能夠在相關聯的所述第一半導體條帶(7)的所述檢測觸點之間施加在300至500mV的范圍內的電壓。
[0012]根據實施例，所述第一半導體條帶和所述第二半導體條帶的寬度小于2.5μπι，并且它們的長度大于ΙΟΟμπι。
[0013]根據實施例，所述檢測電路相繼被激活，一次激活單個檢測電路。
[0014]在本公開的各個實施例中，能夠保護集成電路免受從電路的后表面執行的攻擊。
[0015]將結合附圖在對具體實施例的以下非限制性描述中詳細討論前述以及其它特征和優點。
【附圖說明】
[0016]圖1A是集成電路的示例的局部簡化頂視圖；
[0017]圖1B是圖1A中所示的集成電路的局部簡化截面圖；
[0018]圖1C示出了簡化的并且不同比例的圖1A的頂視圖；
[0019]圖2A和圖2B圖示出對圖1A中所示的電路的攻擊；
[0020]圖3A是被保護免受攻擊的集成電路的實施例的局部簡化頂視圖；
[0021]圖3B示出了被連接至檢測電路的圖3A中所示的集成電路的條帶；
[0022]圖4以不同比例示出了圖3A的頂視圖；
[0023]圖5示出了圖3B的簡化視圖并且詳述了檢測電路的示例；
[0024]圖6示出了被連接至檢測電路的另一實施例的圖3A中所示的集成電路的兩個條帶；以及
[0025]圖7是能夠被保護免受攻擊的另一類型的集成電路的局部簡化截面圖。
【具體實施方式】
[0026]在不同的附圖中利用相同的附圖標記指代了相同的元件，并且此外各個附圖未必成比例。為了清楚，僅示出和詳述了對于理解所描述的實施例有用的那些步驟和元件。
[0027]在以下描述中，當提及形容相對關系的術語(諸如“上”、下等術語)時，參考圖1B、圖2A和圖7中所涉及的元件的定向。
[0028]在本說明書中，術語“連接”指示兩個元件之間的直接電連接，而術語“耦合”指示兩個元件之間的可以是直接的或者經由一個或多個其它無源或有源部件(諸如電阻器、電容器、電感、二極管、晶體管等)的電連接。
[0029]圖1A是集成電路I的示例的局部簡化頂視圖。圖1B是沿著圖1A中所示的折線B-B的集成電路I的簡化截面圖。
[0030]集成電路I包括半導體支撐件3，例如P型摻雜的硅晶片。例如掩埋層的N型摻雜的區域5覆蓋支撐件3的表面的一部分。被布置在連續交替條帶中的P型摻雜的阱7和N型摻雜的阱9在區域5上延伸。
[0031]偏置觸點11以規則間隔形成在每個阱或條帶7的上部分中，并且偏置觸點13類似地形成在每個阱或條帶9的上部分中。在所示的示例中，觸點11和13在頂視圖中被布置在與條帶7和9的方向正交的線和條帶的中心線之間的交叉點處。觸點11和13中的每一個對應于與相關聯的條帶相同類型的摻雜區域，具有更高的摻雜水平。
[0032]許多MOS類型的晶體管在相應的觸點11或13之間形成在條帶7和9中的每一個條帶的上部分內或上。這些晶體管在有源區域15中以三個或四個聚集。每個晶體管包括柵極19，柵極19可以是多個晶體管共用的，對于P溝道晶體管而言柵極19被布置在漏極和源極區域23之間并且對于N溝道晶體管而言柵極19被布置在漏極和源極區域27之間。絕緣溝槽29從條帶的上表面的多個部分延伸，以界定有源區域。
[0033]在頂視圖中，折線B-B相繼穿越N型摻雜的條帶9、P型摻雜的條帶7、和另一N型摻雜的條帶9，并且在這些條帶中的每一個中穿越有源區域和偏置觸點。
[0034]如圖1B所示，例如接地GND的參考電壓被施加至每個偏置觸點11，并且比接地電壓更高的電壓VDD被施加至每個偏置觸點13。由此，每個P型摻雜的條帶7被偏置到電壓GND，并且每個N型摻雜的條帶9被偏置到電壓VDD。
[0035]圖1C示出了簡化的并且不同比例的圖1A的頂視圖。晶體管未被示出。設置有偏置觸點11和13的條帶7和9以及觸點11與接地之間的連接31和施加電勢VDD至觸點13的連接33是可見的。
[0036]每個條帶的長度例如在從ΙΟΟμπι至Imm的范圍內。每個條帶的寬度例如小于2.5μπι。在每個條帶7或9中，偏置觸點11的數目或偏置觸點13的數目可以在5至100的范圍內。條帶7的數目或者條帶9的數目例如可以在20至200的范圍內。
[0037]圖2Α和圖2Β示出了之前描述的集成電路，而剽竊者已經從后表面挖出具有至少兩個條帶的寬度的空腔，以準備攻擊。圖2Α是沿著圖2Β中所示的分段C-C的局部截面。圖2Β是對應于圖1C的頂視圖。
[0038]在圖2Α和圖2Β中，剽竊者已經通過支撐件3、區域5和P型條帶7的寬度從后表面挖出空腔40。空腔例如一路延伸至漏極和源極區域23的下層。P型條帶7的沒有絕緣溝槽以及漏極和源極區域的下部分由空腔40打斷。
[0039]在此期望的是檢測這樣的空腔的存在，以防止剽竊者經由在這些空腔中創建的觸點來獲得ig息。
[0040]圖3A是被保護免受攻擊的集成電路50的實施例的局部簡化頂視圖。集成電路50包括具有與圖1A至圖1C的集成電路I的那些元件相同的角色的元件，利用相同的附圖標記來指示。因此，集成電路50包括:
[0041 ] -P型摻雜的半導體支撐件3;
[0042]-N型摻雜的區域5，其在例如掩埋層的支撐件3上延伸；
[0043]-P型摻雜的阱7和N型摻雜的阱9，被布置在區域5上的交替的條帶中，并且設置有相應的偏置觸點11和13;以及
[0044]-連接件33，將電勢VDD施加至偏置觸點13。
[0045]晶體管(未示出)形成在條帶7和9的內部和頂上。應當注意的是，在每個條帶7的每個端部處與區域5和N型條帶9接觸的N型區域51將每個P型條帶7與其它條帶7和支撐件3絕緣。
[0046]集成電路50進一步包括:
[0047]-針對每個觸點，N溝道MOS晶體管52;
[0048]-在每個條帶7的端部處的觸點56、58;以及
[0049]-檢測電路。
[0050]圖3B示出了被連接至檢測電路60的條帶7的頂視圖。條帶7示意性地示出在頂視圖中，設置有觸點11、56和58。
[0051 ]每個偏置觸點11被耦合至晶體管52的漏極。晶體管52的源極S被耦合至接地GND。與相同條帶7相關聯的晶體管52的柵極被互連。檢測電路60被耦合至柵極并且控制相同條帶7的所有開關，并且因此控制偏置電壓GND向整個條帶7的施加。
[0052]觸點56和58是旨在用于檢測剽竊者空腔的可能存在的觸點。檢測觸點56和58被耦合至檢測電路60。檢測電路60在電勢VDD和接地GND之間被供電。
[0053]每個檢測電路60能夠接收測試信號TEST和生成報警信號A。在操作中，提供測試階段，在測試階段期間信號TEST由電路(未示出)相繼地激活，一次激活單個信號。當檢測電路的測試信號被激活時，檢測電路關斷晶體管52，并且偏置電壓GND不再被施加至相關聯的條帶7。檢測電路60隨后將觸點56和58之間的電阻與閾值進行比較，并且如果該電阻大于閾值，則激活報警信號。閾值可以對應于在不存在剽竊者空腔的情況下在觸點56和58之間的條帶7通常具有的最大電阻。
[0054]當空腔已經由剽竊者挖出并且完全或部分地打斷了P型摻雜的條帶7時，該條帶的觸點56和58之間的電阻強烈增加。相關聯的檢測電路隨后生成報警信號，使得能夠檢測該攻擊嘗試并且采取諸如停止集成電路或破壞存在于集成電路上的機密數據的對抗措施。
[0055]圖4以不同比例示出了圖3A的頂視圖，并且詳述了結合圖3A和圖3B所描述的集成電路50的晶體管52的實施例。在圖4中示出了條帶7和9，以及偏置觸點11和13。每個晶體管52被以開關的形式示出。對于每個條帶7，連接件62將每個觸點11與相關聯的漏極D連接，并且連接件64將柵極G連接在一起并且連接至檢測電路60。連接件66將晶體管52的源極連接至接地GND。
[0056]如圖4所示，對于每個條帶7，相關聯的晶體管52形成在另一個相鄰的條帶7內和上。
[0057]對于每個條帶7，檢測電路60形成在該另一個相鄰的條帶7和相鄰的條帶9內或上。
[0058]因此，在條帶7的測試期間，相關聯的晶體管52位于適當偏置的條帶中。這使得能夠確保晶體管52的適當操作。類似地，被包括在檢測電路60中的MOS晶體管在適當偏置的條帶內或上。
[0059]作為變型，與條帶7相關聯的晶體管52中的每個晶體管可以位于任何其它條帶7中，重要的點是對于兩個條帶7而言將不同時進行測試。類似地與條帶7相關聯的檢測電路60的MOS晶體管可以位于在測試期間保持適當偏置的集成電路的任何部分中，以確保檢測電路的適當操作。
[0060]圖5示出了圖3B的簡化視圖并且詳述了檢測電路60的示例。檢測電路60包括電流源71、被供應有在電勢VDD與接地GND之間的電壓的比較器72、以及接收信號TEST的反相器74 ο條帶7的檢測觸點58被連接至接地GND。比較器72比較檢測觸點56上的電勢與電勢VO。
[0061]當信號TEST被去激活時，反相器74將晶體管52保持在導通狀態，并且報警信號A被去激活。當信號TEST被激活時，晶體管52處于關斷狀態。電流源71隨后將電流注入到檢測觸點56中，并且比較器72的正輸入上的電勢正比于觸點56和58之間的條帶7的電阻。當條帶7被剽竊者空腔部分地或完全地打斷時，電阻異常地高并且報警信號A被激活。作為示例，電壓VO在從300至500mV的范圍內。
[0062]圖6示出了被連接至替代了檢測電路60的檢測電路80的之前在圖3A和圖3B中所示的集成電路50的條帶7中的兩個。應當理解的是這樣的P型條帶7由條帶7和9(未示出)分離。
[0063]對于兩個條帶7中的每一個，相關聯的晶體管52的柵極G被一起耦合至檢測電路80，并且檢測觸點56和58被耦合至電路80。電路80能夠接收測試信號TESTl并且生成報警信號A。檢測電路80包括比較電路82、開關和反相器86。
[0064]當信號TESTl被激活時，反相器86關斷與兩個條帶7相關聯的晶體管52并且開關84向兩個條帶7的檢測觸點56施加正電壓VI。檢測電路80隨后比較檢測觸點58的電勢。如果剽竊者空腔損壞了兩個條帶7中的一個或另一個，則檢測電路80在兩個條帶7的檢測觸點56和58之間的電阻相差例如超過10%時生成報警信號。作為示例，電壓Vl在300至500mV的范圍內。
[0065]圖7是能夠被保護免受攻擊的另一類型的集成電路的截面圖。集成電路90包括與集成電路50相同的元件，除了掩埋層5之外。N型條帶9中的每一個通過支撐件3和P型條帶7與其它條帶9絕緣。
[0066]P型條帶7的偏置觸點11被接地。對于N型條帶9的偏置觸點13中的每一個，電勢VDD被施加至P溝道MOS晶體管92的源極，其漏極耦合至觸點13。與條帶9相關聯的晶體管92被形成在另一條帶9內或上。
[0067]條帶9中的每一個的所有晶體管92的柵極可以被耦合至能夠關斷晶體管92和根據被布置在條帶9的端部處的兩個檢測觸點之間的電阻激活報警的檢測電路。
[0068]在之前描述的實施例中，專用于檢測剽竊者空腔的集成電路的表面針對許多偏置觸點中的每一個被限定于一個晶體管并且針對每個條帶被限于一個檢測電路。檢測電路是簡單的并且針對每個條帶可以存在上至100個偏置觸點。因此，專用于保護的總表面積可以有利地總計達到小于集成電路表面積的I %。
[0069]已經描述了具體實施例。本領域技術人員將會想到各種替換、修改和改進。具體而言，雖然所描述的集成電路由硅支撐件形成，但是也可以使用其它半導體支撐件。
[0070]此外，雖然在所描述的實施例中支撐件由P型摻雜的半導體制成，但是支撐件也可以由N型摻雜的半導體制成，集成電路的其它部分的摻雜類型隨后可以交換，并且電勢VDD隨后可以小于電勢GND。
[0071]雖然在所描述的實施例中，偏置電勢GND或VDD通過MOS類型的晶體管被施加至偏置觸點，但是也可以使用其它類型的開關，例如雙極型晶體管。
[0072]在上文中已經描述了具有不同變型的各種實施例。應當注意的是本領域技術人員可以在不顯示任何創造性的情況下組合這些各種實施例的各種要素。具體而言，可能的是形成組合了配備有檢測電路60的條帶7和配備有檢測電路80的其它條帶7的集成電路。
[0073]這樣的變型、修改和改進旨在作為本公開的一部分，并且旨在處于本實用新型的精神和范圍內。因此，之前的描述是僅借由示例的方式進行的，并且不旨在是限制性的。本實用新型僅如在所附權利要求及其等效物中限定的那樣進行限定。
【主權項】
1.一種集成電路，其特征在于，包括以交替和連續的方式被布置在第二導電類型的區域(5;3)上的第一導電類型的多個第一半導體條帶(7;9)和所述第二導電類型的多個第二半導體條帶(9;7)，針對每個所述第一半導體條帶包括: 多個偏置觸點(11; 13); 針對每個偏置觸點，能夠在所述偏置觸點上施加電勢(GND; VDD)的開關(52; 92); 兩個檢測觸點(56，58)，被布置在所述第一半導體條帶的端部處；以及 檢測電路(60;80)，其激活引起所述開關的關斷以及與所述檢測觸點之間的參考閾值之間的比較。2.根據權利要求1所述的集成電路，其特征在于，所述閾值是在所述檢測觸點之間的第一半導體條帶(7)的標稱電阻。3.根據權利要求1所述的集成電路，其特征在于，每個檢測電路(60)將所述偏置電勢(GND)施加至相關聯的所述第一半導體條帶(7;9)的所述檢測觸點(58)中的一個檢測觸點。4.根據權利要求1所述的集成電路，其特征在于，檢測電路(80)由兩個第一半導體條帶(7)共用，與一個第一半導體條帶相關聯的閾值是另一個第一半導體條帶的所述檢測觸點之間的電阻。5.根據權利要求1所述的集成電路，其特征在于，針對每個第一半導體條帶(7;9)，所述開關(52;92)是形成于在所述第一半導體條帶旁邊的第一半導體條帶內或上的MOS晶體管。6.根據權利要求1所述的集成電路，其特征在于，與第一半導體條帶(7;9)相關聯的所述檢測電路(60;80)包括形成于在所述第一半導體條帶旁邊的第一半導體條帶內或上的MOS型晶體管。7.根據權利要求1所述的集成電路，其特征在于，每個檢測電路(60;80)能夠在相關聯的所述第一半導體條帶(7)的所述檢測觸點之間施加在300至500mV的范圍內的電壓。8.根據權利要求1所述的集成電路，其特征在于，所述第一半導體條帶(7;9)和所述第二半導體條帶(9;7)的寬度小于2.5μπι，并且所述第一半導體條帶和所述第二半導體條帶的長度大于ΙΟΟμπι。9.根據權利要求1所述的集成電路，其特征在于，所述檢測電路(60;80)相繼被激活，一次激活單個檢測電路。
【文檔編號】H01L27/02GK205680680SQ201620144221
【公開日】2016年11月9日
【申請日】2016年2月25日 公開號201620144221.0, CN 201620144221, CN 205680680 U, CN 205680680U, CN-U-205680680, CN201620144221, CN201620144221.0, CN205680680 U, CN205680680U
【發明人】M·利薩特, N·博瑞爾
【申請人】意法半導體(魯塞)公司