一種SiC環狀浮點型P+結構結勢壘肖特基二極管的制作方法
【專利摘要】本實用新型涉及一種半導體芯片技術領域，公開了一種SiC環狀浮點型P+結構結勢壘肖特基二極管，包括肖特基接觸區、SiO2隔離介質、N?外延層、N+襯底區和歐姆接觸區，所述N+襯底區上面設有N?外延層，所述N?外延層上設有肖特基接觸區和SiO2隔離介質，所述N+襯底區下面設有歐姆接觸區，其特征在于：所述N?外延層和肖特基接觸區之間設有多個環狀浮點型P+注入區。本實用新型的優點：在傳統JBS器件結構基礎上引入環狀浮點型P+結構，增大有源區肖特基接觸面積，增大導通路徑，提高器件的正向導通電流，降低導通電阻，而反向漏電流增加并不明顯，解決緩解了器件正向導通電阻和反向擊穿電壓相互制約矛盾等問題。
【專利說明】
一種S i C環狀浮點型P+結構結勢壘肖特基二極管
技術領域
[0001]本實用新型涉及一種半導體芯片技術領域，具體是一種SiC環狀浮點型P+結構結勢皇肖特基二極管。
【背景技術】
[0002]寬禁帶半導體材料是是繼第一代硅、鍺和第二代砷化鎵、磷化銦等材料以后發展起來的第三代半導體材料。在第三代半導體材料中，碳化硅(SiC)和氮化鎵(GaN)是其中的佼佼者。碳化硅材料技術已經成熟，已有高質量的4英寸晶圓，而氮化鎵材料沒有氮化鎵襯底，外延只能依賴其他材料，其熱導率只有碳化娃的四分之一，而且無法實現P型摻雜。這使得氮化鎵材料在高壓、大功率方面的應用受到限制，相比較而言碳化硅材料在電力電子應用領域的優勢則尤為顯著。
[0003]SiC材料的禁帶寬度約是硅的3倍，擊穿電場是硅材料的8倍，熱導率是硅的3倍，極大地提高了 SiC器件的耐壓容量和電流密度。由于二者材料的特性不同使SiC材料的擊穿電場大約為Si材料的10倍，導致其在相同的擊穿電壓下，導通電阻只有Si器件的1/100?I/200，極大地降低了 SiC器件的導通損耗，同時較高的熱點率使得SiC器件可以在高溫下穩定工作，減少冷卻散熱系統，大大提高電路的集成度。由于器件的面積、導通電阻小，以及電容和儲存電荷少，SiC功率器件可以實現高的開關速度以及小的開關損耗，因此其可以工作在較高的頻率下。SiC材料還具有高抗電磁波沖擊和高抗福射破壞的能力，能夠工作在極端福照環境下，因此，SiC器件可以使電力電子系統的功率、溫度、頻率和抗輻射能力倍增，效率、可靠性、體積和重量方面的性能也會大幅度改善，不僅在直流、交流輸電，不間斷電源，開關電源，工業控制等傳統工業領域具有廣泛應用，而且在太陽能、風能等新能源中也將具有廣闊的應用前景。
[0004]近年來由于SiC單晶生長以及工藝的成熟，SiC肖特基勢皇二極管已經率先打開市場，實現了產業化。但是，肖特基二極管的過大的反向漏電流依然是制約其在高壓領域應用的主要因素。為了降低傳統肖特基二極管在反向時過大的反向漏電流，結勢皇肖特基二極管(JBS)得到了廣泛的研究。結勢皇肖特基二極管是在原有肖特基有源區基礎上注入一層不連續的P+層，達到降低肖特基區表面峰值電場，降低反向漏電流，提高耐壓穩定性的作用。但是在低電壓下，由于SiC pn結沒有開啟，導通電流主要由肖特基接觸完成，條狀P+結(圖1和圖2中3’所示)的引入將降低器件的正向導通電流，增大導通電阻(如圖1和圖2所示)。
【實用新型內容】
[0005]為解決上述技術問題，本實用新型提供一種SiC環狀浮點型P+結構結勢皇肖特基二極管。本實用新型將條狀P+結設計為環狀浮點型P+結，增大了器件的肖特基接觸面積，可以有效增大器件的正向導通電流，降低導通電阻。
[0006]本實用新型采用的技術方案是:一種SiC環狀浮點型P+結構結勢皇肖特基二極管，包括肖特基接觸區、S12隔離介質、N-外延層、N+襯底區和歐姆接觸區，所述N+襯底區上面設有N-外延層，所述N-外延層上設有肖特基接觸區和S12隔離介質，所述N+襯底區下面設有歐姆接觸區，所述N-外延層和肖特基接觸區之間設有多個環狀浮點型P+注入區。在傳統結勢皇肖特基二極管器件結構基礎上引入P+浮點結構，并將浮點結構設置為環狀結構，中心位置依然是肖特基區，從而使得環狀浮點型P+結內外部均允許電流流過，起到提升正向導通電流，減小導通電阻的作用。
[0007]優選的，所述環狀浮點型P+注入區之間的間距為3μπι、深度為Ιμπι。
[0008]優選的，所述環狀浮點型P+注入區俯視形狀為正方形、圓形或者正六邊形。
[0009]本實用新型的優點:在傳統JBS器件結構基礎上引入環狀浮點型P+結構，增大有源區肖特基接觸面積，增大導通路徑，提高器件的正向導通電流，降低導通電阻，而反向漏電流增加并不明顯，解決緩解了器件正向導通電阻和反向擊穿電壓相互制約矛盾等問題。
【附圖說明】
[0010]圖1為傳統結勢皇肖特基二極管結構示意圖；
[0011]圖2為圖1的A-A剖視圖；
[0012]圖3為本實用新型環狀浮點型P+結構結勢皇肖特基二極管(JBS)的結構示意圖；
[0013]圖4是圖3的B-B剖視圖；
[0014]圖5為本實用新型環狀浮點型P+結構結勢皇肖特基二極管(JBS)制備方法第I步的示意圖；
[0015]圖6為本實用新型環狀浮點型P+結構結勢皇肖特基二極管(JBS)制備方法第2步的示意圖；
[0016]圖7為本實用新型環狀浮點型P+結構結勢皇肖特基二極管(JBS)制備方法第3步的示意圖；
[0017]圖8為本實用新型環狀浮點型P+結構結勢皇肖特基二極管(JBS)制備方法第4步的示意圖；
[0018]圖9為本實用新型環狀浮點型P+結構結勢皇肖特基二極管(JBS)制備方法第5步的示意圖；
[0019]圖中，1、肖特基接觸區，2、Si02隔離介質，3、環狀浮點型P+注入區，4、Ν_外延層，5、N+襯底區，6、歐姆接觸區。
【具體實施方式】
[0020]下面結合附圖和具體實施例對本實用新型的技術方案作進一步的說明，但本實用新型的保護范圍不限于此。
[0021]如圖3至圖4所示，一種SiC環狀浮點型P+結構結勢皇肖特基二極管，包括肖特基接觸區1、3丨02隔離介質2、^外延層4、奸襯底區5和歐姆接觸區6，N+襯底區5上面設有N-外延層4，N-外延層4上設有肖特基接觸區I和S12隔離介質2，N+襯底區5下面設有歐姆接觸區6，N-外延層4和肖特基接觸區6之間設有多個環狀浮點型P+注入區3，Ρ+注入區位于N-外延層4內部上表面。環狀浮點型P+注入區3可以有效的增加正向電流導通面積，增大正向電流，減小導通電阻。環狀浮點型P+注入區3、Ν-外延層4和N+襯底區5構成PiN結構，減小主結表面電場峰值，減小反向泄漏電流。
[0022]其中，肖特基接觸區I的金屬為金屬Ti，厚度200nm，整個覆蓋在器件陽極。S12隔離介質2位于N-外延層4之上，環繞在器件周圍，通過PECVD淀積Ιμπι i02形成。N+襯底區5為高摻雜的N型碳化硅襯底片，N-外延區4為厚度是10~30μπι、氮離子摻雜濃度是I X 115?I X116Cnf3的。環狀浮點型P+注入區3為環狀結構，外部之間的間距為3μπι，內部之間間距也為3μπι，通過離子注入形成，其阻擋掩模層為S12，厚度為2μπι，通過PECVD淀積形成，并通過CF4、SF6刻蝕形成注入窗口，注入窗口形狀可以為正方形、圓形或者正六邊形，注入深度為0.5μm，注入濃度為I X 1019cm—3。歐姆接觸區6由金屬Ti/Nil0nm/200nm構成，并經過快速熱退火1000°C、3min、Ar氣氛圍，形成歐姆接觸區6。
[0023]N-外延層4的摻雜和厚度對器件的擊穿電壓有明顯影響，在器件擊穿之前，空間電荷區已擴展到與電極相連，則該器件將先于擊穿的發生而失去阻斷能力，稱器件為穿通型，反之為非穿通型。非穿通型器件通常擊穿電壓更高一些。空間電荷區結構與N-外延層4的摻雜和厚度有著密切的關系。
[0024]在具體實施過程中，可以根據具體情況，在基本結構不變的情況下，進行一定的變通設計。例如:
[0025]—、在滿足器件基本結構的情況下，將S12介質進行調整，可以替換為一些高k介質。
[0026]二、在滿足器件基本結構的情況下，可以將環狀浮點型P+注入區3的間距進行調整。
[0027]三、在滿足器件基本結構的情況下，可以將環狀浮點型P+注入區3的排布方式進行調整，例如六邊形排布。
[0028]本實用新型提供的一種SiC環狀浮點型P+結構結勢皇肖特基二極管(JBS)，在保證器件性能的情況下，進一步增大器件的導通路徑，增大導通電流，減小導通電阻。隨著半導體技術的發展，采用本實用新型還可以制作更多的新型高功率器件。
[0029]實施例1
[0030]第I步，如圖5所示，在N+碳化硅襯底片上外延生長N-漂移層:先對N+型碳化硅襯底片5進行RCA標準清洗;再在其正面上用低壓熱壁化學氣相淀積法外延生長厚度為ΙΟμπι、氮離子摻雜濃度為5 X 115Cnf3的N—外延層4，其外延工藝條件是:溫度為1580 °C，壓力10mbar，反應氣體是娃燒和丙燒，載運氣體為純氫氣，雜質源為液態氮氣。
[0031]第2步，如圖6所示，在N-外延層上形成環狀浮點型P+注入區3: (2.1)淀積2μπι的S12做為P+注入區Al離子注入的阻擋層，并通過光刻和刻蝕形成環狀浮點型P+注入區3的注入窗口；(2.2)在400°C的溫度下進行三次鋁離子注入，注入的劑量分別為1.33 X 114Cm—2，8.29X1013cm—2，4.05X1013cm—2，對應的能量分別為 350keV，150keV 和 50keV;(2.3)采用RCA清洗標準對碳化硅表面依次進行清洗、烘干和C膜保護，并在1600°C氬氣氛圍中作45min的離子激活退火。
[0032]第3步，如圖7所示，形成S12鈍化層:在N-外延區4上面通過PECVD淀積的方式淀積一層Iym的Si02隔離介質3。
[0033]第4步，如圖8所示，形成襯底歐姆接觸區:在襯底上利用濺射的方式濺射金屬Ti/Nil0nm/200nm，并通過快速熱退火1000°C、3min、Ar氣氛圍，形成歐姆接觸區6。
[0034]第5步，形成肖特基接觸:光刻掩模腐蝕S12鈍化層，露出肖特基接觸區，如圖9所示，利用濺射的方式濺射一層200nmTi金屬層，作為肖特基接觸區I，如圖3。
[0035]實施例2
[0036]第I步，如圖5所示，在N+碳化硅襯底片上外延生長N-漂移層:先對N+型碳化硅襯底片5進行RCA標準清洗;再在其正面上用低壓熱壁化學氣相淀積法外延生長厚度為ΙΟμπι、氮離子摻雜濃度為I X 115CnT3的N-外延層4，其外延工藝條件是:溫度為1580 °C，壓力10mbar，反應氣體是娃燒和丙燒，載運氣體為純氫氣，雜質源為液態氮氣。
[0037]第2步，如圖6所示，在N-外延層上形成環狀浮點型P+注入區3: (2.1)淀積2μπι的S12作為做為P+注入區Al離子注入的阻擋層，并通過光刻和刻蝕形成環狀浮點型P+注入區3的注入窗口；(2.2)在500°C的溫度下進行三次鋁離子注入，注入的劑量分別為1.33 X1014cm—2，8.29 X 1013cm—2，4.05 X 1013cm—2，對應的能量分別為250keV，150keV和75keV; (2.3)采用RCA清洗標準對碳化硅表面依次進行清洗、烘干和C膜保護，并在1650 0C氬氣氛圍中作45min的離子激活退火。
[0038]第3步，如圖7所示，形成S12鈍化層:在N-外延區4上面通過PECVD淀積的方式淀積一層Iym的Si02隔離介質3。
[0039]第4步，如圖8所示，形成襯底歐姆接觸區:在襯底上利用濺射的方式濺射金屬Ti/Nil0nm/200nm，并通過快速熱退火1000°C、3min、Ar氣氛圍，形成歐姆接觸區6。
[0040]第5步，形成肖特基接觸:光刻掩模腐蝕S12鈍化層，露出肖特基接觸區，如圖9所示，利用濺射的方式濺射一層200nmTi金屬層，作為肖特基接觸區I，如圖3。
[0041 ] 實施例3
[0042]第I步，如圖5所示，在N+碳化硅襯底片上外延生長N-漂移層:先對N+型碳化硅襯底片5進行RCA標準清洗;再在其正面上用低壓熱壁化學氣相淀積法外延生長厚度為20μπι、氮離子摻雜濃度為2 X 115CnT3的N-外延層4，其外延工藝條件是:溫度為1580 °C，壓力10mbar，反應氣體是娃燒和丙燒，載運氣體為純氫氣，雜質源為液態氮氣。
[0043]第2步，如圖6所示，在N-外延層上形成環狀浮點型P+注入區3: (2.1)淀積2μπι的S12作為做為P+注入區Al離子注入的阻擋層，并通過光刻和刻蝕形成環狀浮點型P+注入區3的注入窗口；(2.2)在400°C的溫度下進行三次鋁離子注入，注入的劑量分別為1.33 X1014cm—2，8.29X 1013cm—2，4.05X 1013cm—2，對應的能量分別為 500keV，350keV 和 150keV;(2.3)采用RCA清洗標準對碳化硅表面依次進行清洗、烘干和C膜保護，并在1650 °C氬氣氛圍中作30min的離子激活退火。
[0044]第3步，如圖7所示，形成S12鈍化層:在N-外延區4上面通過PECVD淀積的方式淀積一層Iym的Si02隔離介質3。
[0045]第4步，如圖8所示，形成襯底歐姆接觸區:在襯底上利用濺射的方式濺射金屬Ti/Nil0nm/200nm，比通過快速熱退火1000°C、3min、Ar氣氛圍，形成歐姆接觸區6。
[0046]第5步，形成肖特基接觸區:光刻掩模腐蝕S12鈍化層，露出肖特基接觸區，如圖9所示，利用濺射的方式濺射一層200nmTi金屬層，作為肖特基接觸區I，如圖3。
[0047]以上所述僅是本實用新型的優選實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本實用新型原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本實用新型的保護范圍。
【主權項】
1.一種SiC環狀浮點型P+結構結勢皇肖特基二極管，包括肖特基接觸區、S12隔離介質、N-外延層、N+襯底區和歐姆接觸區，所述N+襯底區上面設有N-外延層，所述N-外延層上設有肖特基接觸區和S12隔離介質，所述N+襯底區下面設有歐姆接觸區，其特征在于:所述N-外延層和肖特基接觸區之間設有多個環狀浮點型P+注入區。2.根據權利要求1所述的一種SiC環狀浮點型P+結構結勢皇肖特基二極管，其特征在于:所述環狀浮點型P+注入區之間的間距為3mi，環狀浮點型P+注入區深度為Ιμπι。3.根據權利要求1或2所述的一種SiC環狀浮點型P+結構結勢皇肖特基二極管，其特征在于:所述環狀浮點型P+注入區俯視形狀為正方形、圓形或者正六邊形。
【文檔編號】H01L29/872GK205621743SQ201620264475
【公開日】2016年10月5日
【申請日】2016年4月1日
【發明人】王成森, 沈怡東, 錢清友, 張超, 周榕榕, 黎重林, 薛治祥, 顏呈祥
【申請人】江蘇捷捷微電子股份有限公司