形成于半導體襯底中的存儲器單元、存儲器單元的群組及存儲器電路的制作方法
【專利摘要】本實用新型涉及一種形成于半導體襯底中的存儲器單元、存儲器單元的群組及存儲器電路，該存儲器單元包括在該襯底中所形成的溝槽(TR)中垂直延伸并且通過第一柵極氧化物層(D3)與該襯底隔離的選擇柵極(SGC)；在該襯底上方延伸并且通過第二柵極氧化物層(D1)與襯底隔離的水平浮置柵極(FG)；和在該浮置柵極上方延伸的水平控制柵極(CG)，該選擇柵極(SGC)覆蓋該浮置柵極的側面，該浮置柵極僅通過第一柵極氧化物層(D3)與該選擇柵極隔開，并且僅通過第二柵極氧化物層與在該襯底中沿該選擇柵極延伸的垂直溝道區域(CH2)隔開。
【專利說明】
形成于半導體襯底中的存儲器單元、存儲器單元的群組及存儲器電路
技術領域
[0001 ]本實用新型涉及一種電可擦除且可編程的非易失性存儲器(EEPROM)。本實用新型尤其涉及一種非易失性存儲器，其包括多個存儲器單元，每個存儲器單元包括浮置柵極晶體管和選擇晶體管柵極。
【背景技術】
[0002]已經實施了多種解決方案以使得這樣的存儲器單元最小化。因此，存儲器單元已經以成對的所謂的“配對”存儲器單元被聚集在一起，以共享單個選擇晶體管。
[0003]圖1是共享選擇晶體管的一對存儲器單元C11、C12的連線圖，它們屬于存儲器陣列中的兩個相鄰字線1〈1>、胃〈1+1>。存儲器單元(:11、(:12能夠通過位線此〈」>、共用選擇線51^〈1>和控制柵極線CGL〈i>、CGL〈i+l>進行讀和寫訪問。每個存儲器單元C11、C12包括浮置柵極晶體管FGT。每個單元Cll、C12的晶體管FGT的控制柵極CG通過觸點C4連接至控制柵極線CGL<i>。晶體管FGT的漏極區域通過觸點Cl連接至位線BL。此外，每個浮置柵極晶體管FGT使得其源極端子通過相應的選擇晶體管ST耦合至源極線CSL。選擇晶體管ST共享相同的選擇控制柵極SGC。兩個存儲器單元C11、C12由于它們共享相同的選擇控制柵極SGC和相同的位線BL而被稱作“配對”。共用控制柵極SGC通過觸點C3連接至共用于兩個存儲器單元的選擇線SL〈i>。如虛線所表示的，晶體管FGT、ST的溝道區域處于阱PW的電勢。最后，源極線CSL可以通過觸點C5連接至以金屬層所產生的總體源極線。
[0004]還提出了對選擇晶體管進行垂直布置。圖2是共享垂直選擇晶體管柵極SGC的兩個配對存儲器單元C11、C12的示意性截面圖，上述垂直選擇晶體管柵極SGC共用于這兩個配對存儲器單元。存儲器單元C11、C12在P型傳導性的阱PW中產生。阱PW形成于半導體晶片WF中。阱PW通過包圍整個阱的N型摻雜的隔離層n0而與晶片WF的其余部分隔離開來。每個存儲器單元C11、C12包括浮置柵極晶體管FGT和選擇晶體管ST。每個浮置柵極晶體管FGT包括漏極區域nl、源極區域n2、浮置柵極FG、狀態控制柵極CG，以及在浮置柵極FG下方在漏極nl和源極π2區域之間延伸的溝道區域CH1。垂直選擇柵極SGC嵌入在襯底PW中并且通過例如由二氧化硅S12所制成的形成選擇晶體管ST的柵極氧化物的柵極氧化物層D3而與襯底PW隔離開來。區域η2沿所嵌入的垂直柵極SGC的上邊緣延伸。柵極SGC到達形成共用于選擇晶體管ST的源極區域ηΟ的區域η0，并且因此形成選擇晶體管ST的源極線路CSL。每個選擇晶體管ST因此包括共用于其單元的浮置柵極晶體管FGT的源極區域η2的漏極區域，共用源極區域η0，以及沿柵極SGC在漏極η2和源極ηΟ區域之間垂直延伸的溝道區域CH2。
[0005]區域nl、n2總體通過襯底PW的N型摻雜所形成。浮置柵極FG總體由層I多晶硅或“polyl”所制成，并且通過柵極氧化物層Dl而形成于襯底PW上。狀態控制柵極CG總體由層2多晶硅或“poly2”所制成。每個狀態控制柵極CG形成于之前利用柵極氧化物層D2進行覆蓋的浮置柵極FG之一上。柵極SGC形成于利用層O多晶硅或“polyO”所填充的溝槽之中，通過柵極氧化物層D3而與襯底隔離。根據所選擇的制造方法，形成柵極SGC的傳導溝槽可能沒有任何電氣不連續性。其因此可以被直接用作字線WL。
[0006]兩個存儲器單元Cll、C12被覆蓋以電介質絕緣材料D0，其可以是二氧化硅Si02。浮置柵極晶體管FGT的漏極區域nl通過穿過絕緣材料DO的觸點Cl而耦合至相同的位線BL。
[0007]這樣的存儲器單元是溝道擦除或編程的，即通過將襯底置于正擦除電壓或負編程電壓，通過福勒-諾得海姆(Fowler Nordheim)效應或者通過熱電子注入而使得電荷從其浮置柵極被提取或者電荷被注入到其浮置柵極之中。
[0008]更具體地，存儲器單元通過將施加至襯底的正電壓與施加至其浮置柵極晶體管的控制柵極CG的負電壓組合而被擦除，同時配對存儲器單元的浮置柵極晶體管的控制柵極接收正的擦除禁止電壓而防止其同時被擦除。
[0009]類似地，存儲器單元通過將施加至位線BL和襯底PW的負電壓與施加至其浮置柵極晶體管的控制柵極CG的正電壓組合而被編程，同時配對存儲器單元的浮置柵極晶體管的控制柵極接收負的編程禁止電壓而防止其同時被編程。
[0010]最后，存儲器單元通過將正電壓施加至其浮置柵極晶體管的控制柵極以及將正電壓施加至相對應的位線而被讀取，同時連接至該相同位線的配對存儲器單元在其控制柵極上接收負的讀取禁止電壓而防止其同時被讀取。
[0011]此外，特別是出于小型化的原因，已經研發出了具有全耗盡絕緣體上硅(FDSOI)的薄膜的晶體管技術。該技術對于未來數代的技術具有決定性的優勢。首先，由于使用了硅的薄膜，所以經由CMOS類型晶體管的溝道的柵極進行的靜電控制與在大型硅襯底上所產生的常規晶體管相比得到了大幅改進。該突出的控制在一方面使得集成電路的性能/消耗權衡有所改進，另一方面為rosoi技術提供了針對小型化的高度可能性。因此，與同樣具有非常良好的靜電控制的FinFET(鰭式場效應晶體管)技術相比，FDSOI技術代表了更易于生產的顛覆性技術，與架構形成平面的晶體管與常規技術非常相似。因此，制造方法更為簡單。
【實用新型內容】
[0012]因此，期望能夠在其中基于CMOS晶體管產生邏輯電路的rosoi類型的襯底中產生非易失性存儲器單元。還期望使得該非易失性存儲器單元進一步小型化并且簡化這樣的存儲器單元的控制。
[0013]—些實施例涉及一種形成于半導體襯底中的存儲器單元，包括:在該襯底中所形成的溝槽中垂直延伸并且通過第一柵極氧化物層與該襯底隔離的選擇柵極;在該襯底上方延伸并且通過第二柵極氧化物層與襯底隔離的水平浮置柵極；以及在該浮置柵極上方延伸的水平控制柵極。根據一個實施例，選擇柵極覆蓋浮置柵極的側面，該浮置柵極僅通過第一柵極氧化物層與該選擇柵極隔開，并且僅通過第二柵極氧化物層與在該襯底中沿該選擇柵極延伸的垂直溝道區域隔開。
[0014]根據一個實施例，該襯底屬于全耗盡絕緣體上硅類型的晶片，包括形成于該襯底上的電介質層以及形成于該電介質層上的硅層，該浮置柵極形成于該硅層中，并且該第二柵極氧化物層形成于該電介質層中。
[0015]根據一個實施例，存儲器單元包括形成收集性源極平面(collective sourceplane)的嵌入層，該收集性源極平面與垂直溝道區域電接觸，用于收集編程電流，該編程電流用于對該存儲器單元以及該襯底中所形成的其它存儲器單元進行編程。
[0016]—些實施例還涉及一種存儲器單元的群組，其包括第一個如之前所定義的存儲器單元和第二個如之前所定義的第二存儲器單元，第一個存儲器單元和第二個存儲器單元共享相同的垂直選擇柵極。
[0017]—些實施例還涉及一種存儲器電路，包括存儲器陣列，存儲器陣列包括多個如之前所定義的存儲器單元。
[0018]—些實施例還涉及一種存儲器電路，包括:至少一個如之前所定義的存儲器單元；以及用于對該存儲器單元進行編程的電路，被配置為將電勢施加至該襯底、垂直選擇柵極、控制柵極以及該存儲器單元的漏極區域和源極區域，使得熱電子通過該第二柵極氧化物層經由該垂直溝道區域被注入到該浮置柵極中。
[0019]—些實施例還涉及一種存儲器電路，包括:至少一個如之前所定義的存儲器單元；以及用于擦除該存儲器單元的電路，被配置為將電勢施加至該襯底、垂直選擇柵極、控制柵極以及該存儲器單元的漏極區域和源極區域，而使得熱電子經由該垂直選擇柵極直接從該浮置柵極中被提取。
[0020]—些實施例還涉及一種用于在半導體襯底中制造電可編程存儲器單元的方法，該方法包括步驟:在該襯底中以及在形成于該襯底上的第一電介質層和第一傳導層中蝕刻第一溝槽，在該第一溝槽的壁上沉積第二電介質層，在該襯底上以及該第一溝槽中沉積第二傳導層并且對該第二傳導層進行蝕刻以形成在該第一溝槽中延伸的垂直選擇柵極，直至到達通過該第一傳導層的頂面的平面，在該襯底上沉積第三電介質層，在該第三電介質層上沉積第三傳導層，在該第三傳導層、第三電介質層、第一傳導層和第一電介質層中蝕刻第二溝槽，并且在該垂直選擇柵極上方通過該第三傳導層和第三電介質層蝕刻第三溝槽，從而在該第二和第三溝槽之間形成該存儲器單元的控制柵極和浮置柵極的第一堆疊。
[0021]根據一個實施例，該襯底屬于全耗盡絕緣體上硅類型的晶片，包括由硅所制成的第一電介質層和第一傳導層。
[0022]根據一個實施例，該方法包括在該第三傳導層、第三電介質層、第一傳導層和第一電介質層中蝕刻第四溝槽的步驟，以在該第三溝槽和第四溝槽之間形成與該存儲器單元共享該垂直選擇柵極的配對存儲器單元的控制柵極和浮置柵極的第二堆疊。
[0023]根據一個實施例，該方法包括在該襯底中注入形成該存儲器單元的源極線路的傳導平面的預備步驟。
[0024]根據一個實施例，該方法包括在該第二溝槽的底部處注入摻雜物以形成浮置柵極晶體管的漏極區域。
[0025]根據一個實施例，該第一電介質層具有在10和30nm之間的厚度并且該第一傳導層具有在8和15nm之間的厚度。
[0026]—些實施例還涉及一種用于在半導體晶片上制造集成電路的方法，其包括如之前所定義的制造存儲器單元的方法。
[0027]在本公開的實施方式中，能夠使得存儲器單元進一步小型化并且能夠簡化這樣的存儲器單元的控制。
【附圖說明】
[0028]以下將關于附圖對本實用新型實施例的一些示例進行描述，但是上述示例并不局限于這些附圖，其中:
[0029]以上所描述的圖1描繪了共享共用選擇晶體管柵極的一對存儲器單元的電路，
[0030]以上所描述的圖2是共享共用的垂直選擇晶體管柵極的一對配對存儲器單元的示意性截面圖，
[0031]圖3是根據一個實施例的共享共用垂直選擇晶體管柵極的一對配對存儲器單元的示意性截面圖，
[0032]圖4是根據一個實施例的圖3的該對存儲器單元的示意性截面圖，其示出了用于對存儲器單元進行編程的方法，
[0033]圖5是根據一個實施例的圖3的該對存儲器單元的示意性截面圖，其示出了用于對存儲器單元進行擦除的方法，
[0034]圖6A至6G是示出根據一個實施例的用于制造存儲器單元的方法的步驟的示意性截面圖，
[0035]圖7是根據另一個實施例的共享共用的垂直選擇晶體管柵極的一對配對存儲器單元的示意性截面圖，
[0036]圖8是根據一個實施例的處于中間制造步驟的一對配對存儲器單元的示意性截面圖，
[0037]圖9示意性地描繪了包括諸如圖3中的那些存儲器單元的存儲器電路的示例。
【具體實施方式】
[0038]圖3描繪了根據一個實施例的兩個配對存儲器單元Cl、C2。存儲器單元Cl工2在?型傳導性襯底PW中產生。該襯底由產生于半導體晶片WF中的阱PW所形成。阱PW通過包圍整個阱的N型摻雜的隔離層nO而與晶片WF的其余部分隔離開來。存儲器單元Cl、C2具有共用于這兩個存儲器單元的垂直選擇晶體管柵極SGC。每個存儲器單元C1、C2包括浮置柵極晶體管FGT的部分和選擇晶體管ST的部分。每個浮置柵極晶體管FGT的部分包括漏極區域nl以及柵極堆疊，柵極堆疊包括被柵極氧化物層D2所隔開的浮置柵極FG和狀態控制柵極CG，浮置柵極FG通過柵極氧化物層DI與阱PW隔離開來。
[0039]根據一個實施例，垂直選擇柵極SGC產生于在阱PW中所形成并且通過浮置柵極晶體管部分的柵極堆疊的溝槽之中，并且在共用于晶體管ST部分的源極區域n3和配對存儲器單元C1、C2的浮置柵極FG或柵極氧化物層D2之間延伸。垂直柵極SGC覆蓋存儲器單元C1、C2的浮置柵極FG的側面，并且僅通過形成選擇晶體管ST的部分的柵極氧化物的、例如由二氧化硅Si02制成的電介質層D3而與這些浮置柵極以及阱PW隔離開來。形成于阱PW中的源極區域π3與隔離層nO電接觸，因此形成晶體管ST部分的源極線路CSL。區域n3沿垂直柵極SGC的兩個下邊緣延伸。每個選擇晶體管ST部分因此包括共用的源極區域n3，以及沿選擇柵極SGC在浮置柵極FG和源極區域n3之間垂直延伸的溝道區域CH2。將要注意的是，區域n3可以在選擇柵極SGC到達層nO的情況下被省略。
[0040]浮置柵極晶體管FGT部分的柵極堆疊的側面并未被選擇柵極SGC所覆蓋的多個部分可以被覆蓋以電介質層D4。可以在層D4上形成間隔物SPl、SP2。因此，間隔物SPl形成于漏極區域nl上方而間隔物SP2則形成于選擇柵極SGC上方。間隔物SP1、SP2可以以常規方式通過在襯底SUB或柵極SGC上沉積例如由二氧化硅或氮化硅所制成的電介質層并且通過對該電介質層進行等離子體各向異性蝕刻而形成。
[0041 ]配對存儲器單元Cl、C2被覆蓋以電介質絕緣材料DO，電介質絕緣材料DO也可以是二氧化硅Si02。單元Cl、C2的晶體管FGT部分中的每個漏極區域nl通過穿過絕緣材料DO的觸點Cl而耦合至共用位線BL。
[0042]區域nO、nl、n3總體由襯底PW的N型摻雜所形成。柵極FG、CG、ST總體由多晶硅所制成。形成柵極SGC的傳導溝槽可以沒有任何電介質非連續性(在垂直于圖中平面的方向)。因此可以被直接用作字線WL。
[0043]根據一個實施例，存儲器單元Cl、C2產生于包括半導體襯底SUB的n)S0I晶片WF中，上述半導體襯底SUB具有覆蓋以絕緣層IL的頂面，該絕緣層IL自身被覆蓋以由例如硅的半導體材料所制成的上有源層AL。阱PW以及區域η0、η I和η3通過將摻雜物注入襯底SUB中所形成，對阱PW的浮置柵極FG進行隔離的柵極氧化物層Dl被形成于層IL中，并且浮置柵極FG形成于有源層AL中。
[0044]因此，柵極SGC可以形成于被填充以層O多晶硅或“polyO”的溝槽中，通過柵極氧化物層D3與襯底隔離開來，并且狀態控制柵極CG可以由層I多晶硅或“polyl”制成或者處于金屬層中。
[0045]圖4示出了用于對存儲器單元Cl進行編程的熱電子編程操作，并且針對信息而提供了出于該目的而被施加至存儲器單元C1、C2的電壓值。為了執行該操作，位線BL承受例如等于4V的電壓BLV，柵極SGC接收例如等于IV的電壓SV，并且存儲器單元Cl的控制柵極CG接收可以被設置為10V的編程電壓CGVο阱PW和源極線路CSL被接地(GND)。在這些條件下，存儲器單元Cl的晶體管FGT部分和該對存儲器單元C1、C2的晶體管ST部分協同操作以便將電荷通過柵極氧化物層Dl注入到浮置柵極FG中。選擇晶體管ST部分具有其中形成電流(由圖4上的箭頭所表示)的傳導溝道CH2，該電流包括被稱作“熱電子”的動能電子。當電流Il到達單元Cl的浮置柵極FG下方的絕緣層IL時形成注入區，某些高能量電子在該注入區中在施加至控制柵極CG的電壓所產生的電場的作用下被注入到浮置柵極FG中。該電荷因此通過傳送經過選擇晶體管ST部分的溝道CH2并且通過經控制柵極CG向浮置柵極FG施加高電勢差(這里為10V)而從襯底PW轉移至浮置柵極FG(編程)，以獲得該電荷轉移。能夠注意到的是，在配對單元C2中，控制柵極CG被接地。盡管在選擇柵極SGC中存在IV的電壓，但是由于控制柵極CG接地并且因此浮置柵極以及阱PW和源極線路CSL被接地GND，所以單元C2的溝道CH2中并沒有電流循環。其結果是單元C2并不消耗任何電流。
[0046]圖5示出了擦除存儲器單元Cl的操作，并且針對信息提供了出于該目的而施加至存儲器單元C1、C2的電壓值。為了執行該操作，位線BL被接地，選擇柵極SGC接收例如等于5V的擦除電壓，并且存儲器單元Cl的控制柵極CG接收可以被設置為-10V的編程電壓CGV13-PW和源極線路CSL可以保持接地(GND)。在這些條件下，通過在待擦除存儲器單元的選擇柵極SGC和浮置柵極FG之間施加高電場(這里為10V)，而在不經過阱PW的情況下執行擦除。因此，電子經選擇柵極SGC的柵極氧化物層D3而通過隧道效應(福勒-諾得海姆)從浮置柵極被提取。僅通過將配對存儲器單元C2的控制柵極CG接地就防止了該存儲器單元被擦除。存儲器單元的擦除因此由控制柵極CG所控制。因此可以按照存儲器單元的頁面或者字線WL來執行。
[0047]兩個存儲器單元Cl、C2之一可以通過向其控制柵極CG施加正電壓以及向相對應的位線施加正電壓來進行讀取，而連接至相同位線的配對存儲器單元則在其控制柵極上接收負的讀取禁止電壓，防止其同時被讀取。
[0048]因此，編程和擦除操作通過經兩個不同的柵極電介質層轉移電子來執行，編程是通過柵極氧化物層Dl執行，而擦除則是通過柵極氧化物層D3執行。其結果是存儲器單元可以比常規存儲器單元或者圖2所描繪的存儲器單元經歷更多數量的編程/擦除循環。其結果還在于阱PW在這些操作期間并不會受到任何應力。
[0049]應當注意的是，在襯底中平行于位線BL形成STI型的淺隔離溝槽，以將存儲器單元的行或成對的行互相隔離。
[0050]圖6A示出了用來產生存儲器單元的rosoi晶片WF。晶片WF包括例如由硅制成的半導體襯底SUB，其頂面被覆蓋以電介質層IL，電介質層IL自身被覆蓋以由例如娃的半導體材料所制成的上有源層AL。針對處于或低于28nm的技術，絕緣層IL可以具有在10和30nm之間的厚度，并且上有源層AL可以具有在8和15nm之間的厚度。
[0051]在圖6B所示的步驟Sll期間，電介質層IL2被形成于晶片WF的表面之上。該層可以通過沉積或部分氧化有源層AL而形成。深摻雜層nO在電介質層IL下方被深深地向下注入在襯底SUB之中。該層例如是N型層以隔離形成于襯底SUB中的P型阱。層nO將被用作襯底中所注入的所有存儲器單元的源極線路CSL，更確切地是能夠收集用于對若干存儲器單元進行編程的編程電流的收集性源極平面。隨后，層nO和IL之間的襯底SUB被摻雜以形成P型傳導性的阱PW。
[0052]在圖6C所示的步驟S12期間，通過沉積或生長一個或多個例如由二氧化硅或氮化硅所制成的層而在電介質層IL2上形成硬掩模層HM。光敏樹脂掩模隨后被沉積在掩模HM上，其隨后進行顯影從而在樹脂掩模中形成開口。隨后通過該樹脂掩模對掩模HM進行蝕刻從而在掩模HM中形成相對應的開口 I，并且隨后去除樹脂掩模。在層IL2、AL、IL以及在阱PW中通過經掩模HM中的開口 I進行蝕刻而形成溝槽TR。形成區域n3的深摻雜袋狀區通過溝槽TR而在溝槽TR的底部附近被注入阱PW之中。區域n3通過垂直離子注入所形成，并且在保持被定位在阱中位于溝槽TR底部附近的區域中。區域n3延伸至摻雜層nO并且因此將被用作所形成的一對存儲器單元的源極區域，而摻雜層nO則將在源極區域n3的延續中被用作源極線路CSL。在一個備選實施例中，區域n3并不被進行注入并且溝槽TR以更大深度進行蝕刻，從而到達層n0，后者將被用作源極區域和源極線路。
[0053]在圖6D所示的步驟S13期間，硬掩模HM被去除并且電介質層D3例如通過生長二氧化硅而形成于溝槽TR的壁上以及層IL2的表面上，以形成垂直柵極SGC的柵極氧化物。例如由多晶硅所制成的傳導層隨后被沉積在整個襯底SUB之上以及溝槽TR內從而形成垂直柵極SGC。該傳導層隨后被撤出溝槽TR直至到達層IL2上的電介質層D3的水平面。
[0054]在圖6E所示的步驟S14期間，傳導層GL被沉積在電介質層D3上，隨后為硬掩模層HM2。光敏樹脂掩模RL2隨后被沉積在掩模HM2上，隨后進行顯影從而在柵極SGC的任一側上在樹脂掩模中形成開口。掩模HM2隨后經該樹脂掩模進行蝕刻從而在掩模HM2中形成相對應的溝槽TRl。通過經掩模HM2進行蝕刻，溝槽TRl在層GL、IL2、AL、IL中被加深直至它們到達阱PW的上表面。摻雜區nl在溝槽TRl的底部處被注入阱PW中。溝槽TRl之間的層因此被提供以形成配對存儲器單元的浮置柵極晶體管FGT部分的柵極堆疊。被提供以形成控制柵極CG的傳導層GL可以由多晶硅或金屬所制成。
[0055]在圖6F所示的步驟S15期間，樹脂掩模R12被去除，并且新的光敏樹脂掩模RL3被沉積在掩模HM2上以及溝槽TRl中，隨后進行顯影從而在柵極SGC上方在樹脂掩模RL3中形成開口。掩模HM2隨后經該樹脂掩模進行蝕刻從而在掩模HM2中形成相對應的溝槽TR2，并且去除樹脂掩模RL3。通過經掩模HM2進行蝕刻，溝槽TR2經層GL和IL2而被加深直至其到達柵極SGC的上表面。
[0056]在圖6G所示的步驟S16期間，樹脂掩模RL3和硬掩模HM2被去除。電介質層D4被沉積在層GL上以及溝槽TR、TR2中，并且可以在溝槽TR1、TR2的壁上形成間隔物SP1、SP2。電介質層D4隨后可以從層GL的頂面被去除，從而形成浮置柵極晶體管FGT部分的控制柵極CG。
[0057]將要注意到的是，溝槽TR和TR2并非必然完全對準或者為相同寬度。特別地，溝槽TR2可以在一側或兩側比溝槽TR更窄。在后者的情況下，獲得圖7中所描繪的存儲器單元Cl’、C2’的結構。存儲器單元Cl’、C2’與存儲器單元Cl、C2的不同之處在于，它們包括共用的選擇柵極SGC’，并非必然更寬，而是部分在柵極氧化物層D2之下延伸。其結果在于存儲器單元Cl’、C2 ’的浮置柵極晶體管FGT ’可以包括柵極氧化物層D2以及比其浮置柵極FG ’更寬的控制柵極CG ’。也可能與之相反，控制柵極和柵極氧化物層D2比浮置柵極更窄。
[0058]當溝槽TR2比溝槽TR更窄時，溝槽TR2可以比圖6F所示的溝槽更深并且如圖8所示地在形成共用柵極SGC’的層“polyO”中延伸。重要的僅是共用柵極SGC’與形成于層GL中的控制柵極CG ’保持隔離。因此，溝槽TRl和TR2可以被同時形成。
[0059]還能夠注意到，制造步驟Sll至S16完美地適合用于在rosoi晶片上制造CMOS晶體管的制造過程。存儲器單元的制造僅涉及到產生垂直柵極SGC的額外制造步驟，以形成足以在浮置柵極FG和控制柵極CG之間產生柵極氧化物層D2的電介質層厚度。因此，柵極氧化物層D2可以通過在各種材料中生長或沉積所產生的不同層所形成，上述材料諸如二氧化硅Si02、氮化鈦TiN、氧化物-氮化物-氧化物(ONO)的多層結構之類的各種材料或者諸如硅化鉿、硅化鋯、二氧化鉿和二氧化鋯之類的具有高電介質常數的材料。柵極氧化物層D2還可以包括連續沉積相同材料所產生的層。摻雜區域nl在與形成CMOS晶體管的漏極和源極的摻雜區域相同的時間產生。如果摻雜區域nl的摻雜不足以產生浮置柵極晶體管FGT部分的漏極區域nl，則可以提供注入摻雜物的額外步驟以在間隔物SPl之間產生摻雜區域nl ’(圖6G)。
[0060]與在常規半導體襯底(圖2)中制造存儲器單元相比，剛才所描述的制造方法使得能夠去除通過沉積和蝕刻由多晶硅制成的層而產生柵極氧化物層Dl和產生浮置柵極FG的步驟。
[0061]本領域技術人員將要理解的是，本實用新型能夠容許各種其它的替換實施例和應用。特別地，雖然以上描述是在rosoi晶片中形成存儲器單元，但是一個實施例可以旨在在常規半導體襯底中產生存儲器單元。出于該目的，在形成垂直選擇柵極SGC之前，其中形成柵極氧化物層Dl和浮置柵極層FG的層IL、AL可以被沉積在常規半導體襯底上。以這種方式，選擇柵極SGC可以如以上所描述地延伸，直至到達層AL的頂面在其中延伸的平面。
[0062]此外，雖然以上描述了兩個配對存儲器單元的形成，但是根據本實用新型的一個方面實施例可以旨在生產“單位”存儲器單元，即沒有任何共享相同的垂直選擇柵極SGC的配對存儲器單元。
[0063]相反地，一些實施例可以旨在例如在生產電可編程和可擦除存儲器電路MEMl的框架內共同且同時生產圖9所示的類型的一行或多行配對存儲器單元。電路MEMl被產生于半導體晶片上并且形成集成電路1C。其包括產生于襯底PW上的配對字線WL〈i>、WL〈i+i>，并且包括共享相同選擇線路SL〈i>的配對存儲器單元。選擇線路SL和控制柵極線路CGL耦合至字線解碼器WLDC，字線解碼器WLDC向它們施加存儲器單元擦除、編程和讀取電壓。連接至存儲器單元的漏極區域nl的位線BL通過列解碼器⑶EC耦合至編程鎖存器BLT的集合以及感應放大器SA的集合。這些元件耦合至控制電路CCT，后者確保編程和擦除操作的順序與以上所描述的方法相符。能夠注意到的是，假設阱PW和源極線路CSL必須始終保持接地并且在存儲器單元的配對存儲器單元經歷編程、擦除或讀取操作時不必向后者施加擦除、編程或讀取禁止電壓，提供圖3所示類型的配對存儲器單元使得解碼器WLDC、⑶EC和CXD能夠有所簡化
[0064]本領域技術人員還要理解的是，根據本實用新型的存儲器單元容許在其它技術領域中產生，以上描述中所提到的材料一特別是硅、二氧化硅和多晶硅一僅是作為示例。
【主權項】
1.一種形成于半導體襯底(SUB)中的存儲器單元，其特征在于，包括:在所述襯底中所形成的溝槽(TR)中垂直延伸并且通過第一柵極氧化物層(D3)與所述襯底隔離的選擇柵極(SGC);在所述襯底上方延伸并且通過第二柵極氧化物層(Dl)與所述襯底隔離的水平浮置柵極(FG);以及在所述浮置柵極(FG)上方延伸的水平控制柵極(CG)， 其特征在于，所述選擇柵極(SGC)覆蓋所述浮置柵極(FG)的側面，所述浮置柵極僅通過所述第一柵極氧化物層(D3)與所述選擇柵極隔開，并且僅通過所述第二柵極氧化物層(Dl)與在所述襯底(SUB)中沿所述選擇柵極延伸的垂直溝道區域(CH2)隔開。2.根據權利要求1所述的存儲器單元，其特征在于，所述襯底(SUB)屬于全耗盡絕緣體上硅類型的晶片(WF)，包括形成于所述襯底上的電介質層(IL)以及形成于所述電介質層上的硅層(AL)，所述浮置柵極(FG)形成于所述硅層中，并且所述第二柵極氧化物層(Dl)形成于所述電介質層中。3.根據權利要求1或2所述的存儲器單元，其特征在于，包括形成收集性源極平面(SL)的嵌入層，所述收集性源極平面(SL)與所述垂直溝道區域(CH2)電接觸，用于收集編程電流，所述編程電流用于對所述存儲器單元(Cl，C2)以及所述襯底中所形成的其它存儲器單兀進行編程。4.一種存儲器單元的群組，其特征在于，包括第一個存儲器單元(Cl)和第二個存儲器單元(C2)，所述第一個存儲器單元(Cl)為根據權利要求1至3中的一項所述的存儲器單元，所述第二個存儲器單元(C2)為根據權利要求1至3中的一項所述的存儲器單元，所述第一個存儲器單元(Cl)和所述第二個存儲器單元(C2)共享相同的選擇柵極(SGC)。5.—種存儲器電路(IC，MEM1)，其特征在于，包括存儲器陣列，所述存儲器陣列包括多個根據權利要求1至4中的一項所述的存儲器單元(Cl，C2)。6.—種存儲器電路(IC，MEM1)，其特征在于，包括:至少一個根據權利要求1至3中的一項所述的存儲器單元(Cl，C2);以及用于對所述存儲器單元進行編程的電路(CCT)，被配置為將電勢施加至所述襯底(PW)、所述選擇柵極(SGC)、所述控制柵極(CG)以及所述存儲器單元的漏極(nl)區域和源極(nO)區域，使得熱電子通過所述第二柵極氧化物層(Dl)經由所述垂直溝道區域(CH2)被注入到所述浮置柵極(FG)中。7.—種存儲器電路(IC，MEM1)，其特征在于，包括:至少一個根據權利要求1至3中的一項所述的存儲器單元(Cl，C2);以及用于擦除所述存儲器單元的電路(CCT)，被配置為將電勢施加至所述襯底(PW)、所述選擇柵極(SGC)、所述控制柵極(CG)以及所述存儲器單元的漏極(nl)區域和源極(nO)區域，使得熱電子經由所述選擇柵極(SGC)直接從所述浮置柵極(FG)中被提取。
【文檔編號】H01L27/115GK205428927SQ201520749262
【公開日】2016年8月3日
【申請日】2015年9月24日
【發明人】A·雷尼耶, J-M·米拉貝爾, S·尼埃爾, F·拉羅薩
【申請人】意法半導體(魯塞)公司