三維半導體器件的制作方法
【專利摘要】公開了一種三維半導體器件，包括：外圍電路；存儲單元陣列，層疊在外圍電路上并且包括沿第一方向定義的存儲區域和減薄區域，其中，減薄區域包括沿第一方向交替定義的接觸區域和階梯區域，其中，減薄區域還包括沿與第一方向正交的第二方向定義的平臺區域，其中，平臺區域與接觸區域中的一些和階梯區域中的一些重疊，其中，柵極線被包括在階梯區域中并且沿第一方向以階梯形式布置，以及其中，柵極線被包括在其中接觸區域、階梯區域和平臺區域彼此重疊的區域中并且具有沿第二方向的階梯。
【專利說明】三維半導體器件
[0001]相關申請的交叉引用
[0002]本申請要求2015年4月29日提交的申請號為10-2015-0060526的韓國專利申請的優先權，其全部內容通過引用合并于此。
技術領域
[0003]本申請涉及一種三維半導體器件，且更具體地，涉及一種包括減薄區域(slimmingreg1n)的三維半導體器件。
【背景技術】
[0004]半導體器件包括儲存數據的存儲器件。存儲單元陣列包括多個存儲塊。存儲塊可以由二維結構或三維結構來形成。二維結構的存儲塊包括沿平行于襯底的上表面的方向布置的存儲單元，以及三維結構的存儲塊包括沿相對于襯底的垂直方向層疊的存儲單元。
[0005]包括三維結構的存儲塊的半導體器件可以被稱為三維半導體器件。將更詳細地描述三維半導體器件的存儲塊。存儲塊可以包括沿垂直于襯底的上表面的方向布置的多個單元串。單元串可以包括連接在位線與源極線之間的源極選擇晶體管、存儲單元和漏極選擇晶體管。例如，單元串可以包括垂直溝道層、源極選擇線、字線和漏極選擇線。源極選擇線、字線和漏極選擇線層疊但是卻彼此間隔開。層疊的源極選擇線、字線和漏極選擇線圍繞垂直溝道層中的每個。源極選擇晶體管可以形成在垂直溝道層與源極選擇線之間。存儲單元可以形成在垂直溝道層與字線之間。漏極選擇晶體管可以形成在垂直溝道層與漏極選擇線之間。
[0006]半導體器件包括用于執行前述存儲塊的編程操作、讀取操作或擦除操作的外圍電路，以及還包括用于控制外圍電路的控制電路。
[0007]外圍電路可以包括電壓發生電路、行解碼器、頁緩沖單元和列解碼器。電壓發生電路可以產生操作電壓。行解碼器可以將操作電壓傳送至連接至選中存儲塊的源極線、字線和漏極選擇線。頁緩沖單元可以經由位線而與選中存儲塊收發數據。列解碼器可以通過頁緩沖單元收發數據或者與外部設備(例如，半導體控制單元)收發數據。
【發明內容】
[0008]本申請試圖提供一種能夠減小半導體器件的尺寸以及簡化制造過程的三維半導體器件。
[0009]本申請的示例性實施例提供一種三維半導體器件，包括:外圍電路；存儲單元陣列，層疊在外圍電路上并且包括沿第一方向定義的存儲區域和減薄區域，其中，減薄區域包括沿第一方向交替定義的接觸區域和階梯區域，其中，減薄區域還包括沿與第一方向正交的第二方向定義的平臺(pad)區域，其中，平臺區域與接觸區域中的一些和階梯區域中的一些重疊，其中，柵極線被包括在階梯區域中并且沿第一方向以階梯形式布置，以及其中，柵極線被包括在其中接觸區域、階梯區域和平臺區域彼此重疊的區域中并且具有沿第二方向的階梯。
[0010]本申請的示例性實施例提供一種三維半導體器件，包括:行解碼器；以及存儲單元陣列，存儲單元陣列包括源極選擇線、字線和漏極選擇線，其中，源極選擇線、字線和漏極選擇線順序地層疊在行解碼器之上，其中，第一減薄區域、存儲區域和第二減薄區域沿第一方向定義在存儲單元陣列中，其中，源極選擇線通過形成在第一減薄區域中的第一接觸插塞而連接至行解碼器，以及其中，字線和漏極選擇線分別通過形成在第二減薄區域中的第二接觸插塞和第三接觸插塞而連接至行解碼器。
[0011]根據本申請的示例性實施例，能夠減小半導體器件的尺寸，以及簡化制造過程以降低制造成本。
[0012]前述
【發明內容】
僅是說明性的而非意在以任何方式進行限制。除了以上所述的說明性方面、實施例和特征以外，通過參照附圖和以下【具體實施方式】，其他方面、實施例和特征
將變得明顯。
【附圖說明】
[0013]通過參照附圖詳細地描述實施例，本申請的以上和其他特征和優點對于本領域技術人員將變得更明顯，其中:
[0014]圖1是圖示根據本申請的示例性實施例的半導體器件的透視圖；
[0015]圖2是詳細地圖示圖1的外圍電路的布置的平面圖；
[0016]圖3是詳細圖示圖2的存儲塊的透視圖；
[0017]圖4是示意性圖示根據本申請的示例性實施例的存儲塊與外圍電路之間的連接關系的透視圖；
[0018]圖5是圖示圖4中示出的第一減薄區域的透視圖；
[0019]圖6是圖示圖4中示出的第二減薄區域的透視圖；
[0020]圖7至圖10是圖示根據本申請的示例性實施例的形成第一減薄區域和第二減薄區域的方法的透視圖；
[0021]圖11是圖示根據本申請的示例性實施例的漏極選擇線與行解碼器之間的連接關系的透視圖；
[0022]圖12和圖13是圖示根據本申請的示例性實施例的字線與行解碼器之間的連接關系的透視圖；
[0023]圖14是圖示根據本申請的示例性實施例的源極選擇線與行解碼器之間的連接關系的透視圖；
[0024]圖15是圖示包括根據本申請的示例性實施例的半導體器件的固態驅動器的框圖；
[0025]圖16是圖示包括根據本申請的示例性實施例的半導體器件的存儲系統的框圖；以及
[0026]圖17是圖示包括根據本申請的示例性實施例的半導體器件的計算系統的示例性配置的示圖。
【具體實施方式】
[0027]在下文中，將參照附圖詳細描述本申請的示例性實施例。然而，本申請不局限于以下公開的實施例，而是可以以各種彼此不同的形式來實施。因此，示例性實施例不應當被解釋為局限于本文所圖示的各區域的特定形狀，而是可以包括因例如制造而導致的形狀上的偏差。在附圖中，為了清楚而可能對各層和區域的長度和尺寸進行了放大。附圖中的相同附圖標記指代相同的元件。還要理解的是，當一層被稱為“在”另一層或襯底“上”時，其可以是直接位于所述另一層或襯底上，或者也可以存在中間層。
[0028]圖1是圖示根據本申請的示例性實施例的半導體器件的透視圖。參照圖1，半導體器件1000可以包括儲存數據的存儲單元陣列100和被配置為執行存儲單元陣列100的編程操作、讀取操作或擦除操作的外圍電路200。雖然在圖1中未圖示，但是還可以包括用于控制外圍電路200的控制電路(未圖示)。
[0029]外圍電路200可以包括可以減小半導體器件1000的尺寸的多個電路，包括在外圍電路200中的電路的一些可以布置在存儲單元陣列100之下。
[0030]圖2是詳細圖示圖1的外圍電路的布置的平面圖。參照圖2，外圍電路200可以包括多個電路。例如，外圍電路200可以包括電壓發生電路(未圖示)、行解碼器220a和220b、頁緩沖單元210a和210b以及列解碼器(未圖示)。在這些電路之中，行解碼器220a和220b以及頁緩沖單元210a和210b可以布置在存儲單元陣列100之下。
[0031]存儲單元陣列100可以包括多個存儲塊110。行解碼器220a和220b以及頁緩沖單元210a和210b中的每個可以被劃分為多個用于與存儲塊110的連接的電路單元。例如，行解碼器220a和220b可以包括第一行解碼器220a和第二行解碼器220b，以及頁緩沖單元210a和210b可以包括第一頁緩沖單元210a和第二頁緩沖單元210b。
[0032]第一頁緩沖單元210a可以經由位線(未圖示)中的一些連接至存儲塊110。第二頁緩沖單元210b可以經由未連接至第一頁緩沖單元210a的剩余的位線(未圖示)連接至存儲塊110。
[0033]第一行解碼器220a可以連接至存儲塊110中的一些，以及第二行解碼器220b可以連接至剩余的存儲塊，剩余的存儲塊未連接至第一行解碼器220a。
[0034]為了將三維存儲塊110與行解碼器220a和220b相連接，在存儲塊的兩端定義第一減薄區域SLl和第二減薄區域SL2。在第一減薄區域SLl和第二減薄區域SL2中，源極選擇線、字線和漏極選擇線以階梯形式延伸。形成有存儲塊IlOa的區域被定義為存儲區域MC。第一減薄區域SLl被定義在存儲區域MC的一端，而第二減薄區域SL2被定義在存儲區域MC的另一端。
[0035]在第一減薄區域SLl和第二減薄區域SL2中延伸的源極選擇線、字線和漏極選擇線可以經由觸點連接至行解碼器220a和220b。
[0036]圖3是詳細圖示圖2的存儲塊的透視圖。參照圖3，存儲塊可以包括源極線CSL、垂直溝道層VC、源極選擇線SSL、字線WL、漏極選擇線DSL和位線BL。
[0037]源極線CSL可以形成在襯底(未圖示)上而具有沿X-Y方向的平面，并且布置在存儲塊110的最底端。垂直溝道層VC沿X方向和Y方向以矩陣形式布置。垂直溝道層VC形成在源極線CSL上并且沿Z方向延伸。這里，X方向、Y方向和Z方向彼此正交。X方向和Y方向平行于襯底。Z方向垂直于襯底。
[0038]例如，垂直溝道層VC可以包括圓形溝道層和圍繞溝道層的存儲層。溝道層可以由摻雜多晶硅層形成。存儲層可以包括圍繞溝道層的柵極絕緣層、圍繞柵極絕緣層的電荷捕獲層以及圍繞電荷捕獲層的阻擋層。
[0039]源極選擇線SSL設置在源極線CSL上、圍繞垂直溝道層W、沿X方向延伸、以及在Y方向上彼此間隔開。源極選擇線SSL可以由單層或多層的線形成。
[0040]字線WL位于源極選擇線SSL上、圍繞垂直溝道層W、沿X方向延伸，在Y方向上彼此間隔開、以及沿垂直溝道層VC層疊，同時在Z方向上彼此間隔開。
[0041]漏極選擇線DSL設置在字線WL上、圍繞垂直溝道層VC、沿X方向延伸、以及在Y方向上彼此間隔開。漏極選擇線DSL可以由單層或多層的線形成。
[0042]位線BL在從漏極選擇線DSL的上部突出的垂直溝道層VC上沿Y方向延伸，并且在X方向上彼此間隔開。接觸插塞CT還可以形成在位線BL與垂直溝道層VC之間。
[0043]雖然未圖示，但是絕緣層可以形成在源極線CSL、垂直溝道層VC、源極選擇線SSL、字線WL、漏極選擇線DSL與位線VL之間。
[0044]圖4是示意性圖示根據本申請的示例性實施例的存儲塊與外圍電路之間的連接關系的透視圖，以及圖示了與圖2的附圖標記10a對應的區域。
[0045]參照圖4，在包括在存儲塊110的線CSL、SSL、WL、DSL和BL之中，位于存儲區域MC中并且沿X方向延伸的源極線CSL、垂直溝道層VC、源極選擇線SSL、字線WL和漏極選擇線DSL在第一減薄區域SLl和第二減薄區域SL2中具有階梯形式。位線BL連接至在存儲區域MC內沿Y方向布置的垂直溝道層VC的上部。
[0046]源極選擇線SSL、字線WL和漏極選擇線DSL可以由導電層1b形成，以及絕緣層1a可以形成在相應的線之間。S卩，如圖4中圖示，形成相應的線SSL、WL和DSL的導電層1b和絕緣層1a成對而形成一個層。例如，圖4是示意性圖示第一減薄區域SLl和第二減薄區域SL2與第一行解碼器220a之間的連接關系以及位線BL與第一頁緩沖單元210a之間的連接關系的透視圖。省略了詳細結構(諸如相應的線SSL、WL和DSL的空間結構)。
[0047]第一行解碼器220a通過第一減薄區域SLl或第二減薄區域SL2、或者通過在第一減薄區域SLl和第二減薄區域SL2中延伸的線SSL、WL和DSL來傳送操作電壓。為此，在第一行解碼器220a上形成第一接觸插塞Cxl，在第二減薄區域SL2中的階梯結構中暴露的線SSL、WL和DSL上形成第二接觸插塞Cx2，以及第一接觸插塞Cxl的上部和第二接觸插塞Cx2的上部通過導線Ma彼此連接。當第二減薄區域SL2的裕度不足時，在第一減薄區域SLl中延伸的線SSL、WL和DSL可以經由接觸插塞和導線連接至第一行解碼器220a。第一頁緩沖單元210a可以經由第三接觸插塞Cb連接至位線BL。
[0048]本申請涉及行解碼器220與源極線SSL、字線WL和漏極選擇線DSL之間的連接關系。以下將詳細描述與行解碼器220可連接的第一減薄區域SLl和第二減薄區域SL2。
[0049]圖5是圖示圖4的第一減薄區域的透視圖以及涉及包括在圖2的區域IlOa中的第一減薄區域SLl。
[0050]參照圖5，從存儲區域MC延伸的源極選擇線SSL、字線WL和漏極選擇線DSL可以以階梯結構形成在第一減薄區域SLl中。例如，字線WL可以層疊在源極線SSL上，而漏極選擇線DSL可以以階梯形式順序層疊在字線WL上。如參照圖4所描述，絕緣層分別形成在源極選擇線SSL、字線WL和漏極選擇線DSL之間。圖5是示意性圖示包括在第一減薄區域SLl中的源極選擇線SSL、字線WL和漏極選擇線DSL的結構的透視圖。為了便于描述，在圖5中沒有相互區分每個線SSL、WL和DSL和形成在相應的線之間的絕緣層。
[0051]參照圖5，相應的線SSL、WL和DSL形成為從源極選擇線SSL上升至漏極選擇線DSL的階梯結構。在特定區域中的階梯的寬度和高度與在另一區域中的階梯的寬度和高度不同。即，第一減薄區域SLl可以包括多個接觸區域和多個階梯區域。例如，第一減薄區域SLl可以包括第11接觸區域CRll和第11階梯區域ST11、第12接觸區域CR12和第12階梯區域ST12以及第13接觸區域CR13和第13階梯區域ST13。第11接觸區域CRll和第11階梯區域STll比第13接觸區域CR13和第13階梯區域ST13更靠近存儲區域MC。
[0052]第11接觸區域CR11、第12接觸區域CR12和第13接觸區域CR13可以根據形成第二減薄區域SL2的階梯結構所采用的刻蝕處理而以不同的寬度和不同的高度來形成。以下將參照圖6來描述第二減薄區域SL2的結構。參照圖5，第11接觸區域CR11、第12接觸區域CR12和第13接觸區域CR13中的每個的寬度大于第11階梯區域ST11、第12階梯區域ST12和第13階梯區域ST13中的每個的寬度。這里，每個區域的寬度是指沿X方向測量的長度。此外，第12接觸區域CR12和第13接觸區域CR13的每個的高度大于第12階梯區域ST12和第13階梯區域ST13中的每個的高度。這里，每個區域的高度是指沿Z方向測量的高度。
[0053]圖6是圖示圖4的第二減薄區域的透視圖，以及涉及包括在圖2的區域IlOa中的第二減薄區域SL2。
[0054]參照圖6，從存儲區域MC延伸的源極選擇線SSL、字線WL和漏極選擇線DSL可以以階梯結構形成在第二減薄區域SL2中。例如，字線WL可以層疊在源極線SSL上，而漏極選擇線DSL可以以階梯形式順序層疊在字線WL上。如參照圖4所描述，絕緣層分別形成在源極選擇線SSL、字線WL和漏極選擇線DSL之間。然而，圖6是示意性圖示包括在第二減薄區域SL2中的源極選擇線SSL、字線WL和漏極選擇線DSL的結構的透視圖。因此，為了便于描述，在圖6中沒有示出形成在相應的線之間的絕緣層。
[0055]返回參照圖6，相應的線SSUWI^P DSL以從源極選擇線SSL上升至漏極選擇線DSL的階梯結構形成。在特定區域中的階梯的寬度和高度與在另一區域中的階梯的寬度和高度不同。即，階梯的寬度和高度是不均勻的。特定區域可以具有沿垂直方向至階梯方向的階梯。即，第二減薄區域SL2可以包括多個接觸區域和多個階梯區域，且階梯可以產生在兩個相鄰的接觸區域之間。
[0056]例如，第二減薄區域SL2可以包括沿X方向順序并在存儲區域MC中定義的第21接觸區域CR21、第21階梯區域ST21、第22接觸區域CR22、第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23，以及包括沿與X方向正交的Y方向順序定義的第11平臺區域P11、第12平臺區域P12和第13平臺區域P13。在第二減薄區域SL2之內，第11平臺區域P11、第12平臺區域P12和第13平臺區域P13與第21階梯區域ST21、第22接觸區域CR22、第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23重疊。
[0057]相比于與第22階梯區域ST22和第23接觸區域CR23重疊的第11平臺區域Pll的高度，分別與第22階梯區域ST22和第23接觸區域CR23重疊的第12平臺區域P12具有更小的高度。相比于與第22階梯區域ST22和第23接觸區域CR23重疊的第12平臺區域P12的高度，分別與第22階梯區域ST22和第23接觸區域CR23重疊的第13平臺區域P13具有更小的高度。
[0058]具體地，包括在第22階梯區域ST22和第12平臺區域P12中的最高處字線WL位于比位于包括在第22階梯區域ST22和第11平臺區域Pll中的最低處字線WL處的字線低的水平。此外，包括在第22階梯區域ST22和第13平臺區域P13中的最高處字線WL位于比包括在第22階梯區域ST22和第12平臺區域P12中的最低處字線WL低的水平。
[0059]在第22階梯區域ST22中的第11平臺區域Pll與第12平臺區域P12之間的階梯與第23接觸區域CR23中的第11平臺區域Pll與第12平臺區域P12之間階梯相同。第22階梯區域ST22中的第12平臺區域P12與第13平臺區域P13之間的階梯與第23接觸區域CR23中的第12平臺區域P12與第13平臺區域P13之間的階梯相同。第13平臺區域P13中的第22接觸區域CR22與第22階梯區域ST22之間的高度差Hl等同于(i)包括在其中第11平臺區域Pll與第22階梯區域ST22彼此重疊的區域中的最高處字線和最低處字線WL之間的高度差與(ii)包括在其中第12平臺區域P12與第22階梯區域ST22彼此重疊的區域中的最高處字線與最低處字線WL之間的高度差的總和。
[0060]在第23階梯區域ST23中形成在第11平臺區域P11、第12平臺區域P12和第13平臺區域P13中的字線WL中的每個之間的階梯與在第22階梯區域ST22中形成在第11平臺區域PU、第12平臺區域P12和第13平臺區域P13中的字線WL中的每個之間的階梯相同。
[0061]此外，包括在其中第23階梯區域ST23與第11平臺區域Pll彼此重疊的區域中的最高處字線WL位于比包括在其中第22階梯區域ST22與第13平臺區域P13彼此重疊的區域中的最低處字線WL低的水平。包括在其中第23階梯區域ST23與第12平臺區域P12彼此重疊的區域中的最高處字線WL位于比包括在其中第23階梯區域ST23與第11平臺區域Pll彼此重疊的區域中的最高處字線WL低的水平。包括在其中第23階梯區域ST23與第13平臺區域P13彼此重疊的區域中的最高處字線WL位于比包括在其中第23階梯區域ST23與第12平臺區域P12彼此重疊的區域中的最低處字線WL低的水平。
[0062]源極選擇線SSL可以包括從其中第23階梯區域ST23與第13平臺區域P13重疊的區域的最底端起層疊的多個線。字線WL可以從源極選擇線SSL的上部至第21階梯區域ST21層疊。漏極選擇線DSL可以包括從上部至包括在第21階梯區域ST21中的最高處字線WL層疊的多個線。
[0063]如上所述，由于對于階梯區域之內的每個平臺區域，階梯形成在字線中，因此在同一階梯區域之內暴露出更多的字線WL。接觸插塞可以連接至多個字線。因此，能夠防止第一減薄區域SLl和第二減薄區域SL2沿X方向增加，從而增加半導體器件的集成度。
[0064]以下將描述制造圖5和圖6中示出的第一減薄區域SLl和第二減薄區域SL2的方法。
[0065]圖7至圖10是用于圖示根據本申請的示例性實施例的形成第一減薄區域和第二減薄區域的方法的透視圖。
[0066]參照圖7，對從存儲區域MC分別延伸至第一減薄區域SLl和第二減薄區域SL2的柵極線以階梯形式或平臺形式進行刻蝕的減薄處理(slimming process)被執行。例如，在第一減薄區域SLl和第二減薄區域SL2中，通過以階梯形式刻蝕除第11接觸區域CRll和第 21 接觸區域 CR21 以外的剩余區域 ST11、ST21、CR12、CR22、ST12、ST22、CR13、CR23、ST13和ST23的柵極線來在第11階梯區域STll和第21階梯區域ST21中形成漏極選擇線DSL和一些字線WL。
[0067]通過以階梯形式刻蝕除第11接觸區域CR11、第21接觸區域CR21、第11階梯區域ST11、第21階梯區域ST21、第12接觸區域CR12和第22接觸區域CR22以外的剩余區域中的柵極線來在第12階梯區域ST12和第22階梯區域ST22中形成一些字線WL。
[0068]接下來，通過以階梯形式刻蝕第13階梯區域ST13和第23階梯區域ST23的柵極線來在第13階梯區域ST13和第23階梯區域ST23中形成一些字線WL。
[0069]參照圖8，線的高度通過刻蝕包括在其中第二減薄區域SL2的第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23與第12平臺區域P12和第13平臺區域P13重疊的區域中的字線而減小。刻蝕處理被執行以暴露與包括在其中第22階梯區域ST22與第11平臺區域Pll彼此重疊的區域中的字線WL之中的最低處字線的下部相鄰的字線。
[0070]包括在其中第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23與第12平臺區域P12和第13平臺P13重疊的區域中的字線被刻蝕，使得包括在其中第22階梯區域ST22與第12平臺區域P12和第13平臺區域P13重疊的區域中的字線WL具有階梯形式。
[0071]接下來，以階梯形式刻蝕包括在其中第23階梯區域ST23與第12平臺區域P12和第13平臺區域P13重疊的區域中的字線WL。
[0072]參照圖9，區域的高度通過刻蝕包括在其中第二減薄區域SL2的第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23與第13平臺區域P13重疊的區域中的字線以及包括在第一減薄區域SLl的第12階梯區域ST12、第13接觸區域CR13和第13階梯區域ST13中的字線而減小。例如，執行刻蝕處理直到與剛好在位于第12平臺區域P12最低端的字線之下的部分相鄰的字線被暴露于其中第13平臺區域P13與第22階梯區域ST22重疊的區域為止。
[0073]參照圖10，線的高度通過刻蝕包括在第一減薄區域SLl的第13階梯區域ST13和第二減薄區域SL2的第23階梯區域ST23中的字線WL和源極選擇線SSL而減小。對第一減薄區域SLl和第二減薄區域SL2同時執行刻蝕處理，使得第13接觸區域CR13的字線與位于第13階梯區域ST13的最高端的字線之間的高度差H2與第23接觸區域CR23的字線與位于第23階梯區域ST23的最高端的字線之間的高度差H2相同。雖然未圖示，但是接觸區域還可以被包括在第13階梯區域ST13或第23階梯區域ST23的X方向中。
[0074]通過前述刻蝕處理，可以暴露所有漏極選擇線DSL、字線WL和源極選擇線SSL。
[0075]接下來，將描述將漏極選擇線、字線WL和源極選擇線SSl連接至第一行解碼器220a的結構。
[0076]圖11是圖示根據本申請的示例性實施例的漏極選擇線與行解碼器之間的連接關系的透視圖。
[0077]參照圖11，漏極選擇線DSL可以連接至第二減薄區域SL2中的第一行解碼器220a。根據第二減薄區域SL2的第21接觸區域CR21和第21階梯區域ST21的一部分30的放大圖。第一阻擋層31形成在第21接觸區域CR21之內。穿過第一阻擋層31垂直設置(即，沿Z方向)的第一接觸插塞32形成。第一阻擋層31具有比第21接觸區域CR21的平面面積小的面積，并且具有與形成在第21接觸區域CR21中的線之中的位于最高端的線與位于最底端的線之間的距離相同的高度。第一阻擋層31可以由絕緣材料(諸如氧化層)形成。
[0078]例如，第一阻擋層31的高度可以與從形成在存儲塊的最高端的漏極選擇線DSL的上表面至形成在存儲塊的最低端的線的下表面的距離相同。第一接觸插塞32連接至位于存儲塊的下部的第一行解碼器220a，以及從最低端的漏極選擇線DSL的上部突出。第二接觸插塞34分別形成在漏極選擇線DSL上。第一導線33形成在第一接觸插塞32和第二接觸插塞34上。
[0079]第一接觸插塞32和第二接觸插塞34以及第一導線由導電層形成。因此，第一行解碼器220a、第一接觸插塞32、第一導線33、第二接觸插塞34和漏極選擇線DSL彼此連接。圖11圖示了其中漏極選擇線DSL的一些連接至第一行解碼器220a的配置。然而，這是為了便于描述。在另一實施例中，正如前述結構那樣，所有漏極選擇線DSL可以實質連接至第一行解碼器220a。
[0080]圖12和圖13是圖示根據本申請的示例性實施例的字線與行解碼器之間的連接關系的透視圖。
[0081]圖12是用于描述字線WL與第一行解碼器220a通過第13平臺區域P13 (其在第11平臺區域PU、第12平臺區域P12和第13平臺區域P13之中具有相對大的面積)的連接配置的透視圖。圖13是用于圖示字線WL與第一行解碼器220a通過第11平臺區域Pll或第12平臺區域P12的連接配置的透視圖。
[0082]參照圖12，在第二減薄區域SL2中字線WL可以連接至第一行解碼器220a。根據第二減薄區域的第21階梯區域ST21和第22接觸區域CR22的一部分40的放大圖，第三接觸插塞41形成在字線WL上，且形成在同一層上的字線WL上的第三接觸插塞41通過第二導線42彼此連接。例如，第三接觸插塞41可以形成為具有相同高度，且分別形成在以單元串為單位劃分的字線WL上。第三接觸插塞41和第二導線42由導電層形成。因此，形成在同一層上的字線WL可以彼此電連接，且形成在不同層上的字線WL不可以彼此電連接。第四接觸插塞43可以分別形成在第二導線42上。例如，一個第四接觸插塞43可以形成在第二導線42上。
[0083]第二阻擋層44形成在第22接觸區域CR22之內，且第五接觸插塞45穿過第二阻擋層44而垂直地(S卩，沿Z方向)形成。第二阻擋層44具有比第22接觸區域CR22的平面面積小的面積，并且具有與在形成在第22接觸區域CR22中的線之中的位于最高端的線與位于最底端的線之間的距離相同的高度。第22接觸區域CR22可以由絕緣材料(諸如氧化層)形成。
[0084]例如，第二阻擋層44的高度可以與從位于存儲塊的第22接觸區域CR22的最高端的柵極線GL的上表面至位于存儲塊的最低端的柵極線GL的下表面所測量的距離相同。因此，第二阻擋層44被暴露在第22接觸區域CR22上。第五接觸插塞45的下部連接至位于存儲塊的下部的第一行解碼器220a，以及其上部從第二阻擋層44的上部突出。
[0085]第四接觸插塞43的上部和第五接觸插塞45的上部通過第三導線46彼此連接。第五接觸插塞45和第三導線46由導電層形成。因此，在將操作電壓從第一行解碼器220a傳送至第五接觸插塞45時，操作電壓可以通過第三導線46、第四接觸插塞43、第二導線42和第三接觸插塞41而被向上傳送至字線WL。
[0086]圖12圖示了其中包括在一些頁中的字線連接至第一行解碼器220a的配置，但這是為了便于描述。在另一實施例中，正如前述結構那樣，包括在第21階梯區域ST21中的多個字線可以連接至第一行解碼器220a。
[0087]參照圖13，根據在第二減薄區域SL2中的第22階梯區域ST22和第23接觸區域CR23與第11平臺區域Pll重疊的部分50的放大圖，第11平臺區域Pll具有與以單元串為單位劃分的字線WL的寬度相同的寬度。因此，一個字線形成在其中第22階梯區域ST22與第11平臺區域Pll重疊的區域的每個層上。第六接觸插塞52可以分別形成在其中第22階梯區域ST22與第11平臺區域Pll重疊的區域中的字線WL上。
[0088]第三阻擋層51形成在形成于第23接觸區域CR23中的字線的內部。第三阻擋層51具有比第23接觸區域CR23的平面面積小的平面面積，并且具有從第23接觸區域CR23的最高端至最底端的高度。第三阻擋層51可以由絕緣材料(諸如氧化層)形成。
[0089]圖13圖示第23接觸區域CR23的一部分的剖面。第三阻擋層51形成在形成于其中第23接觸區域CR23與第11平臺區域Pl I重疊的區域的字線的內部。S卩，第三阻擋層51可以以具有比字線的平面面積小的平面面積以及與字線高度相同的高度的結構形成，從而防止形成在其中第23接觸區域CR23與第11平臺區域Pll重疊的區域中的字線中的一些彼此被切斷。
[0090]第七接觸插塞53可以形成以沿垂直方向(S卩，Z方向)穿過第三阻擋層51，以及由導電層形成。第七接觸插塞53的下部連接至位于第三阻擋層51的下部的第一行解碼器220a，以及其上部從第三阻擋層51的上部突出。第六接觸插塞52和第七接觸插塞53可以通過第四導線54連接。當第11平臺區域Pll的寬度小時，第四導線54可以沿Y方向水平地布置。還可以形成用于連接第四導線54和第六接觸插塞52或第七接觸插塞53的第五導線54a和54bο
[0091]如參照圖12和圖13所述，包括在階梯區域中的字線可以通過在接觸區域中形成阻擋層和形成垂直穿過阻擋層的接觸插塞來分別連接至接觸插塞。從行解碼器輸出的操作電壓可以通過將垂直穿過阻擋層的接觸插塞連接至位于存儲塊的下部的行解碼器而被傳送至字線。此外，在圖12和圖13中，已經作為示例性實施例描述了一些階梯區域、接觸區域和平臺區域，但是所有字線WL可以通過采用前述結構而連接至行解碼器。
[0092]圖14是圖示根據本申請的示例性實施例的源極選擇線與行解碼器之間的連接關系的透視圖。
[0093]參照圖14，用于將源極選擇線SSL連接至第一行解碼器220a的接觸插塞可以形成在第一減薄區域SLl或第二減薄區域SL2中。然而，在用于將漏極選擇線DSL和字線WL連接至第一行解碼器220a的接觸插塞形成在第二減薄區域SL2中時，在第二減薄區域SL2中針對形成用于將源極選擇線SSL連接至第一行解碼器220a的接觸插塞的裕度可能是不足的。
[0094]在這種情況下，如圖14所圖示的，用于將源極選擇線SSl連接至第一行解碼器220a的接觸插塞可以形成在第一減薄區域SLl中。例如，第八接觸插塞61可以形成在暴露在第一減薄區域SLl中的源極選擇線SSL上，且第九接觸插塞63可以形成在第一行解碼器220a上。用于將第八接觸插塞61和第九接觸插塞63彼此連接的第六導線62可以形成。為了在第一減薄區域SL1、存儲區域MC和第二減薄區域SL2上形成第六導線62，第六導線62可以形成在比最高端處的漏極選擇線DSL高的位置。
[0095]如在前述結構中所描述的，包括在除連接至第一行解碼器220a的存儲塊以外的剩余存儲塊中的源極選擇線SSL、字線WL和漏極選擇線DSL可以連接至第二行解碼器
220b ο
[0096]圖15是圖示包括根據本申請的示例性實施例的半導體器件的固態驅動器的框圖。參照圖15，驅動器設備2000包括主機2100和固態盤驅動器(SSD) 2200。SSD 2200包括SSD控制器2210、緩沖存儲器2220和半導體器件1000。
[0097]SSD控制器2210物理連接主機2100與SSD 2200。即，SSD控制器2210通過主機2100的總線格式來提供與SSD 2200的接口。特別地，SSD控制器2210解碼從主機2100提供的命令。SSD控制器2210根據解碼的結果來訪問半導體器件1000。主機2100的總線格式可以包括通用串行總線(USB)、小型計算機系統接口(SCSI)、PCI進程、ATA、并行ATA(PATA)、串行ATA(PATA)或串行附件SCSI (SCSI)。
[0098]從主機2100提供的編程數據和從半導體器件1000讀取的數據被臨時儲存在緩沖存儲器2220中。當存在于半導體器件1000中的數據在從主機2100做出讀取請求時被高速緩存時，緩沖存儲器2200支持用于將高速緩存的數據直接提供給主機2100的高速緩存功能。一般而言，通過主機2100的總線格式(例如，SATA或SAS)的數據傳送速度可以比存儲通道的傳送速度快。即，在主機2100接口速度比SSD 2200的存儲通道的傳送速度快時，通過提供大容量的緩沖存儲器2220而能夠使因速度差產生的性能降低最小化。可以提供緩沖存儲器2220作為同步DARM，使得用作具有大容量的輔助存儲器件的SSD 2200提供足夠的緩沖。
[0099]提供半導體器件1000作為SSD 2200的儲存介質。例如，如參照圖1所描述，可以提供半導體器件1000作為具有大容量儲存性能的非易失性存儲器件，尤其是，非易失性存儲器件之中的與非(NAND)型快閃存儲器。
[0100]圖16是圖示包括根據本申請的示例性實施例的半導體器件的存儲系統的框圖。參照圖16，根據本申請的存儲系統3000可以包括存儲控制器3100和半導體器件1000。半導體器件1000可以具有圖1的配置基本上相同的配置，因此將省略對半導體器件1000的詳細描述。
[0101]存儲器控制器3100可以被配置為控制半導體器件1000。SRAM 3110可以用作CPU3120的工作存儲器。主機接口(主機I/F)3110可以包括與存儲系統3000連接的主機的數據交換協議。提供在存儲控制器3100中的糾錯電路(ECC) 3140可以檢測和校正包括在從半導體器件1000讀取的數據中的錯誤。半導體接口(例如，半導體I/F)3150可以與半導體器件1000接口。CPU 3120可以執行用于交換存儲器控制器3100的數據的控制操作。此外，雖然未在圖16中圖示，但是存儲系統3000還可以包括用以儲存用于與主機接口的編碼數據的R0M(未圖示)。
[0102]根據本發明的存儲系統3000可以應用至計算機、便攜式終端、超移動PC(UMPC)、工作站、網絡本計算機、PDA、便攜式計算機、網絡板PC、無線電話、移動電話、智能電話、數字相機、數字錄音機、數字音頻播放器、數字圖像記錄儀、數字圖像播放器、數字錄像機、數字視頻播放器、能夠在無線環境中收發信息的設備和配置家庭網絡的各種電子設備中的一種。
[0103]圖17是圖示包括根據本發明的示例性實施例的半導體器件的計算系統的示意性配置的示圖。參照圖17，根據本發明的計算系統4000包括電連接至總線4300的半導體器件1000、存儲器控制器4100、調制解調器4200、微處理器4400和用戶接口 4500。在根據本發明的計算系統4000是移動設備的情況下，還可以提供用于供應計算系統4000的操作電壓的電池4600。雖然未在附圖中圖示，但是根據本發明的計算系統4000還可以包括應用芯片、相機圖像處理器(CIS)、和移動DARM等。
[0104]半導體器件1000可以具有與圖1的配置基本上相同的配置，因此將省略對半導體器件1000的詳細描述。存儲器控制器4100和半導體器件1000可以配置SSD。
[0105]根據本發明的半導體器件和存儲器控制器可以使用各種形式的封裝來嵌入。例如，根據本申請的半導體器件和存儲器控制器可以使用如下的封裝來嵌入，諸如層疊式封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插封裝(roiP)、華夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料度量四扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統內封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)和芯片級處理層疊封裝(WSP)。
[0106]如上所述，在附圖和說明書中已經公開了各種實施例。本文所用的特定術語是出于說明的目的而非限制由權利要求所限定的本發明的范圍。因此，本領域技術人員將理解的是，在不脫離本公開的范圍和精神的情況下可以做出各種修改和其他等同實施例。因此，本發明的范圍將由所附權利要求的技術精神來限定。
[0107]通過以上實施例可以看出，本申請提供了以下的技術方案。
[0108]技術方案1.一種三維半導體器件，包括:
[0109]外圍電路；
[0110]存儲單元陣列，層疊在外圍電路上并且包括沿第一方向定義的存儲區域和減薄區域，
[0111]其中，減薄區域包括沿第一方向交替定義的接觸區域和階梯區域，
[0112]其中，減薄區域還包括沿與第一方向正交的第二方向定義的平臺區域，
[0113]其中，平臺區域與接觸區域中的一些和階梯區域中的一些重疊，
[0114]其中，柵極線被包括在階梯區域中并且沿第一方向以階梯形式布置，以及
[0115]其中，柵極線被包括在其中接觸區域、階梯區域和平臺區域彼此重疊的區域中并且具有沿第二方向的階梯。
[0116]技術方案2.如技術方案I所述的三維半導體器件，其中，柵極線包括源極選擇線、字線和漏極選擇線。
[0117]技術方案3.如技術方案2所述的三維半導體器件，
[0118]其中，字線層疊在源極選擇線之上，以及
[0119]其中，漏極選擇線層疊在字線之上。
[0120]技術方案4.如技術方案I所述的三維半導體器件，
[0121]其中，在包括在接觸區域中的柵極線之中，僅位于最高端的柵極線的上表面被暴
Mo
[0122]技術方案5.如技術方案I所述的三維半導體器件，
[0123]其中，形成在其中接觸區域、階梯區域和平臺區域彼此重疊的區域中以及形成在彼此不同的水平處的柵極線被暴露。
[0124]技術方案6.如技術方案I所述的三維半導體器件，還包括:
[0125]阻擋層，形成在接觸區域的柵極線中；
[0126]第一接觸插塞，垂直穿過阻擋層；
[0127]第二接觸插塞，形成在階梯區域中的柵極線之上；以及
[0128]導線，被配置為將第一接觸插塞的上部與第二接觸插塞的上部連接。
[0129]技術方案7.如技術方案6所述的三維半導體器件，
[0130]其中，阻擋層具有比接觸區域的平面面積小的面積，以及具有形成在接觸區域中的從最高端的柵極線至最底端的柵極線的高度。
[0131]技術方案8.如技術方案6所述的三維半導體器件，其中，第一接觸插塞連接至阻擋層上部處的導線，以及連接至阻擋層下部處的外圍電路。
[0132]技術方案9.如技術方案8所述的三維半導體器件，其中，外圍電路包括行解碼器。
[0133]技術方案10.如技術方案6所述的三維半導體器件，其中，第二接觸插塞分別連接至包括在階梯區域中的柵極線的上部。
[0134]技術方案11.一種三維半導體器件，包括:
[0135]行解碼器；以及
[0136]存儲單元陣列，包括源極選擇線、字線和漏極選擇線，
[0137]其中，源極選擇線、字線和漏極選擇線順序地層疊在行解碼器之上，
[0138]其中，第一減薄區域、存儲區域和第二減薄區域沿第一方向定義在存儲單元陣列中，
[0139]其中，源極選擇線通過形成在第一減薄區域中的第一接觸插塞而連接至行解碼器，以及
[0140]其中，字線和漏極選擇線分別通過形成在第二減薄區域中的第二接觸插塞和第三接觸插塞而連接至行解碼器。
[0141]技術方案12.如技術方案11所述的三維半導體器件，
[0142]其中，源極選擇線、字線和漏極選擇線層疊在存儲區域中并且延伸至第一減薄區域和第二減薄區域。
[0143]技術方案13.如技術方案12所述的三維半導體器件，
[0144]其中，延伸至第一減薄區域的源極選擇線、字線和漏極選擇線具有從源極選擇線向漏極選擇線上升而形成的階梯。
[0145]技術方案14.如技術方案13所述的三維半導體器件，
[0146]其中，第一接觸插塞形成在第一減薄區域中的源極選擇線之上并且通過穿越第一減薄區域、存儲區域和第二減薄區域的上部的第一導線而連接至行解碼器，以及
[0147]其中，第四接觸插塞連接至第二減薄區域中的第一導線的下部。
[0148]技術方案15.如技術方案12所述的三維半導體器件，
[0149]其中，第二減薄區域包括沿第一方向交替定義的階梯區域和接觸區域，以及
[0150]其中，第二減薄區域還包括沿與第一方向正交的第二方向并與階梯區域中的一些和接觸區域中的一些重疊的平臺區域。
[0151]技術方案16.如技術方案15所述的三維半導體器件，
[0152]其中，在第二減薄區域中，第二接觸插塞形成在字線之上并且連接至第五接觸插塞，以及
[0153]其中，在接觸區域中，第五接觸插塞連接至行解碼器。
[0154]技術方案17.如技術方案16所述的三維半導體器件，
[0155]其中，第五接觸插塞形成在接觸區域的內部，并且垂直穿過第一阻擋層，以及
[0156]其中，第一阻擋層與源極選擇線、字線和漏極選擇線電隔離。
[0157]技術方案18.如技術方案15所述的三維半導體器件，
[0158]其中，在第二減薄區域中，第三接觸插塞形成在漏極選擇線之上并且連接至第六接觸插塞，以及
[0159]其中，在接觸區域中，第六接觸插塞連接至行解碼器。
[0160]技術方案19.如技術方案18所述的三維半導體器件，
[0161]其中，第六接觸插塞形成在接觸區域內部，并且垂直穿過第二阻擋層，以及
[0162]其中，第二阻擋層與源極選擇線、字線和漏極選擇線電隔離。
[0163]技術方案20.如技術方案15所述的三維半導體器件，
[0164]其中，在第二減薄區域中，包括在其中階梯區域、接觸區域和平臺區域彼此重疊的區域中的字線中的一些和源極選擇線中的一些沿第二方向具有階梯。
【主權項】
1.一種三維半導體器件，包括: 外圍電路； 存儲單元陣列，層疊在外圍電路上并且包括沿第一方向定義的存儲區域和減薄區域， 其中，減薄區域包括沿第一方向交替定義的接觸區域和階梯區域， 其中，減薄區域還包括沿與第一方向正交的第二方向定義的平臺區域， 其中，平臺區域與接觸區域中的一些和階梯區域中的一些重疊， 其中，柵極線被包括在階梯區域中并且沿第一方向以階梯形式布置，以及其中，柵極線被包括在其中接觸區域、階梯區域和平臺區域彼此重疊的區域中并且具有沿第二方向的階梯。2.如權利要求1所述的三維半導體器件，其中，柵極線包括源極選擇線、字線和漏極選擇線。3.如權利要求2所述的三維半導體器件， 其中，字線層疊在源極選擇線之上，以及 其中，漏極選擇線層疊在字線之上。4.如權利要求1所述的三維半導體器件， 其中，在包括在接觸區域中的柵極線之中，僅位于最高端的柵極線的上表面被暴露。5.如權利要求1所述的三維半導體器件， 其中，形成在其中接觸區域、階梯區域和平臺區域彼此重疊的區域中以及形成在彼此不同的水平處的柵極線被暴露。6.如權利要求1所述的三維半導體器件，還包括: 阻擋層，形成在接觸區域的柵極線中； 第一接觸插塞，垂直穿過阻擋層； 第二接觸插塞，形成在階梯區域中的柵極線之上；以及 導線，被配置為將第一接觸插塞的上部與第二接觸插塞的上部連接。7.如權利要求6所述的三維半導體器件， 其中，阻擋層具有比接觸區域的平面面積小的面積，以及具有形成在接觸區域中的從最高端的柵極線至最底端的柵極線的高度。8.如權利要求6所述的三維半導體器件，其中，第一接觸插塞連接至阻擋層上部處的導線，以及連接至阻擋層下部處的外圍電路。9.如權利要求8所述的三維半導體器件，其中，外圍電路包括行解碼器。10.一種三維半導體器件，包括: 行解碼器；以及 存儲單元陣列，包括源極選擇線、字線和漏極選擇線， 其中，源極選擇線、字線和漏極選擇線順序地層疊在行解碼器之上， 其中，第一減薄區域、存儲區域和第二減薄區域沿第一方向定義在存儲單元陣列中， 其中，源極選擇線通過形成在第一減薄區域中的第一接觸插塞而連接至行解碼器，以及 其中，字線和漏極選擇線分別通過形成在第二減薄區域中的第二接觸插塞和第三接觸插塞而連接至行解碼器。
【文檔編號】H01L27/115GK106098693SQ201510727759
【公開日】2016年11月9日
【申請日】2015年10月30日
【發明人】李相范
【申請人】愛思開海力士有限公司