用以降低布局面積的存儲器位單元的制作方法
【專利摘要】本發明涉及用以降低布局面積的存儲器位單元，具體揭示在不具有局部互連層而具有改進的光刻適印性的情況下以小型化位單元設置SRAM位單元的方法以及實現方法。實施例包括：在M1層中設置第一顏色結構，包括第一字線、第一位線、第二位線、第一接地線、第二接地線、第二鎖存線或其組合，其中，該第一顏色結構包括比端邊長的側邊；在該M1層中設置第二顏色結構，包括第二字線、第一電源線、第二電源線、第一鎖存線或其組合，其中，該第二顏色結構包括比端邊長的側邊；以及形成包括該第一顏色結構及該第二顏色結構的位單元，其中，相鄰端邊包括第一顏色結構端邊與第二顏色結構端邊。
【專利說明】
用從降低布局面積的存儲器位單元
技術領域
[0001 ] 本掲露設及小型化靜態隨機訪問存儲器（static random access memo;ry;SRAM) 位單元的制造，尤其適用于28納米(nm)技術節點及W下的SRAM位單元。
【背景技術】
[0002] 隨著技術進步W及晶體管裝置的尺寸持續縮小，半導體的制造要求更先進的制 程/設備（晶圓制造廠），其可能要求半導體制造商作額外的投資。例如，為制造20或14納米 節點的裝置，將需要更新生產28納米節點裝置的晶圓制造廠。但是，對于半導體制造商來 說，在不對當前的晶圓制造廠作重大投資的情況下能夠生產更小間距的裝置將會很有利。 生產28納米節點裝置的晶圓制造廠可能用W生產例如22納米節點的裝置，其仍能提供益 處，例如更小且更有效的IC裝置。
[0003] 圖1示意顯示具有雙重圖案化金屬層結構的位單元的示例電路圖。如圖所示，位單 元100包括通柵IOla及10化、反相器102a及102b、位線103a及103b、字線105a及10化W及內 部節點107a及107b，W通過分別包括P型金屬氧化物半導體（P-type metal-OXide- semi conductor; PMOS) 109a 及 PMOS 109b W 及n 型金屬氧化半導體 （n-type metal-oxide- semiconductor;醒OS) 11 la及醒OSmb的該兩個反相器配置鎖存器。各反相器與其相應的 電源線113a或113b W及接地線115a或11加連接。內部節點107a與由字線105a控制的通柵 IOla連接，且內部節點10化與由字線10化控制的通柵1〇化連接。
[0004] 實施更小節點技術的挑戰之一在光刻（lithography)制程領域中，該光刻制程用 W將電路設計的不同層印刷/圖案化至娃(Si)襯底的表面上，W創建裝置(例如晶體管)及 電路，從而形成IC裝置。圖案化IC裝置的緊湊區域中的更小的技術節點可能困難且耗時。在 一些例子中，單圖案化光刻制程可能與定義緊湊層(例如存儲器位單元中的metall(金屬1; Ml)層)無法兼容，其中，該Ml層可能被限于印刷于低于90納米金屬間距(包括45納米線寬及 45納米間距）的娃襯底上。
[0005] 圖2A顯示具有單圖案化金屬層結構的SRAM單元的示例布局圖。在此例子中，該布 局用于典型SRAM存儲器單元，該單元包括作為著陸墊201的Ml字線結構、作為著陸墊203的 Ml接地線結構、Ml位線結構205 W及metal2(M2)層結構207。另外，該布局包括主動區接觸 209、金屬接觸211W及用W提供Ml層結構20U203及205與M2層結構207的不同互連的Vial (過孔1)結構213。不過，此布局可能難W印刷于襯底上，因為該金屬結構可能彼此太接近， W致不能通過同一圖案化制程來印刷。如圖所示，例如，字線著陸墊201可能太靠近接地線 著陸墊203, W及著陸墊201與203可能太靠近位線結構205。如此，進一步縮小存儲器單元的 設計可能變得更加困難。
[0006] 圖2B顯示包括可能占用IC裝置中的大量空間的單圖案化金屬線（例如Ml層結構 215及217)的存儲器單元布局的另一個例子。不過，如果該存儲器單元的高度降低(例如為 了減少所占用的空間），則尤其當通過單圖案化制程圖案化時，Ml層結構217之間的端到端 (tip-to-tip)間距(其中，該端是指該結構的較窄側)將變得太近，從而負面影響光刻適印 性（lithographic printability)W及可靠性。不過，更先進的雙重圖案化光刻制程可解決 上述挑戰中的一些。
[0007]圖3A及3B顯示使用雙重圖案化光刻制程的存儲器單元的示例布局圖。在雙重圖案 化中，可使用光刻-蝕刻-光刻-蝕刻、光刻-凍結-光刻-蝕刻、自對準-雙重圖案化或類似制 程。
[000引圖3A顯示局部互連層W及ViaO(過孔0)結構。存儲器單元300(例如2x2陣列的其中 一個存儲器單元)包括ViaO結構301W將金屬層結構與主動區接觸連接（出于說明方便未顯 示）。局部互連層(或者主動接觸區）303與ViaO接觸區301連接，W及另一個局部互連層305 用W將內部節點與多晶接觸區307連接，該多晶接觸區與多晶柵區連接（出于說明方便未顯 示）。顯示另一個多晶接觸區309與字線的多晶柵極接觸（出于說明方便未顯示）。運些局部 互連層允許靈活設置ViaO接觸W與Ml層連接。通過局部互連層，主動接觸層被單圖案化，W 使內部節點端到端定位，例如主動接觸區305與另一個主動區305a。另外，多晶接觸區經單 圖案化W使多晶接觸區307與下一單元中的相鄰多晶接觸區307a端到端定位。
[0009] 圖3B顯示與圖3A關聯的Ml層結構及Vial結構。如圖3B中所示，局部互連層與Ml層 不直接連接，W在形成與ViaO結構301接觸的Ml層的形狀上具有靈活性。圖3A中的單元300 的Ml層結構包括Ml接地線結構311a及31化、Ml字線結構313a及313b、Ml電源線結構315 W及 Ml位線結構317a及317b。在雙重圖案化制程中，位線結構317a及317b通過第一圖案化制程 形成且其它結構通過第二圖案化制程形成。通過圖3A中的局部互連層303及309,可不復雜 地配置重復陣列，因為圖3B中的單元包括對稱金屬層。
[0010] 在更先進的技術節點中（例如20納米及W下），使用線的中部來連接節點作為局部 互連。可在ViaO層下方添加局部互連層，ViaO可形成于Ml層下方。不過，局部互連層需要額 外的掩膜層，其將增加制造成本及時間。
[0011] 因此，需要不具有局部互連層而具有改進的光刻適印性的小型化位單元W及實現 方法。
【發明內容】
[0012] 本掲露的一個方面是在不具有局部互連層而具有改進的光刻適印性的情況下實 施小型化位單元的方法。
[0013] 本掲露的另一個方面是在不具有局部互連層的情況下W小型化位單元實施的裝 置。
[0014] 本掲露的額外方面W及其它特征將在下面的說明中闡述，且本領域的普通技術人 員在檢查下文W后將在某種程度上清楚該些額外方面W及其它特征，或者該些額外方面W 及其它特征可自本掲露的實施中獲知。本掲露的優點可如所附權利要求中所特別指出的那 樣來實現和獲得。
[0015] 依據本掲露，一些技術效果可通過一種方法在某種程度上實現。該方法包括:在Ml 層中設置第一顏色結構，包括第一字線、第一位線、第二位線、第一接地線、第二接地線、第 二鎖存線或其組合，其中，該第一顏色結構包括比端邊(tip edge)長的側邊(side edge); 在該Ml層中設置第二顏色結構，包括第二字線、第一電源線、第二電源線、第一鎖存線或其 組合，其中，該第二顏色結構包括比端邊長的側邊;形成包括該第一顏色結構及該第二顏色 結構的位單元，其中，相鄰端邊包括第一顏色結構端邊與第二顏色結構端邊；W及形成四個 位單元的陣列，包括位于左下位置的第一位單元、位于右下位置的第二位單元、位于左上位 置的第=位單元W及位于右上位置的第四位單元，其中，該第二位單元的布局是該第一位 單元的布局的鏡像，該第=位單元的布局與該第二位單元的該布局相同，且該第四位單元 的布局與該第一位單元的該布局相同。
[0016] 另一個方面包括借由通過第一圖案化制程同時形成該第一顏色結構來設置該第 一顏色結構。一個方面包括借由通過第二圖案化制程同時形成該第二顏色結構來設置該第 二顏色結構。
[0017] -些方面包括設置與該第一電源線的第一端邊相鄰的該第一接地線的第一端邊； 設置與該第二鎖存線的第一端邊相鄰的該第一鎖存線的第一端邊；W及設置與該第二電源 線的第一端邊相鄰的該第二接地線的第一端邊。
[0018] 其它方面包括設置與該第二位線的第一端邊相對的該第一電源線的第二端邊;設 置與該第一字線的第一側邊相鄰的該第一鎖存線的第二端邊;設置與該第二字線的第一側 邊相鄰的該第二鎖存線的第二端邊;設置與該第二接地線的第一側邊相鄰的該第二字線的 第一端邊;W及設置與該第一位線的第一端邊相對的該第二電源線的第二端邊。
[0019] 特定的方面包括沿該位單元的第一邊端到端形成該第一接地線、第一電源線W及 第二位線;沿與該第一邊相對的該位單元的第二邊端到端形成該第一位線、第二電源線W 及第二接地線；W及在該位單元的該第一與第二邊之間端到端形成該第一及第二鎖存線。
[0020] 在一些方面中，第一顏色結構端邊或側邊與第二顏色結構端邊或側邊之間的間距 小于同一顏色結構的兩個端邊、兩個側邊或是端邊與側邊之間的間距。在一個方面中，該第 一顏色結構端邊與相鄰該第二顏色結構端邊之間的該間距小于該同一顏色結構的兩個相 鄰端邊之間的該間距。
[0021] 另一個方面包括設置該第一字線由該第一位單元與該第二位單元共用；W及設置 另一個第二字線由該第=位單元與該第四位單元共用，其中，該第一字線的第二端邊與另 一個第二字線的第一端邊相鄰。一個方面包括設置接觸W將該第一顏色結構及該第二顏色 結構與柵極結構或主動區直接連接。
[0022] 本掲露的另一個方面包括存儲器裝置，該存儲器裝置包括:位于Ml層中的第一顏 色結構，包括第一字線、第一位線、第二位線、第一接地線、第二接地線、第二鎖存線或其組 合，其中，該第一顏色結構包括比端邊長的側邊;位于該Ml層中的第二顏色結構，包括第二 字線、第一電源線、第二電源線、第一鎖存線或其組合，其中，該第二結構包括比端邊長的側 邊;包括該第一顏色結構及該第二顏色結構的位單元，其中，相鄰端邊包括第一顏色結構端 邊與第二顏色結構端邊；W及四個位單元的陣列，包括位于左下位置的第一位單元、位于右 下位置的第二位單元、位于左上位置的第=位單元W及位于右上位置的第四位單元，其中， 該第二位單元的布局是該第一位單元的布局的鏡像，該第=位單元的布局與該第二位單元 的該布局相同，且該第四位單元的布局與該第一位單元的該布局相同。
[0023] 在該存儲器裝置的一些方面中，該位單元還包括:與該第一電源線的第一端邊相 鄰的該第一接地線的第一端邊;與該第二鎖存線的第一端邊相鄰的該第一鎖存線的第一端 邊;W及與該第二電源線的第一端邊相鄰的該第二接地線的第一端邊。
[0024] 在該存儲器裝置的一些方面中，該位單元包括:與該第二位線的第一端邊相對的 該第一電源線的第二端邊;與該第一字線的第一側邊相鄰的該第一鎖存線的第二端邊;與 該第二字線的第一側邊相鄰的該第二鎖存線的第二端邊;與該第二接地線的第一側邊相鄰 的該第二字線的第一端邊；W及與該第一位線的第一端邊相對的該第二電源線的第二端 邊。
[0025]在該存儲器裝置的另一個方面中，該位單元包括:沿該位單元的第一邊端到端布 置的該第一接地線、第一電源線W及第二位線;沿與該第一邊相對的該位單元的第二邊端 到端布置的該第一位線、第二電源線W及第二接地線；W及在該位單元的該第一與第二邊 之間端到端布置的該第一及第二鎖存線。
[00%]在該裝置的一些方面中，第一顏色結構端邊或側邊與第二顏色結構端邊或側邊之 間的間距小于同一顏色結構的兩個端邊、兩個側邊或是端邊與側邊之間的間距。在該裝置 的一個方面中，該第一顏色結構端邊與相鄰該第二顏色結構端邊之間的該間距小于該同一 顏色結構的兩個相鄰端邊之間的該間距。
[0027] 在該存儲器裝置的另一個方面中，該第一字線由該第一位單元與該第二位單元共 用；W及另一個第二字線由該第=位單元與該第四位單元共用，其中，該第一字線的第二端 邊與另一個第二字線的第一端邊相鄰。該存儲器裝置的一些方面包括用W將該第一顏色結 構及該第二顏色結構與柵極結構或主動區直接連接的接觸。
[0028] 本領域的技術人員從下面的詳細說明中將很容易了解額外方面W及技術效果，在 該詳細說明中，通過示例用W執行本掲露的最佳模式來簡單說明本掲露的實施例。本領域 的技術人員將意識到，本掲露支持其它及不同的實施例，且其若干細節支持在各種顯而易 見的方面的修改，所有運些都不背離本掲露。相應地，附圖及說明將被看作說明性質而非限 制性質。
【附圖說明】
[0029] 附圖中的圖形示例顯示(而非限制)本掲露，附圖中類似的附圖標記表示類似的元 件，其中：
[0030] 圖1示意顯示具有雙重圖案化金屬層結構的位單元的示例電路圖；
[0031] 圖2A及2B顯示具有單圖案化金屬層結構的SRAM位單元的示例布局圖；
[0032] 圖3A及3B顯示使用雙重圖案化光刻制程的位單元的示例布局圖；
[0033] 圖4顯示依據本掲露的示例實施例具有雙重圖案化金屬層而不具有局部互連層的 位單元的陣列及布局；
[0034] 圖5顯示依據本掲露的示例實施例的陣列中的位單元的配置；
[0035] 圖6顯示依據本掲露的示例實施例在Ml層結構之間的連接性；
[0036] 圖7顯示依據本掲露的示例實施例的位單元的基礎層；W及
[0037] 圖8顯示依據本掲露的示例實施例與具有雙重圖案化金屬層結構的位單元關聯的 多晶結構及多晶切割區。
【具體實施方式】
[0038] 在下面的說明中，出于解釋目的，闡述許多具體細節來提供有關示例實施例的充 分理解。不過，應當很清楚，可在不具有運些具體細節或者具有等同布置的情況下實施示例 實施例。在其它例子中，W方塊圖形式顯示已知的結構及裝置，W避免不必要地模糊示例實 施例。此外，除非另外指出，否則說明書及權利要求中所使用的表示組分、反應條件等的量、 比例及數值屬性的所有數字將被理解為通過術語"大約"在所有情況下都被修改。
[0039] 本掲露處理并解決在不具有局部互連層的情況下制造緊湊位單元時伴隨的光刻 困難問題。為處理并解決此類問題，本掲露例如尤其是使用雙重圖案化制程來形成Ml層結 構，對該Ml層結構不對稱著色來使布局避免相同顏色的端到端間距，從而將該Ml層圖案有 效且可靠地印刷于娃晶圓上來提升可制造性。
[0040] 圖4顯示依據本掲露的示例實施例具有雙重圖案化金屬層結構而不具有局部互連 層的位單元陣列的布局圖。
[0041 ] 在此例子中，陣列400包括四個位單元400曰、4006、400(3^及400(1，^形成2又2 SRAM。通過集成較小的重復陣列可形成更大的陣列。該些位單元相同并通過使用Ml層中的 雙重圖案化金屬層結構(包括第一結構(例如第一顏色)及第二結構(例如第二顏色））來形 成。不過，如進一步所述，該陣列中一些位單元的布局相對該陣列中其它位單元翻轉。就位 單元400a而言，該單元包括Ml層結構，例如字線401a及40化、位線403a及403b、接地線405a 及40化、電源線407a及407b W及鎖存線409a及409b。該Ml層結構呈包括端邊及側邊的矩形， 其中，側邊比端邊長。字線401a、位線403a及403b、接地線405a及40化W及鎖存線409b通過 使用已知作為第一顏色制程的第一圖案化創建。另外，字線40化、電源線407a及407bW及鎖 存線409a通過使用第二圖案化或第二顏色制程創建。如圖所示，在該位單元的布局中，兩個 相鄰端邊包括第一結構端邊與第二結構端邊。例如，區域411、413、415及417中所示的端邊 分別包括與第二顏色結構的端邊(例如通過第二圖案化創建)相鄰的第一顏色結構的端邊 (例如通過第一圖案化創建）。也就是，在411中，40加的端邊與407b的端邊相鄰；在413中， 409b的端邊與409a的端邊相鄰；在415中，407a的端邊與405a的端邊相鄰；W及在417中， 401a的端邊與419a的端邊相鄰。
[0042] 如圖所示，該Ml層的第一及第二結構（例如第一及第二顏色）不對稱設置，W避免 同一結構端到端布置，從而提升于娃襯底上的該Ml層圖案的印刷/圖案化制程的可靠性，其 將提升IC裝置中的緊湊位單元的可制造性。如果端到端設置相同類型/顏色結構(例如第一 或第二），則在該些端之間將需要更多的空間來可靠地印刷該些結構。一般來說，在位單元 400a的示例布局中，大多數間距規則比標準單元布局的規則略嚴格。
[0043] 另外，如圖所示，與位單元400a相鄰的是位單元40化，位單元40化的布局是位單元 400a的布局的水平翻轉版本。另外，位單元400a與40化共用字線401曰。
[0044] 類似地，位單元400c與400d共用字線419a。另外，字線401a與字線419a具有不同的 結構(例如通過不同的圖案化制程創建)并W端到端形式設置，如417中所示。位單元400c的 布局與40化的布局相同，且位單元400d的布局與位單元400a的布局相同。
[0045] 作為替代配置，為實現緊湊的位單元布局，也可使用寬的端邊來降低一個矩形元 件的端邊與另一個的側邊之間的空間要求。例如，電源線407a的端邊超過60納米寬，其使電 源線407a的端邊能夠被當作側邊，其中，相同顏色端邊與相同顏色側邊之間的最小間距可 為56納米。如圖所示，電源線407a的端邊的寬度421超過60納米寬，其允許在電源線407a與 第一接地線405a之間配置相同顏色端到側形狀。表1包括與位單元中的不同結構的配置關 聯的示例測量結果。
[0046]
[
[0048」 表1
[0049] 圖5顯示依據本掲露的示例實施例的陣列中的位單元的配置，其中，圖形T'用W 說明圖4的位單元的布局之間的關系。如圖5的陣列400中所示，位單元400a位于左下角，位 單元40化位于右下角并具有與位單元400a的布局相比水平翻轉的布局。位單元400c位于左 上角，具有與400b相同的布局，W及位單元400d位于右上角，具有與400a相同的布局，或者 位單元400c的水平翻轉布局版本。
[0050] 圖6顯示依據本掲露的示例實施例的Ml層結構之間的連接性。如圖所示，在位單元 400a中，可使用多邊形接觸層601及方形接觸層603來分別與Ml層第一顏色605及第二顏色 607結構連接。另外，M2層結構（出于說明方便未顯示)可通過Vial層（出于說明方便未顯示） 與Ml層結構605及607連接。
[0051 ]圖7顯示依據本掲露的示例實施例的位單元的基礎層。如圖所示，位單元400a可包 括多晶結構701a及701bW形成晶體管柵極，該晶體管柵極可與包括方形接觸703及多邊形 接觸705的接觸層連接。
[0052] 圖8顯示依據本掲露的示例實施例與具有雙重圖案化金屬層結構的位單元關聯的 多晶結構及多晶切割區。多晶結構801a及80化可形成于n阱區805外部的n主動區803a W及n 阱區805內部的P主動區803b上。接觸層可形成于多晶層801a及80化、n主動區803a W及P主 動區803b上。可通過多晶柵極SOlaW及作為源/漏區的n主動區803a形成晶體管，且可在n主 動區803a及P主動區803b中形成各種晶體管。可在絕緣體上娃（si 1 icon-on-insulator; SOI)上形成晶體管，W增強性能，因為傳統平面晶體管可能無法針對尺寸縮小的幾何結構 實現高性能。另外，完全耗盡絕緣體上娃(fully depleted silicon on insulator;抑SOI) 可用W實現22納米技術節點及W下。
[0053] 如上所述，W不同的Ml結構設計、通過不同的光刻制程（例如不同顏色）圖案化的 位單元可不對稱地配置，W避免相同顏色沖突。例如，結構可經配置而不具有彼此相鄰的相 同顏色端到端。此類配置/布局能夠降低相鄰端到端結構之間的間距，同時改進光刻的適印 性，因為相同顏色端到端結構需要更大的間距。另外，通過包括位單元的布局的翻轉版本可 設計重復位單元的陣列。而且，所提出的位單元設計與傳統的位單元結構(例如28納米位單 元)兼容，其可W最小投資通過使用典型制程并在現有制造設施中制造。
[0054] 本掲露的實施例可實現數個技術效果，包括降低的位單元尺寸、與裝置制造關聯 的改進的光刻適印性等。本掲露的實施例適于各種工業應用，例如微處理器、智能電話、移 動電話、蜂窩手機、機頂盒、DVD記錄器及播放器、汽車導航、打印機及周邊設備、網絡及電信 設備、游戲系統W及數字相機。因此，本掲露在任意各種類型的高度集成半導體裝置中享有 工業適用性，尤其是對于28納米技術節點W及W下。
[0055] 在前面的說明中，參照本掲露的具體示例實施例來說明本掲露。不過，顯然，可對 其作各種修改及變更，而不背離如權利要求中所闡述的本掲露的較廣泛的精神及范圍。相 應地，說明書及附圖將被看作說明性質而非限制性質。要理解的是，本掲露能夠使用各種其 它組合及實施例，且支持在運里所表示的發明性概念的范圍內的任意修改或變更。
【主權項】
1. 一種方法，包括： 在metall(Ml)層中設置第一顏色結構，包括第一字線、第一位線、第二位線、第一接地 線、第二接地線、第二鎖存線或其組合，其中，該第一顏色結構包括比端邊長的側邊； 在該Ml層中設置第二顏色結構，包括第二字線、第一電源線、第二電源線、第一鎖存線 或其組合，其中，該第二顏色結構包括比端邊長的側邊； 形成包括該第一顏色結構及該第二顏色結構的位單元，其中，相鄰端邊包括第一顏色 結構端邊與第二顏色結構端邊;以及 形成四個位單元的陣列，包括位于左下位置的第一位單元、位于右下位置的第二位單 元、位于左上位置的第三位單元以及位于右上位置的第四位單元，其中，該第二位單元的布 局是該第一位單元的布局的鏡像，該第三位單元的布局與該第二位單元的該布局相同，且 該第四位單元的布局與該第一位單元的該布局相同。2. 如權利要求1所述的方法，還包括： 借由通過第一圖案化制程同時形成該第一顏色結構來設置該第一顏色結構。3. 如權利要求2所述的方法，還包括： 借由通過第二圖案化制程同時形成該第二顏色結構來設置該第二顏色結構。4. 如權利要求1所述的方法，其中，形成該位單元包括： 設置與該第一電源線的第一端邊相鄰的該第一接地線的第一端邊； 設置與該第二鎖存線的第一端邊相鄰的該第一鎖存線的第一端邊；以及 設置與該第二電源線的第一端邊相鄰的該第二接地線的第一端邊。5. 如權利要求4所述的方法，其中，形成該位單元還包括： 設置與該第二位線的第一端邊相對的該第一電源線的第二端邊； 設置與該第一字線的第一側邊相鄰的該第一鎖存線的第二端邊； 設置與該第二字線的第一側邊相鄰的該第二鎖存線的第二端邊； 設置與該第二接地線的第一側邊相鄰的該第二字線的第一端邊；以及 設置與該第一位線的第一端邊相對的該第二電源線的第二端邊。6. 如權利要求5所述的方法，其中，形成該位單元還包括： 沿該位單元的第一邊端到端形成該第一接地線、第一電源線以及第二位線； 沿與該第一邊相對的該位單元的第二邊端到端形成該第一位線、第二電源線以及第二 接地線；以及 在該位單元的該第一與第二邊之間端到端形成該第一及第二鎖存線。7. 如權利要求1所述的方法，其中，第一顏色結構端邊或側邊與第二顏色結構端邊或側 邊之間的間距小于同一顏色結構的兩個端邊、兩個側邊或是端邊與側邊之間的間距。8. 如權利要求7所述的方法，其中，該第一顏色結構端邊與相鄰該第二顏色結構端邊之 間的該間距小于該同一顏色結構的兩個相鄰端邊之間的該間距。9. 如權利要求1所述的方法，還包括： 設置該第一字線由該第一位單元與該第二位單元共用；以及 設置另一個第二字線由該第三位單元與該第四位單元共用，其中，該第一字線的第二 端邊與另一個第二字線的第一端邊相鄰。10. 如權利要求1所述的方法，還包括： 設置接觸以將該第一顏色結構及該第二顏色結構與柵極結構或主動區直接連接。11. 一種存儲器裝置，包括： 位于metall(Ml)層中的第一顏色結構，包括第一字線、第一位線、第二位線、第一接地 線、第二接地線、第二鎖存線或其組合，其中，該第一顏色結構包括比端邊長的側邊； 位于該Ml層中的第二顏色結構，包括第二字線、第一電源線、第二電源線、第一鎖存線 或其組合，其中，該第二結構包括比端邊長的側邊； 包括該第一顏色結構及該第二顏色結構的位單元，其中，相鄰端邊包括第一顏色結構 端邊與第二顏色結構端邊;以及 四個位單元的陣列，包括位于左下位置的第一位單元、位于右下位置的第二位單元、位 于左上位置的第三位單元以及位于右上位置的第四位單元，其中，該第二位單元的布局是 該第一位單元的布局的鏡像，該第三位單元的布局與該第二位單元的該布局相同，且該第 四位單元的布局與該第一位單元的該布局相同。12. 如權利要求11所述的存儲器裝置，其中，該位單元還包括： 與該第一電源線的第一端邊相鄰的該第一接地線的第一端邊； 與該第二鎖存線的第一端邊相鄰的該第一鎖存線的第一端邊；以及 與該第二電源線的第一端邊相鄰的該第二接地線的第一端邊。13. 如權利要求11所述的存儲器裝置，其中，該位單元還包括： 與該第二位線的第一端邊相對的該第一電源線的第二端邊； 與該第一字線的第一側邊相鄰的該第一鎖存線的第二端邊； 與該第二字線的第一側邊相鄰的該第二鎖存線的第二端邊； 與該第二接地線的第一側邊相鄰的該第二字線的第一端邊；以及 與該第一位線的第一端邊相對的該第二電源線的第二端邊。14. 如權利要求13所述的存儲器裝置，其中，該位單元還包括： 沿該位單元的第一邊端到端布置的該第一接地線、第一電源線以及第二位線； 沿與該第一邊相對的該位單元的第二邊端到端布置的該第一位線、第二電源線以及第 二接地線；以及 在該位單元的該第一與第二邊之間端到端布置的該第一及第二鎖存線。15. 如權利要求11所述的存儲器裝置，其中，第一顏色結構端邊或側邊與第二顏色結構 端邊或側邊之間的間距小于同一顏色結構的兩個端邊、兩個側邊或是端邊與側邊之間的間 距。16. 如權利要求15所述的存儲器裝置，其中，該第一顏色結構端邊與相鄰該第二顏色結 構端邊之間的該間距小于該同一顏色結構的兩個相鄰端邊之間的該間距。17. 如權利要求11所述的存儲器裝置，還包括： 該第一字線由該第一位單元與該第二位單元共用；以及 另一個第二字線由該第三位單元與該第四位單元共用，其中，該第一字線的第二端邊 與另一個第二字線的第一端邊相鄰。18. 如權利要求11所述的存儲器裝置，還包括： 用以將該第一顏色結構及該第二顏色結構與柵極結構或主動區直接連接的接觸。19. 一種方法，包括： 在metall(Ml)層中設置第一顏色結構，包括第一字線、第一位線、第二位線、第一接地 線、第二接地線、第二鎖存線或其組合，其中，該第一顏色結構包括比端邊長的側邊； 在該Ml層中設置第二顏色結構，包括第二字線、第一電源線、第二電源線、第一鎖存線 或其組合，其中，該第二顏色結構包括比端邊長的側邊； 形成包括該第一顏色結構及該第二顏色結構的位單元，其中，相鄰端邊包括第一顏色 結構端邊與第二顏色結構端邊，以及其中，該第一顏色結構端邊與相鄰該第二顏色結構端 邊之間的間距小于同一顏色結構的兩個相鄰端邊之間的間距；以及 形成四個位單元的陣列，包括位于左下位置的第一位單元、位于右下位置的第二位單 元、位于左上位置的第三位單元以及位于右上位置的第四位單元，其中，該第二位單元的布 局是該第一位單元的布局的鏡像，該第三位單元的布局與該第二位單元的該布局相同，且 該第四位單元的布局與該第一位單元的該布局相同。20.如權利要求19所述的方法，其中，形成該位單元包括： 設置與該第一電源線的第一端邊相鄰的該第一接地線的第一端邊； 設置與該第二鎖存線的第一端邊相鄰的該第一鎖存線的第一端邊； 設置與該第二電源線的第一端邊相鄰的該第二接地線的第一端邊； 設置與該第二位線的第一端邊相對的該第一電源線的第二端邊； 設置與該第一字線的第一側邊相鄰的該第一鎖存線的第二端邊； 設置與該第二字線的第一側邊相鄰的該第二鎖存線的第二端邊； 設置與該第二接地線的第一側邊相鄰的該第二字線的第一端邊； 設置與該第一位線的第一端邊相對的該第二電源線的第二端邊； 沿該位單元的第一邊端到端形成該第一接地線、第一電源線以及第二位線； 沿與該第一邊相對的該位單元的第二邊端到端形成該第一位線、第二電源線以及第二 接地線； 在該位單元的該第一與第二邊之間端到端形成該第一及第二鎖存線； 設置該第一字線由該第一位單元與該第二位單元共用；以及 設置另一個第二字線由該第三位單元與該第四位單元共用，其中，該第一字線的第二 端邊與另一個第二字線的第一端邊相鄰。
【文檔編號】H01L21/8244GK106098690SQ201610274376
【公開日】2016年11月9日
【申請日】2016年4月28日 公開號201610274376.0, CN 106098690 A, CN 106098690A, CN 201610274376, CN-A-106098690, CN106098690 A, CN106098690A, CN201610274376, CN201610274376.0
【發明人】J·金, M·拉希德
【申請人】格羅方德半導體公司