半導體裝置的制造方法

半導體裝置的制造方法
【專利摘要】實施方式的半導體裝置具備：第1半導體芯片；第1配線及第2配線，設置在所述第1半導體芯片的第1面的上方；第1端子，與所述第1配線的一端及所述第2配線的一端連接，且與外部連接；第2端子，與所述第1配線的另一端連接；及第3端子，與所述第2配線的另一端連接，且與所述第2端子連接。
【專利說明】半導體裝置
[0001]相關申請案
[0002]本申請案享有以美國臨時專利申請案62/153，925號(申請日:2015年4月28日)及美國專利申請案14/844，602號(申請日:2015年9月3日)為基礎申請案的優先權。本申請案通過參照這些基礎申請案而包含基礎申請案的全部內容。
技術領域
[0003]本發明的實施方式涉及一種半導體裝置。
【背景技術】
[0004]為了在半導體裝置中增大存儲器容量而提出有多芯片封裝。在多芯片封裝中，將多個核心芯片(半導體芯片)積層在封裝基板上而進行封裝。作為將多個核心芯片積層的方式，提出有TSV (Through Silicon Via，娃穿孔)方式。
[0005]在TSV方式中，在各核心芯片設置有TSV，且核心芯片間的TSV通過凸塊(焊球)而連接。另外，在最下層的核心芯片的下表面上設置有再配線層(RDL:Re-Distribut1nLayer)，經由該再配線層而將核心芯片與封裝基板連接。另外，在封裝基板與核心芯片之間設置有接口芯片。接口芯片經由再配線層而連接于封裝基板及核心芯片。經由這種再配線層而在芯片與基板之間傳輸電源電壓、接地電壓、及各種信號等。
[0006]再配線層的配線的配線寬度由設計規則決定。因此，為了降低配線電阻而無法自由地增大配線寬度。因此，尤其是在對再配線層供給電源電壓或接地電壓的情況下，為了降低配線電阻，作為同一電源電壓用或同一接地電壓用的再配線層而需要多條(例如2條)配線。這些多條配線將核心芯片側的端子或接口芯片側的端子與封裝基板側的端子連接。此時，因再配線層的制程上的制約而無法通過多條配線設置閉合回路(必須設置開口部)。其原因在于，通過形成閉合回路而配線間的寬度變小或者形成有銳角的圖案，由此樹脂(絕緣層)難以均勻地埋入至配線間。
[0007]相對于此，如圖6所示，在比較例中，在作為同一電源電壓用或同一接地電壓用的再配線層而形成有2條(一對)配線(配線330a、330b或配線330c、330d)時，在封裝基板100側設置有2個端子(凸塊IlOfUlOe或凸塊IlOcUlOd)。2條配線330各自的一端連接于該2個端子110的各者。由此，在封裝基板100側的端子110，2條配線330具有開口部。另一方面，2條配線330的另一端均連接于積層核心芯片300側或接口芯片200側的I個端子(通孔360或凸塊210)。
[0008]然而，通過在封裝100側設置有多個(此處為2個)端子110，封裝100側的端子110的總數變多。通常，封裝基板100側的端子110的尺寸/間距較積層核心芯片300側的端子360或接口芯片200側的端子210的尺寸/間距大。因此，若封裝基板100側的端子110的數量變多，則封裝尺寸變大。
[0009]另外，若封裝基板100側的端子110的數量變多，則通過端子110的布局而從一部分端子110至積層核心芯片300側的端子360或接口側的端子210為止的距離變遠。其結果，產生如下問題，即端子間的配線330變長而引起信號、電源電壓、及接地電壓等的配線電阻、電容、及電感的增加。
[0010]此外，對于1等高速信號，為了減少1間的偏斜而必須使配線長度一致。在該情況下，必須使其他配線330的長度與最長的配線(端子間的距離較遠的配線)330 —致。因此，即使是端子間的距離較近的配線330，也必須設置虛設配線而使其長度與最長的配線330 一致。其結果，配線330混雜而難以進行設計。

【發明內容】

[0011]本發明的實施方式提供一種能夠縮小封裝尺寸的半導體裝置。
[0012]實施方式的半導體裝置具備:第I半導體芯片；第I配線及第2配線，設置在所述第I半導體芯片的第I面的上方；第I端子，與所述第I配線的一端及所述第2配線的一端連接，且與外部連接；第2端子，與所述第I配線的另一端連接；及第3端子，與所述第2配線的另一端連接，且與所述第2端子連接。
【附圖說明】
[0013]圖1是表示實施方式的半導體裝置的俯視圖。
[0014]圖2是表示實施方式的半導體裝置的剖視圖，且為沿著圖1的A-A線的剖視圖。
[0015]圖3是將圖2中的虛線部放大所得的剖視圖。
[0016]圖4是表示實施方式的半導體裝置的剖視圖，且為沿著圖1的B-B線的剖視圖。
[0017]圖5是將圖4中的虛線部放大所得的剖視圖。
[0018]圖6是表示比較例的半導體裝置的俯視圖。
【具體實施方式】
[0019]以下，參照附圖對實施方式進行說明。在附圖中對相同部分標注相同的參照符號。
[0020]<實施方式>
[0021]以下，利用圖1至圖5對實施方式的半導體裝置進行說明。
[0022]在本實施方式中，在再配線層380內設置有例如同一電源電壓用或同一接地電壓用的 2 條配線 330a、330b (或 330c、330d)。針對這些配線 330a、330b (或 330c、330d)，在封裝基板100側設置有I個凸塊IlOa (或凸塊IlOb)，在接口芯片200側設置有2個凸塊210a、210b (或在積層核心芯片300側設置有2個通孔360c、360d)。由此，可減少較大尺寸的凸塊110的數量，從而可獲得減短再配線層380內的配線330等效果。以下，對實施方式詳細地進行說明。
[0023][實施方式中的構成]
[0024]利用圖1至圖5對實施方式的半導體裝置的構成進行說明。
[0025]圖1是表示實施方式的半導體裝置的俯視圖。
[0026]如圖1所示，實施方式的半導體裝置包括封裝基板100、接口芯片200、及積層核心芯片300。
[0027]封裝基板100安裝接口芯片200及積層核心芯片300。封裝基板100與外部連接，從外部對封裝基板100供給電源電壓VCC或接地電壓VSS。封裝基板100將來自外部的電源電壓VCC或接地電壓VSS直接供給至積層核心芯片300。封裝基板100將電源電壓VCC或接地電壓VSS供給至接口芯片200。或者，封裝基板100將電源電壓VCC或接地電壓VSS經由接口芯片200供給至積層核心芯片300。此外，在經由接口芯片200的情況下，封裝基板100并非僅供給電壓，也將來自外部的信號(數據信號及指令信號等)1供給至核心芯片 300。
[0028]積層核心芯片300包含例如NAND (Not AND，與非)閃存等存儲器電路、及存儲器控制器。積層核心芯片300存儲來自外部的數據等。
[0029]接口芯片200包含接口電路。接口電路包含邏輯電路、及模擬電路等。接口芯片200在封裝基板100與積層核心芯片300之間傳輸信號10、電源電壓、及接地電壓。
[0030]在俯視下，積層核心芯片300設置在封裝基板100內。另外，接口芯片200設置在積層核心芯片300內的中央部。封裝基板100的尺寸由積層核心芯片300的尺寸決定，并由這些決定封裝尺寸。
[0031]在俯視下，在積層核心芯片300的平面尺寸內設置有多個凸塊110、多條配線330、及多個通孔360。另外，在接口芯片200內設置有多個凸塊210。
[0032]多個凸塊110設置在第I方向(附圖左右方向)上的積層核心芯片300的兩端部，在兩端部的各者沿著第2方向(附圖上下方向)排列成例如2列。另外，排列在第I列的多個凸塊110與排列在第2列的多個凸塊110相互交錯地配置。多個凸塊110是與封裝基板100電連接的端子。從外部對各凸塊110供給信號10、電源電壓VCC、或接地電壓VSS中的任一者。
[0033]多個凸塊210設置在第I方向上的接口芯片200的兩端部，且在兩端部的各者沿著第2方向排列成2列。多個凸塊210是經由接口芯片200而與積層核心芯片300電連接的端子。對排列在第I方向的一對凸塊210a、210b供給同一信號10、同一電源電壓VCC、或同一接地電壓VSS。
[0034]多個通孔360在接口芯片200外沿著第2方向與多個凸塊210排列于同列。多個通孔360是與核心芯片300電連接的端子。對排列在第I方向的一對通孔360c、360d供給同一電源電壓VDD或同一接地電壓VCC。
[0035]配線330將任一凸塊110與一對凸塊210或者任一凸塊110與一對通孔360連接。
[0036]更具體地說，配線330a的一端及配線330b的一端與同一凸塊IlOa電連接。另外，配線330a的另一端與凸塊210a電連接，配線330b的另一端與凸塊210b電連接。由此，配線330a與配線330b在接口芯片200側(凸塊210a、210b側)具有開口部。凸塊210a與凸塊210b在接口芯片200內電連接。另外，凸塊210a及凸塊210b也可經由接口芯片200而與積層核心芯片300電連接。
[0037]另外，配線330c的一端及配線330d的一端與同一凸塊IlOb電連接。另外，配線330c的另一端與通孔360c電連接，配線330d的另一端與通孔360d電連接。由此，配線330c與配線330d在積層核心芯片300側(通孔360c、360d側)具有開口部。通孔360c與通孔360d在積層核心芯片300內電連接。
[0038]另外，信號1用的多個凸塊110與多個凸塊210之間分別具有不同的距離。這些全部利用同一長度的配線330電連接。因此，在距離較短的凸塊110與凸塊210之間的一部分設置有冗余配線部分。
[0039]此處，所謂冗余配線部分是指配線330中在凸塊110與凸塊210之間多余地加長的部分，實際上具有傳輸信號1的功能。
[0040]此外，通過2條(一對)配線330將凸塊110與凸塊210或通孔360連接，但也可利用3條以上的配線連接。在該情況下，配線330的數量與凸塊210或通孔360的數量相同。另外，在圖1中，作為信號1用而使用有I條配線330，但也可與電源電壓用及接地電壓用同樣地使用2條(一對)配線330。
[0041]圖2是表示實施方式的半導體裝置的剖視圖，且為沿著圖1的A-A線的剖視圖。
[0042]如圖2所示，在A-A線剖面中，在封裝基板(半導體基板)100的下表面上設置有凸塊120。在半導體裝置為BGA(Ball Grid Array，球柵陣列)封裝的情況下，凸塊120為焊球。封裝基板100經由凸塊120而與外部電連接。
[0043]在封裝基板100的上表面上設置有接口芯片(半導體芯片)200。
[0044]在接口芯片200及封裝基板100的上表面的上方設置有積層核心芯片300。積層核心芯片300包含多個核心芯片(半導體芯片)300a-300h。多個核心芯片300a_300h從下方側依次積層。在除最上層的核心芯片300h以外的各核心芯片300a-300g設置有從其上表面到達至下表面的TSV (貫通電極)310。而且，在各TSV310間設置有凸塊320。
[0045]在最下層的核心芯片300a的下表面上設置有配線330。在該配線330與接口芯片200之間設置有凸塊210。另一方面，在配線330與封裝基板100之間設置有凸塊110。配線330與接口芯片200之間的距離小于配線330與封裝基板100的距離。因此，凸塊210的尺寸(例如平面尺寸)小于凸塊110的尺寸。
[0046]以下，利用圖3對封裝基板100、接口芯片200、及核心芯片300的更詳細的連接剖面進行說明。
[0047]圖3是將圖2中的虛線部放大所得的剖視圖。此外，在圖3中，為了便于說明而表示配置在不同的剖面的凸塊110a、及凸塊210a、210b、210c。
[0048]如圖3所示，在封裝基板100的上表面上設置有絕緣層120。在該絕緣層120上設置有接口芯片200。因此，封裝基板100的上表面與接口芯片200的下表面之間被絕緣分離。另外，在封裝基板100的上表面上設置有電極墊130。
[0049]在接口芯片200的上表面上設置有電極墊220、240及絕緣層230。
[0050]在最下層的核心芯片300a的下表面上設置有絕緣層350，在該絕緣層350的下表面上設置有再配線層380。再配線層380包含配線330(配線330a、330b、330c)及絕緣層340。絕緣層340包含例如樹脂。
[0051]在配線330a、330b與電極墊130之間設置有凸塊110a。另外，在配線330a與電極墊220之間設置有凸塊210a，在配線330b與電極墊220之間設置有凸塊210b。
[0052]也就是說，封裝基板100與接口芯片200經由電極墊130、凸塊110a、配線330a、凸塊210a、及電極墊220而電連接，并且經由電極墊130、凸塊110a、配線330b、凸塊210b、及電極墊220而電連接。
[0053]另外，電極墊220經由接口芯片200內而與電極墊240電連接。在配線330e與電極墊240之間設置有凸塊210e。也就是說，電極墊220還經由接口芯片200、電極墊240、凸塊210e、及配線330e而與核心芯片300a (積層核心芯片300)電連接。
[0054]圖4是表示實施方式的半導體裝置的剖視圖，且為沿著圖1的B-B線的剖視圖。
[0055]如圖4所示，在B-B線剖面中，不同于A-A線剖面，而未在封裝基板100的上表面上設置接口芯片200及凸塊210。另外，配線330的一部分未經由接口芯片200而與核心芯片300a電連接。
[0056]以下，利用圖5對封裝基板100及核心芯片300的更詳細的連接剖面進行說明。
[0057]圖5是將圖4中的虛線部放大所得的剖視圖。此外，在圖5中，為了便于說明而表示配置在不同的剖面的凸塊110b、及通孔360c、360d。
[0058]如圖5所示，在封裝基板100的上表面上設置有絕緣層120及電極墊140。
[0059]在最下層的核心芯片300a的下表面上設置有電極墊370。電極墊370與核心芯片300a內的TSV310電連接。以覆蓋電極墊370的方式設置有絕緣層350，在該絕緣層350的下表面上設置有再配線層380。再配線層380包含配線330 (配線330c、330d)與絕緣層340。
[0060]在配線330c、330d與電極墊140之間設置有凸塊110b。另外，在絕緣層350內且在配線330c與電極墊370之間設置有通孔360c，在絕緣層350內且在配線330d與電極墊370之間設置有通孔360d。此處，通孔360的尺寸(例如平面尺寸)小于凸塊110的尺寸。
[0061]也就是說，封裝基板100與核心芯片300a(積層核心芯片300)經由電極墊140、凸塊110b、配線330c、通孔360c、及電極墊370而電連接，并且經由電極墊140、凸塊110b、配線330d、通孔360d、及電極墊370而電連接。
[0062][實施方式的效果]
[0063]根據本實施方式，在再配線層380內設置有例如同一電源電壓用或同一接地電壓用的2條配線330a、330b。配線330a、330b對接口芯片200供給電源電壓VCC或接地電壓VSS。針對這些配線330a、330b，在封裝基板100側設置有I個端子(凸塊IlOa)，且在接口芯片200側設置有2個端子(凸塊210a、210b)。而且，配線330a、330b的一端共通地連接于凸塊110a，另一方面，配線330a、330b的另一端分別連接于凸塊210a、210b的各者。由此，通過增加接口芯片200側的凸塊210的數量而設置配線330a、330b的開口部。也就是說，不增加封裝基板100側的大尺寸的凸塊110的數量而設置配線330a、330b。
[0064]根據所述構造，可相對于圖6所示的比較例而減少較大尺寸的凸塊110的數量。由此，可縮小積層核心芯片300及封裝基板100的尺寸，從而可謀求封裝尺寸的縮小。
[0065]另外，通過減少凸塊110的數量，而位于芯片端的凸塊110與凸塊210的距離與比較例相比變近。其結果，端子間的配線330變短，從而可使配線電阻、電容、及電感降低。
[0066]另外，可使1用的多條配線330中的最長的配線330較比較例短。由此，可減小1用的多條配線間的配線長度的差，從而可削減多余的冗余配線部分。
[0067]另外，通過減短配線長度或者削減冗余配線部分而可容易進行配線設計。此外，通過配線設計的自由度提高，而可容易改善裝置特性。
[0068]另外，根據本實施方式，在再配線層380內設置有例如同一電源電壓用或同一接地電壓用的2條配線330c、330d。配線330c、330d對積層核心芯片300供給電源電壓或接地電壓。針對這些配線330c、330d，在封裝基板100側設置有I個端子(凸塊110)，且在積層核心芯片300側設置有2個端子(通孔360c、360d)。而且，配線330c、330d的一端共通地連接于凸塊110，另一方面，配線330c、330d的另一端分別連接于通孔360c、360d的各者。由此，可獲得與所述相同的效果。
[0069]對本發明的若干實施方式進行了說明，但這些實施方式是作為例而提出來者，并未意圖限定發明的范圍。這些新穎的實施方式能以其他多種方式實施，且可在不脫離發明的主旨的范圍內進行各種省略、置換、變更。這些實施方式或其變形包含在發明的范圍或主旨中，并且包含在權利要求書所記載的發明及其均等的范圍內。
【主權項】
1.一種半導體裝置，其特征在于具備: 第I半導體芯片； 第I配線及第2配線，設置在所述第I半導體芯片的第I面的上方； 第I端子，與所述第I配線的一端及所述第2配線的一端連接，且與外部連接； 第2端子，與所述第I配線的另一端連接；及 第3端子，與所述第2配線的另一端連接，且與所述第2端子連接。2.根據權利要求1所述的半導體裝置，其特征在于:所述第I端子的尺寸大于所述第2端子及所述第3端子的尺寸。3.根據權利要求1所述的半導體裝置，其特征在于:所述第2端子及所述第3端子與所述第I半導體芯片的內部連接， 所述第2端子是設置在所述第I配線與所述第I半導體芯片之間的第I通孔， 所述第3端子是設置在所述第2配線與所述第I半導體芯片之間的第2通孔。4.根據權利要求3所述的半導體裝置，其特征在于:還具備第I電極墊，該第I電極墊設置在所述第I半導體芯片與所述第I通孔及所述第2通孔之間，且將所述第I通孔與所述第2通孔連接。5.根據權利要求1所述的半導體裝置，其特征在于:還具備基板， 所述基板的第I面經由第I凸塊與外部連接，所述基板的第2面與所述第I半導體芯片的所述第I面對向， 所述第I端子是設置在所述第I配線及所述第2配線與所述基板之間的第2凸塊。6.根據權利要求5所述的半導體裝置，其特征在于:還具備第2半導體芯片，該第2半導體芯片設置在所述基板與所述第I半導體芯片之間且所述基板的所述第2面上， 所述第2端子及所述第3端子與所述第2半導體芯片的內部連接， 所述第2端子是設置在所述第I配線與所述第2半導體芯片之間的第3凸塊， 所述第3端子是設置在所述第2配線與所述第2半導體芯片之間的第4凸塊。7.根據權利要求6所述的半導體裝置，其特征在于:還具備第2電極墊，該第2電極墊設置在所述第2半導體芯片與所述第3凸塊及所述第4凸塊之間，且將所述第3凸塊與所述第4凸塊連接。8.根據權利要求7所述的半導體裝置，其特征在于:所述第2電極墊經由所述第2半導體芯片而連接于所述第I半導體芯片。9.根據權利要求1所述的半導體裝置，其特征在于還具備: 第3半導體芯片，設置在所述第I半導體芯片的第2面的上方；及 第5凸塊，設置在所述第I半導體芯片與所述第3半導體芯片之間； 所述第I半導體芯片與所述第3半導體芯片經由所述電極及所述第5凸塊而連接。10.根據權利要求1所述的半導體裝置，其特征在于:所述第I半導體芯片包含存儲數據的存儲器電路。11.根據權利要求6所述的半導體裝置，其特征在于:所述第2半導體芯片包含有在所述基板與所述第I半導體芯片之間傳輸信號及電壓的接口電路。12.根據權利要求9所述的半導體裝置，其特征在于還具備: 第4半導體芯片，設置在所述第3半導體芯片的上方； 第6凸塊，設置在所述第3半導體芯片與所述第4半導體芯片之間；及 電極，從所述第3半導體芯片的上表面到達至下表面； 所述第I半導體芯片、所述第3半導體芯片、及所述第4半導體芯片經由所述第5凸塊、所述電極、及所述第6凸塊而連接。13.根據權利要求12所述的半導體裝置，其特征在于:所述第I半導體芯片、所述第3半導體芯片、及所述第4半導體芯片包含存儲數據的存儲器電路。14.根據權利要求12所述的半導體裝置，其特征在于:還具備基板， 所述基板的第I面經由第I凸塊而與外部連接，所述基板的第2面與所述第I半導體芯片的所述第I面對向， 所述第I端子是設置在所述第I配線及所述第2配線與所述基板之間的第2凸塊。15.根據權利要求14所述的半導體裝置，其特征在于:還具備第2半導體芯片，該第2半導體芯片設置在所述基板與所述第I半導體芯片之間且所述基板的所述第2面上， 所述第2端子及所述第3端子與所述第2半導體芯片的內部連接， 所述第2端子是設置在所述第I配線與所述第2半導體芯片之間的第3凸塊， 所述第3端子是設置在所述第2配線與所述第2半導體芯片之間的第4凸塊。16.根據權利要求15所述的半導體裝置，其特征在于:所述第2半導體芯片包含有在所述基板與所述第I半導體芯片、所述第3半導體芯片、及所述第4半導體芯片之間傳輸信號及電壓的接口電路。
【文檔編號】H01L23/48GK106098659SQ201610016717
【公開日】2016年11月9日
【申請日】2016年1月11日 公開號201610016717.4, CN 106098659 A, CN 106098659A, CN 201610016717, CN-A-106098659, CN106098659 A, CN106098659A, CN201610016717, CN201610016717.4
【發明人】稻垣真野, 小柳勝, 伊東干彥
【申請人】株式會社東芝