一種半導體分立器件csp封裝技術的制作方法
【專利摘要】本發明涉及半導體器件的芯片尺度封裝領域，具體為一種半導體分立器件CSP封裝技術。本發明采用聚酰亞胺材料來實現一體化鈍化封裝，無需專門的邦定封裝設備，且具有更好的絕緣性，耐高溫，耐輻射，熱阻小等優良性能；采用無引線的倒裝結構和多層金屬化技術，使得封裝電容從引線邦定的1?3pF下降到0.5?1pF,引線電感從2?4nH下降到0.5?1.5nH，由于采用倒裝散熱結構，熱阻也將下降為原來正裝結構的一半，從而使得封裝性能大大提升，并使PIN二極管的體積重量降低。
【專利說明】
一種半導體分立器件CSP封裝技術
技術領域
[0001]本發明涉及半導體器件的芯片尺度封裝領域，尤其涉及了芯片級CSP封裝技術研究的方法，具體為一種半導體分立器件CSP封裝技術。
【背景技術】
[0002]在當今的信息社會，集成電路和新型的半導體器件以及傳感器是整個信息技術的基礎，是一個國家發展水平的最重要的標志。對于智能手機，GSP設備，數碼相機，媒體播放器，筆記本電腦和平板電腦等便攜式電子產品，游戲機，醫療和保健設備，以及工業儀表中的負載切換的民用PIN微波二極管，技術較為成熟，生產廠家較多。但是隨著個人移動設備的發展，對于半導體器件體積和安裝尺寸的要求越來越高。
[0003]現有的PIN二極管理論是建立在垂直臺面結構基礎上的一維分析模型，而實際上廣泛運用于移動通訊等的PIN 二極管由于耐壓要求較低，寄生電容要求不高以及批量生產的技術考慮，一般采用二個引出端都處于表面的平面結構，而該結構中由于存在較深貫穿外延層的N+擴散區，電流路徑較長，因而寄生串聯電阻較大，而P+擴散區與兩N+擴散區之間的間距，對于流經I型區電流分布關系較大，如果間距過大，電流路徑增加將使寄生電阻增大，管芯面積過大影響成本。傳統的方法是采用表面貼裝封裝技術，該技術的二極管的占位面積，引腳間距及整體高度，并不足以應對最新一代便攜式電子系統設計正在見證的空間限制問題。
【發明內容】
[0004]針對上述存在問題或不足，為實現在PIN二極管制作過程中一體化封裝，封裝性能大大提升。本發明提供了一種半導體分立器件CSP封裝技術。
[0005]該半導體分立器件CSP封裝技術，其技術路線利用聚酰亞胺poIyimide材料來做封裝鈍化以及采用貼片引線的多層金屬化技術。
[0006]具體過程如下:
[0007]a、在N+型襯底(N+SUB)上先正向外延淀積CVD以得到10-15um的高阻外延層N-epi，摻雜濃度0.9 X 114Cm3?1.1 X 1014cm3，然后通過CVD生長出Si，再對Si進行氧化得出Si02，N+SUB、N-epi 和 S12 的長度相同；N+SUB 長度 L 為 250-350um，厚度 Wl 為 110-130um;N-epi 厚度W2 為 10-15um，Si02 厚度 W3 為 0.9-l.lum。
[0008]b、光刻P+區，擴硼:
[0009]利用光刻與擴散工藝制備P+區，距離S12層左側邊界28-32um，長度為60-100um，深度為I.3-1.7um，濃度為0.9 X 119Cm3?1.1 X 119Cm3，同時得到其上方的S12缺口。
[0010]c、光刻N+區:
[0011]采用步驟a的氧化工藝，制得S12填滿P+區上方的S12缺口；然后采用光刻與擴散工藝制備糾區，距3丨02層右側邊界17-2311111，長度與？+區相同，深度等于12，濃度0.9\119Cm3?1.1 X 119Cm3，同時得到N+區上方的S12缺口。
[0012]d、采用步驟a的氧化工藝，制得S12填滿N+區上方的S12缺口；然后光刻引線孔即P+區和N+區上方的S12缺口區，再采用物理氣相沉積(PVD)，在P+區和N+區的上方淀積Al，使其填充滿S12缺口處，并至S12上層。
[0013]P+區淀積Al超出S12層的厚度W4為1.3-1.7um，距離左側邊界20-25um，長度100-l20um;N+區淀積Al超出Si02層的厚度等于W4，距離右側邊界10-15um，長度100-120um，P+區淀積AI與N+區淀積AI不相交。
[0014]e、刻蝕淀積Al得到0.1-0.2um的凹槽;刻蝕完成烘干后，在Al表面層依次淀積0.8_1.2um厚度的W/Au，以及2.7-3.2um厚度的Cu;其中，W/Au層作為粘附層及阻擋層，Cu作為導電層。
[0015]f、聚酰亞胺旋涂，刻蝕。
[0016]在步驟e得到的襯底上表面旋涂聚酰亞胺涂層至整個涂層平整，然后對P+區和N+區空間上方的聚酰亞胺涂層進行刻蝕；
[0017]刻蝕后的聚酰亞胺涂層超出Cu層上方的厚度為13-17um，在左側邊界長度1^為23_27um，在右側邊界長度L2為18-22um ；
[0018]P+區上方刻蝕長度Lp為60-100um，N+區上方刻蝕長度Ln為60-100um，兩者之間距離L3，L1+L2+L3+LP+LN = L，L3〉O ο
[0019]g、聚酰亞胺二次旋涂加厚，電鍍加厚Cu，最后電鍍Sn以制作外部焊盤:
[0020]首先在Lp和Ln上方電鍍Cu，使Cu的高度比兩側聚酰亞胺高2-5um;然后在L^LdPL3聚酰亞胺涂層上方旋涂同樣厚度的聚酰亞胺;再于Cu上方電鍍Sn，Sn的高度比此時聚酰亞胺高4-1011111;再在肝51]13下方派射2?3111]1的。1:，最后在。1:下方旋涂15111]1?25111]1的聚酰亞胺。[0021 ]進一步的，本發明還包括一個步驟h、用DISC劃片機或寬激光劃片刻出深槽達到襯底，再填充聚酰亞胺作為側面保護，光刻留出鍍焊孔即電鍍Sn部分;再通過專用DISC或激光劃片機完成分割包裝。
[0022]所述聚酰亞胺材料為光敏聚酰亞胺。
[0023]本發明的CSP封裝技術研究方法，使PIN二極管的體積重量降低，采用聚酰亞胺材料來實現一體化鈍化封裝，無需專門的邦定封裝設備，且具有更好的絕緣性，耐高溫，耐輻射，熱阻小等優良性能。采用無引線的倒裝結構和多層金屬化技術，使得封裝電容從引線邦定的l_3pF下降到0.5-lpF，引線電感從2-4nH下降到0.5-1.5nH，由于采用倒裝散熱結構，熱阻也將下降為原來正裝結構的一半，從而使得封裝性能大大提升。
【附圖說明】
[0024]圖1是實施例的一體化芯片加工及芯片尺寸封裝技術流程示意圖；
[0025]附圖標記:N+SUB長度-L，P+區上方刻蝕長度_LP，N+區上方刻蝕長度-Ln，Lp與Ln之間的距離L3，N+SUB厚度-Wl，N-印i厚度-W2，S12厚度-W3，第一次旋涂的聚酰亞胺層-1，第二次旋涂的聚酰亞胺層-Π，側面保護的聚酰亞胺-1V。
【具體實施方式】
[0026]通過以下實施例并結合其附圖的描述，進一步理解其發明的目的和特點。
[0027]以下將對本發明的CSP芯片尺度封裝方法作進一步的詳細描述。所述CSP芯片尺寸封裝的具體實施結合圖1所示包括:
[0028]a、在N+SUB上先正向外延淀積(CVD)以得到12um的高阻外延層N-epi，摻雜濃度1.0X 1014cm3，然后通過化學氣相外延淀積(CVD)生長出Si，然后對Si進行氧化，得出Si02，L =300um,ffl = 120um ? ff2 = 12um ? ff3 = Ium；
[0029]b、光刻P+區，擴硼.即采用光刻與擴散工藝獲得距離邊界左側30um處，長度為80um，厚度3um，濃度1.0X 119Cm3的P+區以及P+區上方的S12缺口 ；
[0030 ] c、光刻N+區。采用步驟a中的氧化工藝，利用S i O2填滿P+區上方的S i O2缺口處，然后采用光刻與擴散工藝在距3102層邊界右側2011111處得到8011111長度，1211111厚度，濃度為1.0\119Cm3的N+區以及上方的S12缺口 ；
[0031]d、采用步驟a中的氧化工藝，利用Si O2填滿P+區上方的S i O2缺口處，光刻引線孔，采用真空蒸發鍍在3丨02上方淀積41，胃4=1.511111，距離邊界左側2411111，長度為11011111，距離邊界右側14um，長度為IlOum的Al以及填充滿S12缺口；
[0032]e、用等離子體刻蝕，來刻蝕鋁得到0.1um的凹槽;刻蝕成功烘干后在鋁表面層依次淀積得到Ium厚度的W/Au，3um厚度的Cu ；
[0033]f、在步驟e得到的基片上表面旋涂光敏聚酰亞胺涂層至整個涂層平整，然后對P+區和N+區空間上方的光敏聚酰亞胺涂層進行刻蝕；
[0034]刻蝕后的光敏聚酰亞胺涂層超出Cu層上方的厚度為15um，在左側邊界長度1^=26um，在右側邊界長度L2 = 20um ；
[0035]P+區上方刻蝕長度Lp = 80um，N+區上方刻蝕長度LN = 80um，兩者之間距離L3 =94um0
[0036]g、光敏聚酰亞胺二次旋涂加厚，電鍍加厚Cu，最后電鍍Sn以制作外部焊盤。
[0037]首先在Lp和Ln上方電鍍Cu，使Cu的高度比兩側光敏聚酰亞胺高2.4um;然后在L^L2和L3光敏聚酰亞胺上方旋涂同樣厚度的光敏聚酰亞胺;再于Cu上方電鍍Sn，Sn的高度比此時光敏聚酰亞胺高5um;再在N+SUB下方派射2.5um的pt，最后在pt下方旋涂20um的光敏聚酰亞胺。
[0038]h、用DISC劃片機或寬激光劃片刻出深槽達到襯底，再填充光敏聚酰亞胺作為側面保護，光刻留出鍍焊孔;再通過專用DISC或激光劃片機完成分割包裝。
[0039]封裝完成后，對該封裝測試得出，該封裝電容從引線邦定的2pF下降為0.8pF，引線電感由3nH下降為InH以下。
【主權項】
1.一種半導體分立器件CSP封裝技術，具體過程如下: a、在N+型襯底即N+SUB上先正向外延淀積CVD以得到10-15um的高阻外延層N-epi，摻雜濃度0.9 X 114Cm3?1.1 X 114Cm3，然后通過CVD生長出Si，再對Si進行氧化得出S12，N+SUB、N-印 i 和 S12 的長度相同；N+SUB長度L為 250-350um，厚度Wl 為 110-130um;N-epi 厚度 W2為10-1511111，5102厚度胃3為0.9-1.111111; b、光刻P+區，擴硼: 利用光刻與擴散工藝制備P+區，距離S12層左側邊界28-32um，長度為60-100um，深度為1.3-1.7um，濃度為0.9 X 119Cm3?1.1 X 119Cm3，同時得到其上方的S12缺口 ； C、光刻N+區: 采用步驟a的氧化工藝，制得S12填滿P+區上方的S12缺口；然后采用光刻與擴散工藝制備N+區，距S12層右側邊界17-23um，長度與P+區相同，深度等于W2，濃度0.9 X 119Cm3?1.1X 119Cm3，同時得到N+區上方的S12缺口 ； d、采用步驟a的氧化工藝，制得S12填滿N+區上方的S12缺口；然后光刻引線孔即P+區和N+區上方的S12缺口區，再采用物理氣相沉積PVD，在P+區和N+區的上方淀積Al，使其填充滿S12缺口處，并至S12上層； P+區淀積Al超出S12層的厚度W4為1.3-1.711111，距離左側邊界20-2511111，長度100-12011111;N+區淀積Al超出S12層的厚度等于W4，距離右側邊界10-15um，長度100-120um，P+區淀積Al與N+區淀積AI不相交； e、刻蝕淀積Al得到0.1-0.2um的凹槽；刻蝕完成烘干后，在Al表面層依次淀積0.8-1.2um厚度的W/Au，以及2.7-3.2um厚度的Cu;其中，W/Au層作為粘附層及阻擋層，Cu作為導電層； f、聚酰亞胺旋涂，刻蝕: 在步驟e得到的襯底上表面旋涂聚酰亞胺涂層至整個涂層平整，然后對P+區和N+區空間上方的聚酰亞胺涂層進行刻蝕； 刻蝕后的聚酰亞胺涂層超出Cu層上方的厚度為13-17um，在左側邊界長度1^為23-2711111，在右側邊界長度L^18-22um; P+區上方刻蝕長度Lp為60-100um，N+區上方刻蝕長度Ln為60-100um，兩者之間距離L3，Li+L2+L3+LP+LN=L，L3〉O; g、聚酰亞胺二次旋涂加厚，電鍍加厚Cu，最后電鍍Sn以制作外部焊盤: 首先在Lp和Ln上方電鍍Cu，使Cu的高度比兩側聚酰亞胺高2-5um;然后在L^LdPL3聚酰亞胺涂層上方旋涂同樣厚度的聚酰亞胺;再于Cu上方電鍍Sn，Sn的高度比此時聚酰亞胺高4-1011111;再在肝31]13下方派射2?3111]1的口1:，最后在。1:下方旋涂15111]1?25111]1的聚酰亞胺。2.如權利要求1所述半導體分立器件CSP封裝技術，其特征在于:所述刻蝕淀積Al采用濕法刻蝕或干法刻蝕。3.如權利要求1所述半導體分立器件CSP封裝技術，其特征在于:所述聚酰亞胺材料為光敏聚酰亞胺。4.如權利要求1所述半導體分立器件CSP封裝技術，其特征在于:在步驟g之后還包括一個步驟h; 步驟h、用DISC劃片機或寬激光劃片刻出深槽達到襯底，再填充聚酰亞胺作為側面保 護，光刻留出鍍焊孔即電鍍Sn部分;再通過專用DISC或激光劃片機完成分割包裝。
【文檔編號】H01L21/56GK106098552SQ201610562746
【公開日】2016年11月9日
【申請日】2016年7月18日
【發明人】汪昌, 陳勇, 趙建明
【申請人】電子科技大學