高密度電阻性隨機存取存儲器（rram）的制作方法
【專利摘要】一種電阻性隨機存取存儲器(RRAM)結構形成于支撐襯底上并且包括第一電極和第二電極。該第一電極是由在該支撐襯底上的硅化物化的鰭以及覆蓋該硅化物化的鰭的第一金屬內襯層制成的。具有可配置的電阻性質的電介質材料層覆蓋該第一金屬內襯層的至少一部分。該第二電極是由覆蓋該電介質材料層的第二金屬內襯層以及與該第二金屬內襯層相接觸的金屬填充物制成的。非易失性存儲器單元包括電連接于存取晶體管與位線之間的RRAM結構。
【專利說明】
高密度電阻性隨機存取存儲器(RRAM)
技術領域
[0001]本發明涉及集成電路，并且具體地涉及電阻性隨機存取存儲器(RRAM)類型的半導體非易失性存儲器。
【背景技術】
[0002]關于非易失性集成電路存儲器器件，電阻性隨機存取存儲器(RRAM)是一種新興技術。RRAM器件是使用電阻值(而不是電荷)存儲數據位的存儲器結構。每個RRAM單元包括電阻性材料層，可以改變該電阻性材料層的電阻值以表示對邏輯“O”數據位或邏輯“I”數據位的存儲。該電阻性材料(通常形式為電介質層)可以被制成為通過由跨電介質層施加第一編程電壓而形成的細絲或導電路徑來進行導電。在導電狀態下，單元被編程為用于存儲邏輯“O”數據值或邏輯“I”數據值之一。可以通過跨電介質層施加第二編程電壓來復位細絲或導電路徑，導致電介質層不導電。在不導電狀態下，單元被編程為用于存儲邏輯“O”數據值或邏輯“I”數據值中的另一個。
[0003]本領域中需要提供一種適用于高密度應用的RRAM單元結構。
【發明內容】
[0004]在實施例中，一種非易失性集成電路存儲器單元包括:支撐襯底；電阻性隨機存取存儲器結構，該電阻性隨機存取存儲器結構包括:第一電極，該第一電極包括在所述支撐襯底上的硅化物化的半導體鰭以及覆蓋所述硅化物化的半導體鰭的第一金屬內襯層；電介質材料層，該電介質材料層具有可配置的電阻性質并且覆蓋所述第一金屬內襯層的至少一部分；以及第二電極，該第二電極包括覆蓋所述電介質材料層的第二金屬內襯層以及與該第二金屬內襯層相接觸的金屬填充物；晶體管，該晶體管具有連接至該第一電極和該第二電極之一的第一源漏端子;源極線，該源極線連接至該晶體管的第二源漏端子;字線，該字線連接至該晶體管的柵極端子；以及位線，該位線連接至該第一電極和該第二電極中的另一個。
[0005]在實施例中，一種電阻性隨機存取存儲器(RRAM)結構包括:支撐襯底;第一電極，該第一電極包括在所述支撐襯底上的硅化物化的半導體鰭以及覆蓋所述硅化物化的半導體鰭的第一金屬內襯層；電介質材料層，該電介質材料層具有可配置的電阻性質并且覆蓋所述第一金屬內襯層的至少一部分；以及第二電極，該第二電極包括:覆蓋所述電介質材料層的第二金屬內襯層以及與該第二金屬內襯層相接觸的金屬填充物。
[0006]在實施例中，一種方法包括:對半導體材料進行圖案化以在支撐襯底上形成半導體鰭;對該半導體鰭進行硅化物化以產生硅化物化的半導體鰭;沉積第一金屬內襯層，該第一金屬內襯層覆蓋所述硅化物化的半導體鰭;沉積電介質材料層，該電介質材料層具有可配置的電阻性質并且覆蓋所述第一金屬內襯層;沉積第二金屬內襯層，該第二金屬內襯層覆蓋所述電介質材料層;在與該第二金屬內襯層相接觸的該硅化物化的半導體鰭的每一側上沉積金屬填充物;對該第一金屬內襯層和硅化物化的半導體鰭進行電接觸以提供電阻性隨機存取存儲器(RRAM)結構的第一電極；以及對該金屬填充物和第二金屬內襯層進行電接觸以提供該RRAM結構的第二電極。
【附圖說明】
[0007]為了更好地理解實施例，現在將僅以示例方式參考附圖，在附圖中:
[0008]圖1至圖11展示了形成用于非易失性存儲器單元中的電阻性隨機存取存儲器(RRAM)結構的工藝步驟；
[0009]圖12是結合有RRAM結構的非易失性存儲器單元的示意圖；以及
[0010]圖13至圖23展示了形成用于非易失性存儲器單元中的RRAM結構的工藝步驟。
【具體實施方式】
[0011]現在參照圖1至圖11，圖1至圖11展示了形成用于非易失性存儲器單元中的電阻性隨機存取存儲器(RRAM)結構的工藝步驟。將理解的是，附圖不一定示出按比例繪制的特征。
[0012]圖1示出了絕緣體上硅(SOI)半導體襯底10，該絕緣體上硅半導體襯底包括堆疊的半導體襯底12、絕緣層14和半導體層16。半導體層16根據應用可以是摻雜的，或者替代性地可以是未摻雜的(在這種情況下，SOI襯底10是“完全耗盡”型的)。例如，半導體層16可以具有35nm-50nm的厚度。絕緣層14在本領域中通常被稱為掩埋氧化物(BOX)層。
[0013]然后，在半導體層16上沉積包括二氧化硅(S12)層32和氮化硅(SiN)層34的硬掩模30。例如，可以使用化學氣相沉積(CVD)工藝以例如大約3nm-10nm的厚度來沉積二氧化硅層32。例如，可以使用化學氣相沉積(CVD)工藝以例如大約20nm-40nm的厚度來沉積氮化硅層34。在圖2中不出了結果。
[0014]然后，使用在本領域已知的光刻工藝來從半導體層16中限定多個鰭100。對硬掩模30進行圖案化，以在這些鰭100的期望位置處留下掩模材料36。然后，執行蝕刻操作穿過該掩模以在每個鰭100的每一側上開出多個孔102。在優選實施例中，限定這些鰭100的蝕刻延伸至到達絕緣層14的深度。這些鰭100可以具有6nm-12nm的寬度(w)和25nm-45nm的間距(P)(具有15nm-35nm的相鄰鰭之間的間隔)。刻蝕工藝的結果示出在圖3中。
[0015]在這些鰭100所位于的區域18之外，如在參考號20處所示出的，升高如針對淺溝槽隔離(STI)的絕緣物。例如，這可以通過在襯底上沉積可流動的氧化物、接著是圖案化和去除在這些鰭100的區域18中的氧化物來實現。掩模材料36也被去除。在圖4中示出了結果。
[0016]然后，如在圖5中所示出的，沉積鎳鉑(Ni Pt)層110以覆蓋這些鰭100。例如，層110可以具有3nm-10nm的厚度。然后，執行退火(例如，在400°C下，具備可選的在800°C的激光退火)。該退火至少將這些鰭100的硅材料的一部分轉化為金屬硅化物(例如，NiSix)，以便轉化硅鰭材料以形成多個硅化物化的鰭112。層110的未被反應的部分在退火之后被去除。在實施例中，對鰭100的尺寸、層110的厚度、所使用的材料以及所執行的退火的特性進行選擇，從而使得這些硅化物化的鰭112是完全硅化物化的結構(在這種情況下，鰭100的全部半導體材料都被轉化為硅化物)。在圖6中示出了結果。硅化物化的鰭112提供RRAM結構的一個電極。
[0017]使用化學氣相沉積(CVD)工藝沉積金屬材料(如例如，氮化鈦TiN)的內襯層120以覆蓋這些硅化物化的鰭112和絕緣層14。例如，層120可以具有5nm-10nm的厚度。使用原子層沉積(ALD)工藝沉積電介質材料(如例如，氧化鉿Hf O2)層122以覆蓋金屬層120。執行圖案化操作以提供對在區域18之外的層120和層122的去除。在圖7中示出了結果，圖7現在專注于區域18。層120輔助形成跨電介質層122的低阻態以便進行RRAM操作。
[0018]使用化學氣相沉積(CVD)工藝沉積金屬材料(如例如，氮化鈦TiN)的內襯層124以覆蓋層122。例如，層124可以具有5nm-10nm的厚度。然后，以金屬材料(如例如，鎢)來填充區域18以提供金屬填充物126。執行化學機械拋光(CMP)操作以在與層124共面的水平上對填充物126的頂表面進行平坦化。在圖8中示出了結果。層124輔助形成跨電介質層122的低阻態以便進行RRAM操作。金屬填充物126提供RRAM結構的另一個電極。
[0019]然后，使用濕法蝕刻工藝來使金屬填充物126的頂表面凹陷至這些硅化物化的鰭112的頂表面之下的水平。例如，此凹陷工藝的深度d可以是10nm-20nm。層124的位于凹陷的金屬填充物126’的頂表面之上的部分也被去除(例如，使用濕法剝離工藝)。層122的位于凹陷的金屬填充物126’的頂表面上方的部分也被去除(例如，使用濕法剝離工藝)。在圖9中不出了結果。
[0020]然后，進行保形絕緣材料沉淀，其中，執行后續的定向刻蝕以在這些硅化物化的鰭112的每一側上的層120的那些側表面上限定多個側壁間隔物130。在圖10中示出了結果。
[0021]然后，執行多種常規的后段制程(BEOL)工藝，以便對預金屬化電介質(PMD)層140進行沉積和平坦化并且形成金屬接觸150和152。在圖11中示出了結果。然后，可以在PMD層140上方提供一個或多個金屬化層，以便輔助進行對接觸150和152的電路互連。
[0022]相應地，形成電阻性隨機存取存儲器結構200以包括第一金屬板或電極(在硅化物化的鰭112上的層120)、電介質層122和第二金屬板(層124和凹陷的填充物126’)。將要注意的是，結構200包括兩個鰭112，但是這僅僅是作為舉例，應理解，每個結構200都可以從對任何合適的數量的鰭112進行圖案化和硅化物化來形成。結構200可以包括在非易失性存儲器單元202，如在圖12中示意性地示出的。單元202包括晶體管204，該晶體管具有通過接觸152連接至結構200的第一金屬板的第一源漏區以及連接至源極線SL的第二源漏區。晶體管204可以由襯底10支撐或者集成在其內，其中，在制造結構200之前或同時，使用多種眾所周知的晶體管制造技術制造該晶體管。用于單元202的字線(WL)連接至晶體管204的柵極端子。用于單元202的位線(BL)通過接觸150連接至結構200的第二金屬板。可以使用(和/或耦接至)這些金屬化層來提供源極線、字線和位線。
[0023]因為鰭的使用，所形成的結構支持高密度RRAM制造。
[0024]對存儲器單元內的RRAM結構的操作如下:當字線被設為邏輯高時，晶體管204導通。源極線被預設為邏輯高。如果位線電壓被設為>0.85V，在氧化鉿電介質層中形成導電細線。電流上升，并且單元進入低阻態。然后，對源極線進行放電，并且電壓降低。當位線電壓被設為低于-1.25V(其為復位電壓)并且字線被設為邏輯高時，導電細線溶解，并且單元返回到高阻態。
[0025]現在參照圖13至圖23，圖13至圖23展示了形成用于非易失性存儲器單元中的RRAM結構的工藝步驟。將理解的是，附圖不一定示出按比例繪制的特征。
[0026]圖13示出了包括半導體層16’的體半導體襯底10’。半導體層16’可以根據應用是摻雜的，或替代性地可以是未摻雜的。例如，半導體層16’可以具有30nm-80nm的厚度。
[0027]然后，在半導體層16’上沉積包括二氧化硅(S12)層32和氮化硅(SiN)層34的硬掩模30。例如，可以使用化學氣相沉積(CVD)工藝以例如大約3nm-10nm的厚度來沉積二氧化硅層32。例如，可以使用化學氣相沉積(CVD)工藝以例如大約20nm-40nm的厚度來沉積氮化硅層34。在圖14中不出了結果。
[0028]然后，使用在本領域已知的光刻工藝來從半導體層16’的上部部分中限定多個鰭100’。對硬掩模30進行圖案化，以在這些鰭100’的期望位置處留下掩模材料36。然后，執行蝕刻操作穿過該掩模以在每個鰭100’的每一側上開出多個孔102’。在優選實施例中，限定這些鰭100 ’的蝕刻從半導體層16 ’的頂表面延伸35]11]1-50111]1的深度。這些鰭100可以具有6nm-12nm的寬度(w)和25nm-45nm的間距(p)(具有15nm-35nm的相鄰鰭之間的間隔)。刻蝕工藝的結果示出在圖15中。
[0029]進行對可流動的氧化物材料的沉積，并且然后使用化學機械拋光(CMP)工藝對其進行平坦化。在這些鰭100’所位于的區域18中，使用干法蝕刻工藝使可流動的氧化物材料沉積凹陷，以便留下圍繞這些鰭100’的底部部分114的絕緣層22。在區域18之外，如在參考號20處所示出的那樣升高絕緣物。掩模材料36也被去除。在圖16中示出了結果。
[0030]然后，如在圖17中所示出的，沉積鎳鉑(NiPt)層110以覆蓋這些鰭100’。例如，層110可以具有3nm-10nm的厚度。然后，執行退火(例如，在400°C下，具備可選的在800°C的激光退火)。該退火至少將這些鰭100 ’的上部部分113內的硅材料的一部分轉化為金屬硅化物(例如，Ni Six )，以便轉化硅鰭材料以形成多個硅化物化的鰭112 ’。層110的未被反應的部分被去除。在實施例中，對鰭100’的尺寸、層110’的厚度、所使用的材料以及所執行的退火的特性進行選擇，從而使得這些硅化物化的鰭112 ’是完全硅化物化的結構(在這種情況下，在上部部分113內的鰭100’的全部半導體材料都被轉化為硅化物)。在圖18中示出了結果。將要注意的是，鰭100’的由非硅化物化的半導體材料制成的底部114保留以支撐每個鰭112’。硅化物化的鰭112 ’提供RRAM結構的一個電極。
[0031]使用化學氣相沉積(CVD)工藝沉積金屬材料(如例如，氮化鈦TiN)的內襯層120以覆蓋這些硅化物化的鰭112’和絕緣層22。例如，層120可以具有5nm-10nm的厚度。使用原子層沉積(ALD)工藝沉積電介質材料(如例如，氧化鉿Hf O2)層122以覆蓋金屬層120。執行圖案化操作以準許對在區域18之外的層120和層122的去除。在圖19中示出了結果，現在專注于區域18。層120輔助形成跨電介質層122的低阻態以便進行RRAM操作。
[0032]使用化學氣相沉積(CVD)工藝沉積金屬材料(如例如，氮化鈦TiN)的內襯層124以覆蓋層122。例如，層124可以具有5nm-10nm的厚度。然后，以金屬材料(如例如，鎢)來填充區域18以提供金屬填充物126。執行化學機械拋光(CMP)操作以在與層124共面的水平上對填充物126的頂表面進行平坦化。在圖20中示出了結果。層124輔助形成跨電介質層122的低阻態以便進行RRAM操作。金屬填充物126提供RRAM結構的另一個電極。
[0033]然后，使用濕法蝕刻工藝來使金屬填充物126的頂表面凹陷至這些硅化物化的鰭112’的頂表面之下的水平。例如，此凹陷工藝的深度d可以是10nm-20nm。層124的位于凹陷的金屬填充物126’的頂表面之上的部分也被去除(例如，使用濕法剝離工藝)。層122的位于凹陷的金屬填充物126’的頂表面之上的部分也被去除(例如，使用濕法剝離工藝)。在圖21中示出了結果。
[0034]然后，進行保形絕緣材料沉淀，其中，執行后續的定向刻蝕以在這些硅化物化的鰭112’的每一側上的層120的那些側表面上限定多個側壁間隔物130。在圖22中示出了結果。
[0035]然后，執行多種常規的后段制程(BEOL)工藝，以便對預金屬化電介質(PMD)層140進行沉積和平坦化并且形成金屬接觸150和152。在圖23中示出了結果。然后，可以在PMD層140上方提供一個或多個金屬化層，以便輔助進行對接觸150和152的電路互連。
[0036]相應地，形成電阻性隨機存取存儲器結構200以包括第一金屬板(在硅化物化的鰭112’上的層120)、電介質層122和第二金屬板(層124和凹陷的填充物126’)。將要注意的是，結構200包括兩個鰭112’，但是這僅僅是作為舉例，應理解，每個結構200都可以從對任何合適的數量的鰭112’進行圖案化和硅化物化來形成。結構200可以包括在非易失性存儲器單元202，如在圖12中示意性地示出的(之前所描述的)。
[0037]已經通過對本發明的示例性實施例的完整且信息性的描述的示例性且非限制性示例提供了之前的描述。然而，對于相關領域的技術人員而言，鑒于前面的描述，當結合附圖和所附權利要求書來閱讀本說明書時，各種修改和適配會變得明顯。然而，對本發明教導的所有這樣和類似的修改將仍然落入如所附權利要求書所確定的本發明的范圍之內。
【主權項】
1.一種非易失性集成電路存儲器單元，包括: 支撐襯底； 電阻性隨機存取存儲器結構，所述電阻性隨機存取存儲器結構包括: 第一電極，所述第一電極包括: 在所述支撐襯底上的硅化物化的半導體鰭；以及 覆蓋所述硅化物化的半導體鰭的第一金屬內襯層； 電介質材料層，所述電介質材料層具有可配置的電阻性質并且覆蓋所述第一金屬內襯層的至少一部分；以及 第二電極，所述第二電極包括: 覆蓋所述電介質材料層的第二金屬內襯層；以及 與所述第二金屬內襯層相接觸的金屬填充物； 晶體管，所述晶體管具有連接至所述第一電極和所述第二電極之一的第一源漏端子； 源極線，所述源極線連接至所述晶體管的第二源漏端子； 字線，所述字線連接至所述晶體管的柵極端子；以及 位線，所述位線連接至所述第一電極和所述第二電極中的另一個。2.如權利要求1所述的非易失性集成電路存儲器單元，其中，所述支撐襯底是絕緣體上硅(SOI)類型的。3.如權利要求2所述的非易失性集成電路存儲器單元，所述SOI類型襯底具有半導體層，并且其中，所述硅化物化的半導體鰭是從所述半導體層形成的。4.如權利要求1所述的非易失性集成電路存儲器單元，其中，所述支撐襯底是體襯底類型的。5.如權利要求4所述的非易失性集成電路存儲器單元，其中，所述硅化物化的半導體鰭是從所述體襯底的一部分形成的。6.如權利要求1所述的非易失性集成電路存儲器單元，進一步包括在所述硅化物化的半導體鰭的上部部分上的所述第一金屬內襯層的每一側上的多個側壁間隔物。7.如權利要求1所述的非易失性集成電路存儲器單元，進一步包括: 預金屬化電介質層； 第一接觸，所述第一接觸延伸穿過所述預金屬化電介質層以電連接至所述金屬填充物；以及 第二接觸，所述第二接觸延伸穿過所述預金屬化電介質層以電連接至在所述硅化物化的半導體鰭的頂表面處的所述第一金屬內襯層。8.如權利要求1所述的非易失性集成電路存儲器單元，其中，所述電阻性隨機存取存儲器結構進一步包括: 在所述支撐襯底上的附加的硅化物化的半導體鰭，所述第一金屬內襯層進一步覆蓋所述附加的硅化物化的半導體鰭； 所述電介質材料層進一步覆蓋所述第一金屬內襯層在所述附加的硅化物化的半導體鰭處的至少一部分； 所述第二金屬內襯層覆蓋在所述附加的硅化物化的半導體鰭處的所述電介質材料層；以及 所述金屬填充物與位于所述硅化物化的半導體鰭與所述附加的硅化物化的半導體鰭之間的所述第二金屬內襯層相接觸。9.如權利要求1所述的非易失性集成電路存儲器單元，其中，所述電介質材料層是由氧化鉿制成的。10.如權利要求1所述的非易失性集成電路存儲器單元，其中，所述硅化物化的半導體鰭包括完全硅化物化的半導體結構。11.一種電阻性隨機存取存儲器(RRAM)結構，包括: 支撐襯底； 第一電極，所述第一電極包括: 在所述支撐襯底上的硅化物化的半導體鰭；以及 覆蓋所述硅化物化的半導體鰭的第一金屬內襯層； 電介質材料層，所述電介質材料層具有可配置的電阻性質并且覆蓋所述第一金屬內襯的至少一部分；以及 第二電極，所述第二電極包括: 覆蓋所述電介質材料層的第二金屬內襯層；以及 與所述第二金屬內襯層相接觸的金屬填充物。12.如權利要求11所述的RRAM結構，其中，所述支撐襯底是絕緣體上硅(SOI)類型的。13.如權利要求12所述的RRAM結構，所述SOI類型襯底具有半導體層，并且其中，所述硅化物化的半導體鰭是從所述半導體層形成的。14.如權利要求11所述的RRAM結構，其中，所述支撐襯底是體襯底類型的。15.如權利要求14所述的RRAM結構，其中，所述硅化物化的半導體鰭是從所述體襯底的一部分形成的。16.如權利要求11所述的RRAM結構，進一步包括: 在所述支撐襯底上的附加的硅化物化的半導體鰭，所述第一金屬內襯層進一步覆蓋所述附加的硅化物化的半導體鰭； 所述電介質材料層進一步覆蓋所述第一金屬內襯層在所述附加的硅化物化的半導體鰭處的至少一部分； 所述第二金屬內襯層覆蓋在所述附加的硅化物化的半導體鰭處的所述電介質材料層；以及 所述金屬填充物與位于所述硅化物化的半導體鰭與所述附加的硅化物化的半導體鰭之間的所述第二金屬內襯層相接觸。17.如權利要求11所述的RRAM結構，其中，所述電介質材料層是由氧化鉿制成的。18.如權利要求11所述的RRAM結構，其中，所述硅化物化的半導體鰭包括完全硅化物化的半導體結構。19.一種方法，包括: 對半導體材料進行圖案化以在支撐襯底上形成半導體鰭； 對所述半導體鰭進行硅化物化以產生硅化物化的半導體鰭； 沉積第一金屬內襯層，所述第一金屬內襯層覆蓋所述硅化物化的半導體鰭； 沉積電介質材料層，所述電介質材料層具有可配置的電阻性質并且覆蓋所述第一金屬內襯層； 沉積第二金屬內襯層，所述第二金屬內襯層覆蓋所述電介質材料層； 在與所述第二金屬內襯層相接觸的所述硅化物化的半導體鰭的每一側上沉積金屬填充物； 對所述第一金屬內襯層和所述硅化物化的半導體鰭進行電接觸以提供電阻性隨機存取存儲器(RRAM)結構的第一電極；以及 對所述金屬填充物和所述第二金屬內襯層進行電接觸以提供所述RRAM結構的第二電極。20.如權利要求19所述的方法，進一步包括: 使所述電介質材料層、所述第二金屬內襯層和所述金屬填充物凹陷至在所述硅化物化的半導體鰭的頂表面以下的高度；以及 在與所述第一金屬內襯層相接觸的所述硅化物化的半導體鰭的上部部分的每一側上形成多個側壁間隔物。21.如權利要求19所述的方法，進一步包括: 沉積預金屬化電介質層； 形成第一接觸，所述第一接觸延伸穿過所述預金屬化電介質層以電連接至在所述娃化物化的半導體鰭的頂表面處的所述第一金屬內襯層；以及 形成第二接觸，所述第二接觸延伸穿過所述預金屬化電介質層以電連接至所述金屬填充物和所述第二金屬內襯層。22.如權利要求19所述的方法，其中，所述電介質材料層是由氧化鉿制成的。23.如權利要求19所述的方法，其中，所述支撐襯底是絕緣體上硅(SOI)類型的。24.如權利要求19所述的方法，其中，所述支撐襯底是體襯底類型的。25.如權利要求19所述的方法，其中，對所述半導體鰭進行硅化物化包括產生完全硅化物化的半導體鰭結構。
【文檔編號】H01L27/24GK106058044SQ201511021531
【公開日】2016年10月26日
【申請日】2015年12月30日
【發明人】柳青, J·H·張
【申請人】意法半導體公司