半導體器件及其制造方法

半導體器件及其制造方法
【專利摘要】一種半導體器件及其制造方法，所述半導體器件可以防止再配線之間的電短路。在銅再配線的各個側表面上形成阻擋膜。阻擋膜包括例如錳氧化物膜。所述阻擋膜也與阻擋金屬膜的各個端表面接觸，所述阻擋金屬膜的各個端表面位于從銅再配線的側表面向內后退的位置。通過銅再配線、阻擋膜和阻擋金屬膜形成再配線部。
【專利說明】半導體器件及其制造方法
[0001]相關申請的交叉引用
[0002]在此通過引用將于2015年4月10提交的日本專利申請N0.2015-080779的公開內容，包括說明書、附圖和摘要以整體的方式并入本文中。
技術領域
[0003]本發明涉及半導體器件及其制造方法，更具體地涉及適合用于包括銅再配線的半導體器件的技術。
【背景技術】
[0004]為了實現電子裝置的小型化等，在半導體器件領域一直在不斷開發晶圓級芯片規模封裝技術。晶圓級芯片規模封裝是涉及如下的技術:為了在半導體襯底(晶圓)上形成元件、布線(wiring)等進行一系列的處理，隨后形成鈍化膜，然后在鈍化膜上形成更多的布線、電極(焊盤)等。
[0005]在鈍化膜上形成的布線被稱為再配線。再配線的大小近似比在鈍化膜下形成的正常的布線的大小大一個數量級。適合用于再配線的材料為銅，其具有相對低的電阻(比電阻)和高的熱導率。
[0006]用于鍵合銅線的鍵合焊盤在再配線的表面處形成。作為鍵合焊盤，形成金(Au)膜等。具有在再配線中包括金膜的鍵合焊盤的這種結構被稱為“具有金焊盤(RAP)結構的再配線層”。
[0007]在形成鍵合焊盤之后，形成覆蓋再配線、鍵合焊盤等的聚酰亞胺膜。聚酰亞胺膜設置有用于暴露各個鍵合焊盤的開口。之后，將晶圓切成芯片。將銅線鍵合至芯片的半導體器件的鍵合焊盤，然后將半導體器件(芯片)密封(封裝)。應注意，專利文獻I為公開一般的銅布線的文獻的示例。
[0008]現有技術文獻
[0009]專利文獻
[0010]專利文獻1:日本未審專利申請公開N0.2012-204495

【發明內容】

[0011 ]對半導體器件進行作為可靠性評估中的一項的被稱為“高加速的溫度和濕度應力試驗(HAST)”的環境試驗。在環境試驗中，在將半導體器件暴露于高溫和高濕度下的環境的同時，向由銅制成的再配線施加相對高的電壓例如約幾十V至約100V。發明人已經確認，此時，銅在再配線之間沉淀，導致它們之間的電短路現象。
[0012]由本說明書的說明和附圖將會清楚本發明的其它問題和新穎特征。
[0013]根據一個實施方式的半導體器件包括半導體襯底、多層布線、鈍化膜、再配線部(redistribut1n port1n)、焊盤部和樹脂膜。形成覆蓋設置在多層布線中的最高位置的最上層布線且具有與最上層布線連通的開口的鈍化膜。再配線部包括再配線，所述再配線形成為與位于開口中的最上層布線的部分接觸且具有側表面和上表面。形成與再配線的上表面接觸的焊盤部。再配線部包括阻擋膜，所述阻擋膜形成為與再配線的側表面接觸且包含金屬氧化物膜。焊盤部包括由與用于阻擋膜的材料不同的材料制成的焊盤金屬膜。
[0014]根據另一個實施方式的半導體器件的制造方法包括以下步驟:形成多層布線；形成鈍化膜;形成再配線部；以及形成焊盤部。在形成再配線部的步驟中，形成與從開口暴露的最上層布線接觸的再配線部，所述再配線部包括具有側表面和上表面的再配線。包含至少第一金屬的金屬膜在除鈍化膜的表面和再配線的上表面之外的再配線的側表面處形成。形成包含第一金屬氧化物膜的阻擋膜，所述第一金屬氧化物膜通過經由對金屬膜施加熱處理而導致的第一金屬的氧化而形成。在形成焊盤膜時，由與用于阻擋膜的材料不同的材料形成焊盤金屬膜。
[0015]因此，在所述一個實施方式中的半導體器件通過所述阻擋膜可以防止再配線之間的電短路。
[0016]此外，在另一個實施方式中的半導體器件的制造方法在再配線的側表面處形成阻擋膜，從而產生可以防止再配線之間的電短路的半導體器件。
【附圖說明】
[0017]圖1為根據第一實施方式的半導體器件的橫截面圖。
[0018]圖2為顯示第一實施方式中的圖1中所示的半導體器件的制造方法中的一個步驟的局部橫截面圖。
[0019]圖3為顯示在第一實施方式中的圖2中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0020]圖4為顯示在第一實施方式中的圖3中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0021]圖5為顯示在第一實施方式中的圖4中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0022]圖6為顯示在第一實施方式中的圖5中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0023]圖7為顯示在第一實施方式中的圖6中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0024]圖8為顯示在第一實施方式中的圖7中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0025]圖9為顯示在第一實施方式中的圖8中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0026]圖10為顯示在第一實施方式中的圖9中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0027]圖11為顯示在第一實施方式中的圖10中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0028]圖12為顯示在第一實施方式中的圖11中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0029]圖13為顯示在第一實施方式中的圖12中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0030]圖14為顯示在第一實施方式中的圖13中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0031]圖15為顯示在第一實施方式中的圖14中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0032]圖16為顯示比較例中的半導體器件的制造方法中的一個步驟的局部橫截面圖。
[0033]圖17為顯示在圖16中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0034]圖18為用于說明比較例中的半導體器件的缺點的局部橫截面圖。
[0035]圖19為用于說明第一實施方式中的半導體器件的功能效果的局部橫截面圖。
[0036]圖20為用于說明第一實施方式中的半導體器件的其它功能效果的局部橫截面圖。
[0037]圖21為用于說明第一實施方式中的半導體器件的其它功能效果的第一局部放大的橫截面圖。
[0038]圖22為用于說明第一實施方式中的半導體器件的其它功能效果的第二局部放大的橫截面圖。
[0039]圖23為用于說明第一實施方式的修改例中的半導體器件的制造方法的圖。
[0040]圖24為顯示第一實施方式的修改例中的半導體器件的制造方法中的一個步驟的局部橫截面圖。
[0041]圖25為顯示在第一實施方式中的圖24中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0042]圖26為顯示在第一實施方式中的圖25中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0043]圖27為用于說明第一實施方式的修改例中的半導體器件的功能效果的局部橫截面圖。
[0044]圖28為根據第二實施方式的半導體器件的橫截面圖。
[0045]圖29為顯示第二實施方式中的圖28中所示的半導體器件的制造方法中的一個步驟的局部橫截面圖。
[0046]圖30為顯示在第二實施方式中的圖29中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0047]圖31為顯示在第二實施方式中的圖30中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0048]圖32為顯示在第二實施方式中的圖31中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0049]圖33為顯示在第二實施方式中的圖32中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0050]圖34為顯示在第二實施方式中的圖33中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0051]圖35為顯示在第二實施方式中的圖34中所示的步驟之后進行的另一個步驟的局部橫截面圖。
[0052]圖36為顯示在第二實施方式中的圖35中所示的步驟之后進行的另一個步驟的局部橫截面圖。
【具體實施方式】
[0053]第一實施方式
[0054]下文中，將對包括分別通過電鍍法形成的銅再配線和鍵合焊盤的半導體器件的示例進行說明。
[0055]如圖1中所示，通過在半導體襯底SUB的主表面處的預定區域中形成的元件隔離絕緣膜SI限定元件形成區域EFR。在元件形成區域EFR中形成作為一種半導體元件的晶體管TR。形成覆蓋晶體管TR的層間絕緣膜IL1。形成穿過層間絕緣膜ILl的接觸插塞CPG。
[0056]在層間絕緣膜ILl的表面上由例如鋁膜形成第一布線MLl。經由相應的接觸插塞CPG將第一布線MLl電連接到晶體管TR。形成覆蓋第一布線MLl的層間絕緣膜IL2。形成穿過層間絕緣膜IL2的通孔(vias)VAl。在層間絕緣膜IL2的表面上由例如鋁膜形成第二布線ML2。通過所述通孔VAl將各個第二布線ML2電連接至相應的第一布線MLl。
[0057]形成覆蓋第二布線ML2的層間絕緣膜IL3。形成穿過層間絕緣膜IL3的通孔VA2。在層間絕緣膜IL3的表面上由例如鋁膜形成第三布線ML3。第三布線ML3作為焊盤且通過通孔VA2電連接至第二布線ML2。在半導體器件中，第三布線ML3位于多層布線的最上層。
[0058]由氮化硅膜形成覆蓋第三布線ML3的鈍化膜PVF。鈍化膜PVF設置有與第三布線ML3連通的開口 PVH。形成與鈍化膜PVF和位于開口 PVH的底部的第三布線ML3的部分接觸的阻擋金屬膜MBR。
[0059]形成與阻擋金屬膜MBR接觸的銅再配線CPH。再配線CPH的大小近似比在鈍化膜PVF下形成的各個正常的第一至第三布線MLl至ML3的大小大一個數量級。例如，再配線CPH具有近似若干μπι的厚度和近似ΙΟμπι的寬度。
[0060]通過稍后將會說明的電鍍法形成銅再配線CPH。由例如鉻(Cr)膜、鈦(Ti)膜等形成阻擋金屬膜MBR。阻擋金屬膜MBR的各個端表面位于通過側蝕刻從銅再配線CPH的側表面向內(朝向開口PVH)后退的位置。
[0061]在銅再配線CPH的各個側表面上形成阻擋膜BRF。阻擋膜BRF包含例如錳氧化物膜ΒΜ0。阻擋膜BRF也與阻擋金屬膜MBR的端表面接觸，所述阻擋金屬膜MBR的端表面位于從銅再配線CPH的側表面向內后退的位置。由銅再配線CPH、阻擋膜BRF和阻擋金屬膜MBR形成再配線部CRL。
[0062]形成與銅再配線CPH的上表面接觸的焊盤部MPD。由鎳膜MNI和金膜MAU形成焊盤部MPD。在鎳膜MNI上形成金膜MAU(焊盤金屬膜)。形成覆蓋再配線部CRL的聚酰亞胺膜PID。在聚酰亞胺膜PID中形成用于暴露焊盤部MPD的開口 ΡΗΡ。將銅線CPW鍵合至位于開口 PHP的底部處的焊盤部MPD(金膜MAU)。本實施方式中的半導體器件的主要部分被如上所述的構成。
[0063]接下來，將通過示例的方式說明用于制造上述半導體器件的方法。首先，通過普通制造方法在半導體襯底SUB的區域中形成元件隔離絕緣膜SI，從而形成元件形成區域，然后在元件形成區域中形成晶體管TR(見圖1)。形成覆蓋晶體管TR等的包括第一至第三布線MLl至ML3的多層布線結構(見圖1)。
[0064]然后，如圖2中所示，例如通過化學氣相沉積(CVD)法由氮化硅膜形成覆蓋位于最上層的第三布線ML3的鈍化膜PVF。隨后，如在圖3中所示，通過光刻蝕處理和蝕刻處理形成暴露第三布線ML3的開口 PVH。然后，如圖4中所示，通過濺射等形成與鈍化膜PVF和位于開口PVH的底部的第三布線ML3的部分接觸的諸如鉻(Cr)膜或鈦(Ti)膜的阻擋金屬膜MBR。
[0065]之后，如圖5中所示，通過濺射等形成與阻擋金屬膜MBR接觸的銅籽晶膜(copperseed film)CPS。然后，如圖6中所示，形成暴露其中要通過光刻蝕處理形成再配線的區域且覆蓋剩下的其它區域的光刻膠圖案PR1。隨后，如在圖7中所示，通過使用銅籽晶膜CPS作為電極的電鍍方法在暴露的銅籽晶膜CPS的表面上形成銅鍍膜CF。銅鍍膜CF變成銅再配線CPH。之后，將光刻膠圖案PRl去除。
[0066]然后，如圖8中所示，形成暴露其中要通過光刻蝕處理形成焊盤部的銅再配線CPH的一部分且覆蓋剩下的其它區域的光刻膠圖案PR2。然后，如圖9中所示，通過電鍍方法在銅再配線CPH暴露的表面(上表面)上形成鎳鍍膜NF ο此外，通過電鍍方法在鎳鍍膜NF的表面上形成金鍍膜AF。在此，鎳鍍膜NF變成焊盤部的鎳(Ni)膜MNI，且金鍍膜AF變成焊盤部的金(Au)膜MAU。之后，如圖10中所示，通過去除光刻膠圖案PR2使在銅籽晶膜CPS的表面上形成的銅再配線CPH等暴露。
[0067]然后，通過利用化學品的濕法蝕刻將銅籽晶膜CPS暴露的部分去除從而暴露阻擋金屬膜MBR。隨后，如在圖11中所示，通過利用化學品的濕法蝕刻將阻擋金屬膜MBR暴露的部分去除從而暴露鈍化膜PVF的表面。此時，在某些情況下，在阻擋金屬膜MBR中，位于銅再配線CPH的正下方的阻擋金屬膜MBR的部分被蝕刻(側蝕刻)從而導致阻擋金屬膜MBR的端表面從再配線CPH的各個側表面向內(朝向開口 PVH)后退。
[0068]然后，在銅再配線CPH的各個側表面處形成阻擋膜。在此，在錳(Mn)和銅(Cu)粒子正在通過濺射在鈍化膜PVF上沉積的同時，沉積的錳和銅粒子被朝向半導體襯底SUB飛來的錳和銅粒子蝕刻(再濺射掉或濺射)。
[0069]首先，將預定的偏壓施加至半導體襯底SUB。如圖12中所示，使通過濺射法從目標材料濺射的銅和錳粒子(見參考符號CM)朝向施加有偏壓的半導體襯底SUB(鈍化膜PVF)飛來。飛來的銅和錳粒子主要沉積在鈍化膜PVF的表面處和銅再配線CPH的上表面處。
[0070]簡而言之，沉積在鈍化膜PVF等的表面上的銅和錳粒子被朝向半導體襯底SUB飛來的其它銅和錳粒子再濺射和蝕刻。被再濺射的銅和錳粒子飛向側表面而被沉積在再配線CPH的側表面上。
[0071 ]此時，調節施加至半導體襯底SUB的偏壓使得沉積在鈍化膜PVF上的銅和錳粒子的量基本上與通過再濺射所蝕刻的沉積的銅和錳粒子的量相同。以這種方式，如圖13中所示，將銅和錳粒子沉積在銅再配線CPH的側表面上而不沉積在鈍化膜PVF的表面上和銅再配線CPH的上表面上，從而形成包括銅和錳的合金膜CMF。
[0072]然后，形成覆蓋銅再配線CPH等的聚酰亞胺膜PID(見圖14)。隨后，實施熱處理以燒掉聚酰亞胺膜。例如在近似300°C的溫度下進行熱處理。此時，在與聚酰亞胺膜PID接觸的合金膜CMF中，如圖14中所示，包含在合金膜CMF中的錳(Mn)被聚酰亞胺膜中的水分(H2O)氧化，使得自身形成作為阻擋膜BRF的錳(Mn)氧化物膜BMO。形成與阻擋金屬膜MBR的端表面接觸的阻擋膜BRF，所述阻擋金屬膜MBR的端表面位于從銅再配線CPH的各個側表面后退的位置。
[0073]然后，如圖15中所示，通過光刻蝕處理和蝕刻處理在聚酰亞胺膜PID中形成暴露焊盤部MPD(金膜MAU)的開口ΡΗΡ。然后，在對半導體襯底(晶圓)的背面進行研磨等之后，對晶圓進行切割。在切成芯片的半導體器件中，將銅線CPW(見圖1)鍵合至焊盤部MPD，然后將半導體器件(芯片)密封(封裝)。以這種方式，如圖1中所示，完成半導體器件的主要部分的制造。
[0074]在第一實施方式中的半導體器件的銅再配線部CRL中，在再配線CPH的各個側表面處形成包含錳氧化物膜BMO的阻擋膜BRF。因此，可以防止再配線之間的電短路。下面將通過與比較例中的半導體器件的比較對此進行詳細說明。
[0075]關于比較例中的半導體器件，為了簡化說明，通過相同的參考數字表示與第一實施方式中的半導體器件的構件相同的構件，且除非有需要，將不再重復其說明。
[0076]通過與如圖2至10中所示的步驟相同的步驟，如圖16中所示，在再配線CPH的上表面處形成焊盤部MPD。接下來，如在圖17中所示，形成覆蓋再配線CPH和焊盤部MPD的聚酰亞胺膜PID。然后，例如在近似300°C的溫度下進行熱處理以燒掉聚酰亞胺膜。之后，通過與如圖15等中所示的步驟相同的步驟完成比較例中的半導體器件的主要部分的制造。
[0077]在比較例的半導體器件中，聚酰亞胺膜PID與包括再配線CPH的側表面的銅再配線CPH的表面接觸。聚酰亞胺膜PID包含水分。因此，與聚酰亞胺膜PID接觸的再配線CPH傾向于促進銅的離子化。
[0078]在對這種半導體器件進行作為對于可靠性的加速應力試驗的環境試驗(高加速應力試驗:HAST)時，在使半導體器件暴露于高溫和高濕度下的環境的同時，向銅再配線CPH施加相對高的電壓例如約幾十V至約100V。此時，如在圖18中所示，例如當將高電壓施加至相鄰的再配線CPHl和CPH2中的一個再配線CPHl，且使另一個再配線CPH2接地時，離子化的銅(銅離子)傾向于容易從一個再配線CPHl向另一個再配線CPH2移動(如左側的箭頭所示)。
[0079]發明人進行的評估已經顯示，在這種情況下，特別地，銅離子傾向于沿鈍化膜PVF與聚酰亞胺膜PID之間的界面從一個再配線CPHl的側表面移動，所述再配線CPHl的側表面位于距另一個再配線CPH2相對短的距離處且與另一個再配線CPH2相反。發明人已經進一步確認了由于移動的銅離子導致的在一個再配線CPHl與另一個再配線CPH2之間的銅沉淀導致再配線CPHl和CPH2之間的電短路。
[0080]與比較例相比，在根據所述實施方式的半導體器件中，在形成聚酰亞胺膜PID之前，形成覆蓋再配線CPH的側表面的包括錳(Mn)和銅(Cu)的合金膜CMF(見圖13)。然后，在形成聚酰亞胺膜PID之后，對聚酰亞胺膜PID實施熱處理，從而包含在合金膜CMF中的錳(Mn)與水分(氧)反應而形成錳氧化物膜ΒΜ0。在再配線CPH的側表面處形成包含錳氧化物膜BMO的阻擋膜BRF(見圖14)。阻擋膜BRF的形成抑制由于在再配線CPH的側表面處的聚酰亞胺膜PID中包含的水分的存在而導致的銅的離子化。
[0081]發明人已經發現，如圖19中所示，即使對半導體器件進行環境試驗，這種布置也可以抑制銅離子沿鈍化膜PVF與聚酰亞胺膜PID之間的界面從一個再配線CPHl的側表面向另一個再配線CPH2移動。結果，可以防止在一個再配線CPHl與另一個再配線CPH2之間的電短路。
[0082]在一個實施方式的半導體器件中，由鎳膜MNI和金膜MAU形成焊盤部MPD，且金膜MAU經由鎳膜MNI堆疊在再配線CPH的上表面上。這種結構可以吸收在鍵合銅線時生成的沖擊。此外，在鍵合銅線時可以形成由銅線和金膜MAU的材料制成的合金。結果，可以確保將銅線鍵合至焊盤部MPD(金膜MAU)。應注意，鎳膜MNI防止金膜MAU的金擴散到銅再配線CPH中。
[0083]當對一個實施方式的半導體器件施加環境試驗、熱等時，如圖20中所示，阻擋膜BRF應該會破裂(見由虛線所包圍的部分)。在這種情況下，再配線CPH的銅可能會暴露于包含水分的聚酰亞胺膜PID。此時，殘留在阻擋膜BRF中的錳(Mn)與水分反應從而自身形成錳氧化物(氧化物膜)，如圖21中所示。以這種方式，作為允許錳氧化物逐漸自身形成的結果，如圖22中所示，阻擋膜BRF可以自身修復。
[0084]修改例
[0085]在上述制造方法中，當形成錳和銅的合金膜時，對施加至半導體襯底SUB的偏壓進行調節使得沉積在鈍化膜PVF上的銅和錳粒子的量(沉積量)基本上與通過再濺射所蝕刻的沉積的銅和錳粒子的量(蝕刻量)相同。在此，將對通過經由偏壓的調節改變沉積量以及蝕刻量來形成合金膜的情況進行說明。
[0086]首先，下面將對發明人已經獲得的關于偏壓與合金膜的形成的發現進行說明。如圖23中所示，首先，對于入射到半導體襯底上的銅離子的能量，當施加至半導體襯底SUB的偏壓相對高時(在高偏壓條件下)，銅離子的能量變高，而當偏壓相對低時(在低偏壓條件下)，銅離子的能量變低。
[0087]對于沉積在半導體襯底上的合金的再濺射量，在高偏壓條件下，再濺射量大，而在低偏壓條件下，再濺射量小。此外，對于再濺射的合金的粒子的角度(由鈍化膜的表面相對于合金粒子飛行的方向形成的角度)，在高偏壓條件下，粒子的角度從低角度至高角度分布，而在低偏壓條件下，粒子的角度主要在低角度處分布。
[0088]因此，當在高偏壓條件下形成合金膜時，合金粒子從各個再配線CPH的側表面的上端到下端均勻地沉積，從而在再配線CPH的各個側表面處形成具有基本均勻的厚度的合金膜CMF。在鈍化膜PVF的上表面和再配線CPH的上表面上的合金粒子被再濺射，從而幾乎不在其上沉積合金膜(見圖23中關于高偏壓條件的圖)。
[0089]相反，當在低偏壓條件下形成合金膜時，合金粒子集中沉積在再配線CPH的各個側表面的下端側而不是其上端側上，從而按照從側表面的上端側到下端側逐漸增加合金膜CMF的厚度的方式在再配線CPH的側表面處形成合金膜CMF。在鈍化膜PVF的上表面和再配線CPH的上表面處，沒有被再濺射的合金粒子沉積為合金膜CMF(見圖23中關于低偏壓條件的圖)。
[0090]基于所述發現，在修改例的半導體器件中，在兩個步驟中形成銅和錳的合金膜。首先，在與圖2至11中所示的處理相同的處理之后，在第一步驟中，在低偏壓條件下形成合金膜。如圖24中所示，在再配線CPH的各側形成合金膜CMF，以使其厚度從側表面的上端側到下端側逐漸增加。合金膜CMF還沉積在鈍化膜PVF的上表面和再配線CPH的上表面上。
[0091]然后，在接下來的步驟中，在高偏壓條件下形成合金膜。如圖25中所示，沉積在鈍化膜PVF的上表面和再配線CPH的上表面上的合金膜CMF被再濺射至消失。銅和錳的合金的粒子在再配線CPH的側表面處從各個側表面的上端到下端沉積。
[0092]通過這兩個步驟，在再配線CPH的側表面處形成合金膜CMF，以使其厚度從側表面的上端側到下端側逐漸增加，同時將沉積在鈍化膜PVF的上表面和再配線CPH的上表面上的合金膜CMF去除。然后，以與圖14中所示的步驟相同的步驟，通過熱處理將合金膜CMF氧化從而形成錳氧化物膜BMO(見圖26)。以這種方式，形成阻擋膜BRF，以使其厚度從再配線CPH的側表面的上端側到下端側逐漸增加(見圖26)。然后，在與圖15至17等中所示的步驟相同的步驟之后，如圖26中所示，完成半導體器件的主要部分的制造。
[0093]如上所述，在比較例的半導體器件中，銅離子傾向于沿鈍化膜PVF與聚酰亞胺膜PID之間的界面從一個再配線CPHl的側表面向另一個再配線移動(見圖18)。
[0094]在修改例中的半導體器件的再配線部CRL中，形成阻擋膜BRF，以使其厚度從再配線CPH的各側表面的上端側到下端側逐漸增加。結果，在鈍化膜PVF與聚酰亞胺膜PID之間的界面所處于的側上的阻擋膜BRF的部分形成得更厚。因此，如圖27中所示(由虛線箭頭表示)，可以確保中斷傾向于沿鈍化膜PVF與聚酰亞胺膜PID之間的界面移動的銅離子的移動，使得再配線之間的銅沉淀由此確保能夠防止再配線之間的電短路。
[0095]應注意，在上述半導體器件(包括修改例)中，應用錳(Mn)和銅(Cu)以自身形成如上所述的阻擋膜BRF。另外，可以應用鈦(Ti)和銅(Cu)的組合物，或鋁(Al)和銅(Cu)的組合物。用于阻擋膜的材料不限于這些金屬，且可以使用任何金屬，只要其在銅再配線的表面處形成并且使得其氧化物(氧化物膜)能夠自身形成即可。在使用鈦時，形成鈦(Ti)氧化物膜。在使用鋁時，形成鋁(Al)氧化物膜。盡管將上述金屬中的任一種用作用于自身形成阻擋膜BRF的金屬，但由與阻擋膜中所用的金屬不同的金屬形成焊盤部MF1D的焊盤金屬膜。
[0096]第二實施方式
[0097]下文中，將對半導體器件的示例進行說明，所述半導體器件包括通過電鍍方法形成的銅再配線和通過濺射方法形成的鍵合焊盤。
[0098]如圖28中所示，在銅再配線CPH的各個側表面上形成阻擋膜BRF。阻擋膜BRF包含例如錳氧化物膜和錳膜MF。由銅再配線CPH、阻擋膜BRF和阻擋金屬膜MBR形成再配線部CRLt3B成覆蓋再配線部CRL的聚酰亞胺膜PID。在聚酰亞胺膜PID中形成開口 PHP，從而與再配線CPH的上表面連通。
[0099]形成與位于開口PHP的底部處的再配線CPH的上表面和聚酰亞胺膜PID接觸的焊盤部MPD。由鈦膜MTIL和鈀膜MPA形成焊盤部MPD。在鈦膜MTIL上形成鈀膜MPA(焊盤金屬膜)。除上述之外的其它部件的結構基本上與圖1中所示的半導體器件的結構相同。由相同的參考符號表示相同的構件，因此除非有必要，否則將省略并不再重復對它們的說明。
[0100]接下來，將通過示例的方式對本實施方式中的半導體器件的制造方法進行說明。在通過圖2至7中所示的步驟去除光刻膠圖案PRl之后，與圖11中所示的步驟相同，利用化學品對銅籽晶膜和阻擋金屬膜各自進行濕法蝕刻處理。因此，將銅籽晶膜和阻擋金屬膜的暴露的部分去除以暴露鈍化膜PVF的表面，如圖29中所示。
[0101]然后，如圖30中所示，通過濺射形成覆蓋銅再配線CPH的錳膜MF。此時，形成與阻擋金屬膜MBR的端表面接觸的錳膜MF，所述阻擋金屬膜MBR的端表面位于從銅再配線CPH的側表面后退的位置。接下來，對錳膜MF的整個表面進行各向異性蝕刻，由此如圖31中所示，留下位于再配線CPH的側表面處的錳膜MF的部分，且將分別位于鈍化膜PVF的上表面和銅再配線CPH的上表面上的錳膜MF的部分去除。
[0102]然后，如圖32中所示，形成覆蓋銅再配線CPH等的聚酰亞胺膜PID。隨后，例如在近似200°C的溫度下進行熱處理以燒掉聚酰亞胺膜PID。在熱處理中，包含在與聚酰亞胺膜PID接觸的錳膜MF中的錳(Mn)被聚酰亞胺膜的水分(H2O)氧化從而形成錳氧化物膜ΒΜ0。
[0103]此時，從與聚酰亞胺膜PID接觸的錳膜MF表面直至近似2nm至5nm深度位置的錳膜MF的部分被氧化，且位于比上述部分更深的位置的錳膜MF的其它部分沒有被氧化而仍作為錳膜存在。以這種方式，形成包括錳氧化物膜BMO和錳膜MF的阻擋膜BRF。
[0104]然后，如圖33中所示，通過光刻蝕處理和蝕刻處理在聚酰亞胺膜PID中形成暴露再配線CPH的上表面的開口 PHP。之后，如圖34中所示，通過濺射形成與暴露的再配線CPH的上表面和聚酰亞胺膜PID的表面接觸的鈦膜MTIL。隨后，通過濺射形成與鈦膜MTIL接觸的鈀膜MPA。此外，通過濺射形成與鈀膜MPA接觸的鈦膜MTIU。
[0105]之后，如圖35中所示，通過光刻蝕處理形成用于使焊盤部圖案化的光刻膠圖案PR3。然后，使用光刻膠圖案PR3作為蝕刻掩膜對鈦膜MTIU的暴露部分進行蝕刻，由此將鈦膜MTIU的部分去除以暴露鈀膜MPA。
[0106]然后，在去除光刻膠圖案PR3之后，利用化學品對襯底進行濕法蝕刻，從而去除鈀膜MPA的暴露部分，使鈦膜MTIL的一部分暴露。此外，利用化學品的濕法蝕刻去除鈦膜MTIU的暴露部分和鈦膜MTIL的暴露部分。以這種方式，如圖36中所示，形成焊盤部MPD。之后，將銅線鍵合至焊盤部MPD，且因此如圖28中所示，完成半導體器件的主要部分的制造。
[0107]在上述半導體器件的再配線部CRL中，在再配線CPH的各個側表面處形成包括錳氧化物膜BMO和錳膜MF的阻擋膜BRF。因此，與關于第一實施方式的說明相同，抑制由于包含在聚酰亞胺膜PID中的水分而導致的在再配線CPH的側表面處的銅的離子化。由于抑制銅的離子化，所以防止銅在彼此相鄰的一個再配線與另一個再配線之間沉淀，從而能夠防止在再配線之間的電短路。
[0108]在此，在上述半導體器件中，通過濺射形成為覆蓋再配線CPH的錳膜被氧化從而形成錳氧化物膜。此時，從錳膜MF的表面到預定深度位置的錳膜MF的部分被氧化，而位于比上述部分更深的位置的其它部分未被氧化仍作為錳膜存在。
[0109]因此，與通過氧化經再濺射而沉積在再配線CPH的側表面處的合金膜CMF產生的阻擋膜BRF相比，可以將包括錳氧化物膜BMO和錳膜MF的阻擋膜BRF制作得較厚作為阻擋膜BRF。即使阻擋膜BRF破損，剩下的錳膜也能被氧化從而確保錳氧化物(膜)能夠自身形成，從而提高自身修復阻擋膜BRF的功能。
[0110]在根據一個實施方式的半導體器件中，由鈦膜MTIL和鈀膜MPA形成焊盤部MPD。經鈦膜MTIL將鈀膜MPA層疊在再配線CPH的上表面上。因此，可以吸收在鍵合銅線時生成的沖擊，且當鍵合銅線時可以由銅線和鈀膜MPA形成合金。結果，可以確保將銅線鍵合至焊盤部MPD(鈀膜MPA)。應注意，鈦膜MT IL抑制包括在鈀膜MPA中的鈀擴散到銅再配線CPH中。
[0111]應注意，在上述半導體器件中，應用錳(Mn)膜以自身形成如上所述的阻擋膜BRF。另外，可以應用鈦(Ti)膜、鋁(Al)膜等。用于阻擋膜BRF的材料不限于這些金屬，可以使用任何金屬，只要其在銅再配線的表面處形成且可以自身形成氧化物(氧化物膜)即可。在使用鈦膜時，形成鈦(Ti)氧化物膜。在使用鋁膜時，形成鋁(Al)氧化物膜。盡管將上述金屬中的任一種用作自身形成阻擋膜BRF的金屬，但由與在阻擋膜中所用的金屬不同的金屬形成焊盤部MH)的焊盤金屬膜。盡管在以上說明中將聚酰亞胺膜PID用作樹脂膜，但樹脂膜不限于此。
[0112]應注意，根據需要可以將各個實施方式(包括修改例)中所述的各種半導體器件進行組合。
[0113]已經基于實施方式對發明人所完成的本發明進行了具體說明。很明顯，本發明不限于上述實施方式，且在不背離本發明的主旨和范圍的情況下可以完成各種修改和改變。
【主權項】
1.一種半導體器件，包括: 半導體襯底，所述半導體襯底具有主表面； 多層布線，所述多層布線包括分別形成在所述半導體襯底的所述主表面上方并且具有與所述主表面不同的高度的布線； 鈍化膜，所述鈍化膜形成為覆蓋所述多層布線中的設置在從所述主表面起最高位置的最上層布線，所述鈍化膜具有與所述最上層布線連通的開口 ； 再配線部，所述再配線部包括形成為與所述最上層布線的位于所述開口中的部分接觸的再配線，所述再配線具有側表面和上表面； 焊盤部，所述焊盤部形成為與所述再配線的所述上表面接觸；以及 樹脂膜，所述樹脂膜形成為覆蓋所述再配線部， 其中，所述再配線部包括形成為與所述再配線的所述側表面接觸的阻擋膜，所述阻擋膜包含金屬氧化物膜，并且 其中，所述焊盤部包括由與用于所述阻擋膜的材料不同的材料制成的焊盤金屬膜。2.根據權利要求1所述的半導體器件， 其中，所述阻擋膜的所述金屬氧化物膜包含從由錳(Mn)氧化物膜、鈦(Ti)氧化物膜和鋁(Al)氧化物膜組成的組中選擇的任一個。3.根據權利要求1所述的半導體器件， 其中，在所述再配線部中，所述阻擋膜的在所述再配線的所述側表面的下端側形成的部分的厚度大于所述阻擋膜的在所述側表面的上端側形成的部分的厚度。4.根據權利要求1所述的半導體器件， 其中，所述阻擋膜包括從由錳(Mn)膜和作為所述金屬氧化物膜的錳(Mn)氧化物膜的層疊膜、鈦(Ti)膜和作為所述金屬氧化物膜的鈦(Ti)氧化物膜的層疊膜、以及鋁(Al)膜和作為所述金屬氧化物膜的鋁(Al)氧化物膜的層疊膜組成的組中選擇的任一個層疊膜。5.根據權利要求1所述的半導體器件， 其中，所述再配線部包括形成為與所述最上層布線的位于所述開口中的部分接觸的第一阻擋金屬膜， 其中，所述再配線形成為在所述第一阻擋金屬膜介于所述最上層布線與所述再配線之間的情況下與所述第一阻擋金屬膜接觸，并且 其中，所述阻擋膜形成為與所述第一阻擋金屬膜的端表面接觸。6.根據權利要求5所述的半導體器件， 其中，所述第一阻擋金屬膜包括鉻(Cr)膜和第一鈦(Ti)膜中的至少一個。7.根據權利要求1所述的半導體器件， 其中，所述焊盤部包括形成為與所述再配線的所述上表面接觸的第二阻擋金屬膜，并且 其中，所述焊盤金屬膜形成為在所述第二阻擋金屬膜介于所述再配線與所述焊盤金屬膜之間的情況下與所述第二阻擋金屬膜接觸。8.根據權利要求7所述的半導體器件， 其中，所述第二阻擋金屬膜為鎳(Ni)膜，并且 其中，所述焊盤金屬膜為金(Au)膜。9.根據權利要求7所述的半導體器件， 其中，所述第二阻擋金屬膜為第二鈦(Ti)膜，并且 其中，所述焊盤金屬膜為鈀(Pd)膜。10.根據權利要求1所述的半導體器件， 其中，所述再配線由銅膜形成， 其中，所述最上層布線由鋁膜形成，并且 其中，所述再配線的厚度大于所述最上層布線的厚度。11.一種制造半導體器件的方法，包括以下步驟: 在具有主表面的半導體襯底的所述主表面上方形成多層布線，所述多層布線包括具有與所述主表面不同的高度的布線； 形成覆蓋所述多層布線中的設置在從所述主表面起最高位置的最上層布線的鈍化膜； 在所述鈍化膜中，形成用于暴露所述最上層布線的開口 ； 形成與從所述開口暴露的所述最上層布線接觸的再配線部，所述再配線部包括具有側表面和上表面的再配線；以及 形成與所述再配線的所述上表面接觸的焊盤部， 其中，形成所述再配線部的步驟包括以下步驟: 除所述鈍化膜的表面和所述再配線的所述上表面之外，在所述再配線的所述側表面處形成包含至少第一金屬的金屬膜；以及 形成包含第一金屬氧化物膜的阻擋膜，所述第一金屬氧化物膜通過對所述金屬膜施加熱處理而導致的所述第一金屬的氧化來形成，并且其中，形成所述焊盤部的步驟包括以下步驟: 由與用于所述阻擋膜的材料不同的材料形成焊盤金屬膜。12.根據權利要求11所述的半導體器件的制造方法， 其中，形成所述金屬膜的步驟包括以下步驟: 通過在所述鈍化膜的所述表面處蝕刻同時沉積所述第一金屬和與所述第一金屬不同的第二金屬，來在所述再配線的所述側表面上方沉積所述第一金屬和所述第二金屬作為所述金屬膜，并且 其中，在以下條件下沉積所述金屬膜:在所述鈍化膜的所述表面處的所述第一金屬和所述第二金屬的沉積量與沉積的所述第一金屬和所述第二金屬的蝕刻量基本上相同。13.根據權利要求11所述的半導體器件的制造方法， 其中，形成所述金屬膜的步驟包括以下步驟: 通過在所述鈍化膜的所述表面處蝕刻同時沉積所述第一金屬和與所述第一金屬不同的第二金屬，來在所述再配線的所述側表面上方沉積所述第一金屬和所述第二金屬作為所述金屬膜，并且 其中，在以下條件下沉積所述金屬膜:在所述鈍化膜的所述表面處的所述第一金屬和所述第二金屬的沉積量與沉積的所述第一金屬和所述第二金屬的蝕刻量不同。14.根據權利要求12所述的半導體器件的制造方法， 其中，在形成所述金屬膜的步驟中，將從由錳(Mn)、鈦(Ti)和鋁(Al)組成的組中選擇的任一個金屬用作所述第一金屬，并且 其中，將銅(Cu)用作所述第二金屬。15.根據權利要求11所述的半導體器件的制造方法， 其中，形成所述金屬膜的步驟包括以下步驟: 由所述第一金屬形成第一金屬膜以覆蓋所述鈍化膜和所述再配線；以及通過蝕刻所述第一金屬膜將所述第一金屬膜的分別位于所述再配線的所述上表面和所述鈍化膜的所述表面上方的部分去除，同時留下所述第一金屬膜的位于所述再配線的所述側表面處的部分。16.根據權利要求15所述的半導體器件的制造方法， 其中，在形成所述金屬膜的步驟中，將從由錳(Mn)膜、鈦(Ti)膜和鋁(Al)膜組成的組中選擇的任一個用作所述第一金屬膜。17.根據權利要求11所述的半導體器件的制造方法，還包括以下步驟: 形成覆蓋所述再配線部和所述鈍化膜的樹脂膜；以及 對所述樹脂膜施加熱處理， 其中，對所述樹脂膜施加熱處理的步驟包括對所述金屬膜施加熱處理的步驟。
【文檔編號】H01L21/768GK106057775SQ201610216608
【公開日】2016年10月26日
【申請日】2016年4月8日 公開號201610216608.7, CN 106057775 A, CN 106057775A, CN 201610216608, CN-A-106057775, CN106057775 A, CN106057775A, CN201610216608, CN201610216608.7
【發明人】大森和幸
【申請人】瑞薩電子株式會社