一種三維集成電路堆棧集成方法及三維集成電路的制作方法
【專利摘要】本發明涉及一種三維集成電路堆棧集成方法及三維集成電路，屬于集成電路制造技術領域。本發明的三維集成電路堆棧集成方法包括：在硅晶圓基體兩面上制備形成納米化鎳焊盤層，在鎳焊盤層表面進行自納米化處理形成納米化鎳結構層，在硅晶圓一面的納米化鎳結構層上制備形成錫釬料層，將硅晶圓的兩面分別光刻形成納米化鎳/錫微凸點及納米化鎳焊盤，切割得到芯片單元；通過固液互擴散鍵合在芯片單元與芯片基板或者芯片單元與芯片單元之間形成Ni3Sn4互連點，實現三維芯片垂直堆棧集成，即得。本發明的三維集成電路堆棧集成方法極大的提高了芯片的堆疊效率和互連可靠性。
【專利說明】
一種三維集成電路堆棧集成方法及三維集成電路
技術領域
[0001 ]本發明涉及一種三維集成電路堆棧集成方法及三維集成電路，屬于集成電路制造技術領域。
【背景技術】
[0002]互連鍵合是三維集成電路(IntegratedCircuit，IC)堆棧集成的關鍵技術，目前固液擴散鍵合是三維IC堆棧集成可行性最高的一項互連鍵合技術。微電子產品的微型化及多功能化要求三維集成電路堆棧互連點尺寸大幅度減小，且堆棧芯片厚度也大幅度減小。在此情況下，固液擴散鍵合技術遇到了技術瓶頸，主要體現在:第一，形成的互連點需具有高熔點，而且鍵合加熱時間不能過長。原因是堆棧芯片重量及鍵合壓力有可能壓潰下層熔融狀態的互連釬料，并且由于堆棧芯片很薄，鍵合加熱時間過長會造成鍵合后芯片變形，降低互連點的可靠性。第二，形成的互連點需由單一物相構成，且不發生化合物相變。原因是在熱起伏環境中微尺寸互連點將承受著更大的應力，裂紋易在互連點內不同相界面處快速形成，此外，化合物相變會由于過大的殘余應力形成相變裂紋，并且相變過程通常伴隨著柯肯達爾孔洞的形成，這都將嚴重危害微小尺寸互連點的可靠性。
[0003]Cu-Sn及Ag-1n等體系傳統的固液互擴散鍵合方法能夠形成單相金屬間化合物互連焊點，但是需要數十分鐘的鍵合加熱時間，有的還需要增加數個小時的輔助熱時效時間，對芯片的熱輸入非常大，并且部分體系形成的單相金屬間化合物互連點或是物相不穩定，或是通過化合物相變形成，仍然不能解決上述問題。
[0004]申請公布號為CN102244022A的中國發明專利(申請公布日為2011年11月16日)公開了一種倒裝芯片單金屬間化合物微互連結構制備方法，并具體公開了分別在芯片和基板的金屬表面上制備Cu金屬焊盤和純Sn表層，并在芯片金屬表層的水平面和基板金屬表層的水平面上分別涂覆釬劑，將芯片倒扣放置，使芯片金屬焊盤和基板金屬焊盤一一對應設置，施加1-1OOkg的壓力，使其成為一個組合體，在250?350°C下加熱0.5?10h，形成倒裝芯片單金屬間化合物微互連結構。但是，該方法中固液互擴散鍵合的鍵合加熱時間長，且互連點在形成過程中發生了金屬間化合物相變。
【發明內容】
[0005]本發明的目的在于提供一種加熱時間短、互連點可靠性高的三維集成電路堆棧集成方法。本發明的目的還在于提供一種上述方法制得的三維集成電路。
[0006]為了實現以上目的，本發明的三維集成電路堆棧集成方法的技術方案如下:
[0007]—種三維集成電路堆棧集成方法，包括如下步驟:
[0008]在硅晶圓基體兩面上制備形成鎳焊盤層，在鎳焊盤層表面進行自納米化處理形成納米化鎳結構層，在硅晶圓一面的納米化鎳結構層上制備形成錫釬料層，切割得到芯片單元;通過固液互擴散鍵合在芯片單元與芯片基板或者芯片單元與芯片單元之間形成Ni3Sn4互連點，實現三維芯片垂直堆棧集成，即得。
[0009]本發明的三維集成電路堆棧集成方法先在硅晶圓基體上制備納米化鎳焊盤結構，然后在納米化鎳結構層上通過固液擴散鍵合，快速形成Ni3Sn4互連點，實現芯片與芯片基板或者芯片與芯片之間的互連;Sn釬料的熔點為232°C，能夠在較低的溫度260°C以下實現Ni與Sn的固液擴散鍵合，只形成一種金屬間化合物Ni3Srn，該相熔點為794.5 °C，在高溫下非常穩定，大大提高了芯片堆棧的互連可靠性。
[0010]本發明的三維集成電路堆棧集成方法具體包括如下步驟:
[0011]I)在硅晶圓基體兩面上制備形成鎳焊盤層；
[0012]2)在步驟I)得到的鎳焊盤層表面進行自納米化處理形成納米化鎳結構層，在硅晶圓一面的納米化鎳結構層上制備形成錫釬料層；
[0013]3)將硅晶圓的兩面分別光刻形成納米化鎳/錫微凸點及納米化鎳焊盤，切割得到芯片單元；
[0014]4)通過倒裝芯片封裝方式，將芯片單元倒扣并與表面具有納米化鎳焊盤的芯片基板或者芯片單元夾持對準，通過固液互擴散鍵合在芯片單元的納米化鎳/錫微凸點與芯片基板的納米化鎳焊盤或者在芯片單元的納米化鎳/錫微凸點與芯片單元的納米化鎳焊盤之間形成Ni3Sn4互連點，實現三維芯片垂直堆棧集成，即得。
[0015]本發明采用納米化鎳/錫微凸點/納米化鎳焊盤反應結構，通過納米化鎳焊盤層作為反應層，利用納米結構的尺度效應，能夠加快金屬間化合物Ni3Sru互連點的形成速度，快速形成單相Ni3Sn4高溫互連點。形成的Ni3Sn4互連點具有單相、高溫穩定、形成速度快及在形成過程中不發生化合物相變特征。本發明的方法極大的提高了芯片的堆棧效率及互連可靠性，特別是對于高密度三維堆棧集成效果更加顯著。上述步驟能夠保證本發明的三維集成電路堆棧集成方法制得的三維集成電路中芯片結合的強度。
[0016]本發明的三維集成電路堆棧集成方法非常適用于三維IC堆棧集成中芯片厚度為30?50μπι的2層或多層芯片的固液擴散鍵合。
[0017]所述光刻包括掩模、曝光、顯影及刻蝕處理步驟。
[0018]所述固液互擴散鍵合的條件為:鍵合溫度為240?260°C，鍵合壓力為15?30Ν，鍵合時間為10?30s。
[0019]所述硅晶圓的厚度為30?50μπι。
[0020]對于將多層芯片單元互連鍵合并互連鍵合在芯片基板單元上形成的三維集成電路，所述鍵合按照如下順序進行:通過倒裝芯片封裝方式，將第一層芯片單元倒扣并置于芯片基板單元上，將第一芯片單元與芯片基板單元夾持對準，使第一層芯片單元與芯片基板單元互連鍵合;然后將第二層芯片單元倒扣并置于第一層芯片單元上表面，夾持對準，使第二層芯片單元與第一層芯片單元互連鍵合，然后按照與第二層芯片單元鍵合相同的方法完成余下的芯片單元的互連鍵合。
[0021]在硅晶圓上制備鎳焊盤層時，先在硅晶圓表面制備形成Ti粘附層，然后在Ti粘附層上制備Ni焊盤層。
[0022]所述Ti粘附層通過等離子體增強化學氣相沉積法或者磁控濺射法在芯片基體表面沉積Ti得到。所述Ni焊盤層通過電化學沉積法在Ti粘附層表面沉積Ni得到。所述納米化鎳結構層采用超音速微粒轟擊或者等離子轟擊法對焊盤層表面進行自納米化處理得到。所述Sn層通過電化學沉積法在Ni焊盤層上沉積Sn得到。
[0023]所述納米化鎳焊盤層包括Ti層與Ni層，納米化鎳焊盤層的厚度為4?8μπι。
[0024]所述納米化鎳結構層的厚度為2?4μηι。所述納米化鎳結構層由連續分布的鎳納米晶組成，此納米晶指材料表面經納米化處理后得到的晶粒，所述納米晶的平均晶粒尺寸為15nm0
[0025]所述Sn層僅設置在芯片單元的上表面或下表面。所述釬料層的厚度為3?6μπι。
[0026]所述納米化鎳/錫微凸點及納米化鎳焊盤的直徑為3?5μπι。
[0027]所述芯片單元的規格為5cm X 5cm。
[0028]本發明的三維集成電路的技術方案如下:
[0029]一種三維集成電路，采用上述的方法集成得到。
[0030]本發明的三維集成電路，芯片間連接可靠，高溫穩定性好。
【附圖說明】
[0031]圖1為本發明的實施例1的三維集成電路堆棧集成方法的流程圖；
[0032]圖2為本發明的實施例1的芯片單元的結構示意圖；
[0033]圖3為圖2中的芯片單元上表面納米化鎳/錫微凸點的局部放大圖；
[0034]圖4為圖1中的第一層芯片單元與芯片基板之間的互連點的局部放大圖。
【具體實施方式】
[0035]下面結合具體實施例對本發明的技術方案進行進一步的說明。
[0036]實施例1
[0037]如圖1-4所示，本實施例的三維集成電路堆棧集成方法包括如下步驟:
[0038]I)焊盤層的制備:采用等離子體增強化學氣相沉積法在30μπι厚的硅晶圓I的兩個表面上都沉積一層Ti粘附層，然后再采用電化學沉積法在硅晶圓兩個表面上的Ti粘附層上均沉積一層Ni層，所述Ti層和Ni層構成了焊盤層2，焊盤層厚度為4μηι ；
[0039]2)焊盤納米化結構層的制備:采用超音速微粒轟擊法對上述硅晶圓兩個表面上的焊盤層表面進行自納米化處理，在焊盤層表面制備出納米化鎳結構層3，該納米化鎳結構層由連續分布的納米晶構成，納米晶的平均尺寸約為15μπι，納米化鎳結構層的厚度為2μπι;
[0040]3)釬料層的制備:采用電化學沉積法在硅晶圓的一面的納米化鎳結構層上沉積一層純Sn層作為釬料層4，釬料層的厚度為4μπι;
[0041]4)納米化鎳焊盤及納米化鎳/錫微凸點結構的制備:按照設計的結構形狀，采用掩模、曝光、顯影及刻蝕處理步驟對硅晶圓兩個表面進行加工，分別在兩個表面上制備出納米化鎳焊盤及納米化鎳/錫微凸點結構，其中上表面形成納米化鎳/錫微凸點，下表面形成納米化鎳焊盤，納米化鎳/錫微凸點與納米化鎳焊盤的直徑均約為4μπι，得到帶有納米化鎳焊盤及納米化鎳/錫微凸點結構的硅晶圓5，然后對制備好納米化鎳焊盤及納米化鎳/錫微凸點結構的娃晶圓進行切割及裂片，得到大小為5cm X 5cm的芯片單元6;
[0042]5)將多個芯片單元進行鍵合堆棧，具體為，按照步驟1)-4)中在硅晶圓下表面制備納米化鎳焊盤的方法步驟在有機基板的上表面制備出納米化鎳焊盤，切割有機基板，得到芯片基板單元10，然后將第一層芯片單元倒扣并與芯片基板單元夾持對準，置于芯片基板單元上，第一層芯片單元的納米化鎳/錫微凸點與芯片基板單元上表面的納米化鎳焊盤位置對應，通過鍵合機9外圍的壓力端8向第一芯片單元上施加30N的鍵合壓力，保持鍵合溫度為260°C，鍵合時間為10s，在熱和力載荷的共同作用下，使第一層芯片單元的納米化鎳/錫微凸點與芯片基板上表面的納米化鎳焊盤接觸并進行固液擴散鍵合，形成金屬間化合物互連點12，釋放載荷，第一層芯片單元被固定在芯片基板單元上并形成集成單元11;按照第一層芯片單元鍵合的方法，將第二層芯片單元倒裝鍵合在第一層芯片單元的上表面，依次類推，完成所有芯片單元的垂直堆棧集成，得到三維集成電路13。
[0043]本實施例的二維集成電路米用上述方法集成得到。
[0044]實施例2
[0045]本實施例的三維集成電路堆棧集成方法包括如下步驟:
[0046]I)焊盤的制備:采用磁控濺射法在50μπι厚的硅晶圓的兩個表面上都沉積一層Ti粘附層，然后再采用電化學沉積法在硅晶圓兩個表面上的Ti粘附層上均沉積一層Ni層，所述Ni層構成了焊盤層，焊盤層厚度為8μηι;
[0047]2)焊盤納米化結構層的制備:采用等離子轟擊法對上述硅晶圓兩個表面上的焊盤層表面進行自納米化處理，在焊盤層表面制備出納米化鎳結構層，該納米化鎳結構層由連續分布的納米晶構成，納米晶的平均晶粒尺寸約為15μπι，納米化鎳結構層的厚度為4μπι;
[0048]3)釬料層的制備:采用電化學沉積法在硅晶圓的上表面的納米化鎳結構層上沉積一層純Sn層作為釬料層，釬料層的厚度為6μπι;
[0049]4)納米化鎳焊盤及納米化鎳/錫微凸點結構的制備:按照設計的結構形狀，采用掩模、曝光、顯影及刻蝕對硅晶圓兩個表面進行加工，分別在兩個表面上制備出納米化鎳焊盤及納米化鎳/錫微凸點結構，其中上表面形成納米化鎳/錫微凸點，下表面形成納米化鎳焊盤，納米化鎳/錫微凸點與納米化鎳焊盤的直徑均約為5μηι，得到帶有納米化鎳焊盤及納米化鎳/錫微凸點的硅晶圓，然后對制備好納米化鎳焊盤及納米化鎳/錫微凸點的硅晶圓進行切割及裂片，得到大小為5cm X 5cm的芯片單元；
[0050]5)將多個芯片單元進行鍵合堆棧，具體為，按照步驟1)-4)中在硅晶圓下表面制備納米化鎳焊盤的方法步驟在有機基板的上表面制備出納米化鎳焊盤，切割有機基板，得到芯片基板單元，然后將第一層芯片單元倒扣并與芯片基板單元夾持對準，置于芯片基板單元上，第一層芯片單元的納米化鎳/錫微凸點與芯片基板單元上表面上的納米化鎳焊盤位置對應，通過鍵合機外圍的壓力端向第一芯片單元上施加15N的鍵合壓力，保持鍵合溫度為240°C，鍵合時間為30s，在熱和力載荷的共同作用下，使第一層芯片單元的納米化鎳/錫微凸點與芯片基板上表面的納米化鎳焊盤接觸，進行固液擴散鍵合，形成金屬間化合物互連點，釋放載荷，第一層芯片單元被鍵合在芯片基板單元上，形成集成單元;按照第一層芯片單元鍵合的方法，將第二層芯片單元倒裝鍵合在第一層芯片單元的上表面，依次類推，完成所有芯片單元的垂直堆棧集成，得到三維集成電路。
[005? ]本實施例的二維集成電路米用上述方法集成得到。
[0052]實施例3
[0053]本實施例的三維集成電路堆棧集成方法包括如下步驟:
[0054]I)焊盤的制備:采用磁控濺射法在40μπι厚的硅晶圓的兩個表面上都沉積一層Ti粘附層，然后再采用電化學沉積法在硅晶圓兩個表面上的Ti粘附層上均沉積一層Ni層，所述Ti層和Ni層構成了焊盤層，焊盤層厚度為6μηι;
[0055]2)焊盤納米化結構層的制備:采用等離子轟擊法對上述硅晶圓兩個表面上的Ni焊盤層表面進行自納米化處理，在焊盤層表面制備出納米化鎳結構層，該納米化鎳結構層由連續分布的納米晶構成，納米晶的平均晶粒尺寸約為15μπι，納米化鎳結構層的厚度為3μπι;
[0056]3)釬料層的制備:采用電化學沉積法在硅晶圓的上表面的鎳納米化結構層上沉積一層純Sn層作為釬料層，釬料層的厚度為5μπι;
[0057]4)納米化鎳焊盤及納米化鎳/錫微凸點結構的制備:按照設計的結構形狀，采用掩模、曝光、顯影及刻蝕對硅晶圓兩個表面進行加工，分別在兩個表面上制備出納米化鎳焊盤及納米化鎳/錫微凸點結構，其中上表面形成納米化鎳/錫微凸點，下表面形成納米化鎳焊盤，納米化鎳/錫微凸點與納米化鎳焊盤的直徑均約為5μηι，得到帶有納米化鎳焊盤及納米化鎳/錫微凸點結構的硅晶圓，然后對制備好納米化鎳焊盤及納米化鎳/錫微凸點結構的硅晶圓進行切割及裂片，得到大小為5cm X 5cm的芯片單元；
[0058]5)將多個芯片單元進行鍵合堆棧，具體為，按照步驟1)-4)中在硅晶圓下表面制備納米化鎳焊盤的方法步驟在有機基板的上表面制備出納米化鎳焊盤，切割有機基板，得到芯片基板單元，然后將第一層芯片單元倒扣與芯片基板單元夾持對準，置于芯片基板單元上，第一層芯片單元的納米化鎳/錫微凸點與芯片基板單元上表面上的納米化鎳焊盤位置對應，通過鍵合機外圍的壓力端向第一芯片單元上施加25N的鍵合壓力，保持鍵合溫度為250°C，鍵合時間為20s，在熱和力載荷的共同作用下，使第一層芯片單元的納米化鎳/錫微凸點與芯片基板單元上表面的納米化鎳焊盤接觸，進行固液擴散鍵合，形成金屬間化合物互連點，釋放載荷，第一層芯片單元被鍵合在芯片基板單元上;按照第一層芯片單元鍵合的方法，將第二層芯片單元倒裝鍵合在第一層芯片單元的上表面，依次類推，完成所有芯片單元的垂直堆棧集成，得到三維集成電路。
[0059]本實施例的三維集成電路采用上述方法集成得到。
[0060]本發明的三維集成電路堆棧集成方法極大的提高了芯片的堆疊效率和互連可靠性，非常適合于大規模生產高密度集成電路芯片，采用本發明的方法制得的三維集成電路，芯片間互連可靠性高，高溫穩定性好。
【主權項】
1.一種三維集成電路堆棧集成方法，其特征在于，包括: 在硅晶圓基體兩面上制備形成鎳焊盤層，在鎳焊盤層表面進行自納米化處理形成納米化鎳結構層，在硅晶圓一面的納米化鎳結構層上制備形成錫釬料層，切割得到芯片單元;通過固液互擴散鍵合在芯片單元與芯片基板或者芯片單元與芯片單元之間形成Ni3Sn4互連點，實現三維芯片垂直堆棧集成，即得。2.如權利要求1所述的三維集成電路堆棧集成方法，其特征在于，具體包括如下步驟: 1)在硅晶圓基體兩面上制備形成鎳焊盤層； 2)在步驟I)得到的鎳焊盤層表面進行自納米化處理形成納米化鎳結構層，在硅晶圓一面的納米化鎳結構層上制備形成錫釬料層； 3)將硅晶圓的兩面分別光刻形成納米化鎳/錫微凸點及納米化鎳焊盤，切割得到芯片單元； 4)將芯片單元倒扣并與表面具有納米化鎳焊盤的芯片基板或者芯片單元夾持對準，通過固液互擴散鍵合在芯片單元的納米化鎳/錫微凸點與芯片基板的納米化鎳焊盤或者芯片單元的納米化鎳/錫微凸點與芯片單元的納米化鎳焊盤之間形成Ni3Sru互連點，實現三維芯片垂直堆棧集成，即得。3.如權利要求1或2所述的三維集成電路堆棧集成方法，其特征在于，所述固液互擴散鍵合的條件為:鍵合溫度為240?260°C，鍵合壓力為15?30N，鍵合時間為10?30s。4.如權利要求1或2所述的三維集成電路堆棧集成方法，其特征在于，所述納米化鎳結構層的厚度為2?4μηι。5.如權利要求2所述的三維集成電路堆棧集成方法，其特征在于，所述錫釬料層的厚度為3?6μηι06.如權利要求1或2所述的三維集成電路堆棧集成方法，其特征在于，所述納米化鎳結構層采用超音速微粒轟擊法或者等離子轟擊法對焊盤層表面進行自納米化處理得到。7.—種三維集成電路，其特征在于，采用如權利要求1-6任意一項所述的方法集成得到。
【文檔編號】H01L21/60GK106057692SQ201610364979
【公開日】2016年10月26日
【申請日】2016年5月26日
【發明人】田野, 任寧, 吳海宏, 尚拴軍
【申請人】河南工業大學