制造FinFET器件的工藝的制作方法
【專利摘要】一種制造FinFET器件的工藝，并且該工藝包括以下步驟。從襯底形成有源鰭結構和偽鰭結構，并且隔離層覆蓋在有源鰭結構和偽鰭結構上方。然后，去除位于偽鰭結構之上的隔離層，并且選擇性蝕刻偽鰭結構，其中偽鰭結構與隔離層的選擇性比率超過8。
【專利說明】
制造FinFET器件的工藝
技術領域
[0001]本發明涉及半導體領域，更具體地，涉及制造FinFET器件的工藝。
【背景技術】
[0002]半導體集成電路(IC)工業已經經歷了快速增長。在增長的過程中，隨著器件部件尺寸或幾何結構的減小，半導體器件的功能密度已經增大。按比例縮小工藝通常通過提高生產效率、降低成本和/或改進器件性能提供益處，但是增大了 IC制造工藝的復雜度。
[0003]為了解決制造復雜度的增大，需要IC處理和制造中的類似的進步。例如，已經引入諸如鰭式場效應晶體管(FinFET)的三維晶體管以代替平面晶體管。在FinFET器件的制造工藝中，不斷需要進一步的改進來滿足按比例縮小工藝中的性能需求。
【發明內容】
[0004]本發明提供一種制造FinFET器件的工藝，包括:從襯底形成有源鰭結構和偽鰭結構；將隔離層覆蓋在所述有源鰭結構和所述偽鰭結構上方；去除位于所述偽鰭結構之上的隔離層；以及選擇性蝕刻所述偽鰭結構，其中，所述偽鰭結構與所述隔離層的選擇性比率超過8。
[0005]優選地，從所述襯底形成所述有源鰭結構和所述偽鰭結構包括:在所述襯底上形成多個鰭間隔件；以及通過所述鰭間隔件去除所述襯底。
[0006]優選地，工藝還包括:平坦化所述隔離層。
[0007]優選地，通過使用TMAH、NH3或它們的組合的溶液的濕蝕刻工藝選擇性蝕刻所述偽鰭結構。
[0008]優選地，通過使用HBr、C12、02、N2或它們的組合的等離子體的干蝕刻工藝選擇性蝕刻所述偽鰭結構。
[0009]優選地，所述選擇性比率在從約8至約15的范圍內。
[0010]優選地，所述選擇性比率在從約10至約13的范圍內。
[0011]本發明還提供一種制造FinFET器件的工藝，包括:在襯底上形成硬掩模層；在所述硬掩模層上形成多個鰭間隔件；通過所述鰭間隔件去除所述硬掩模層和所述襯底，以形成有源鰭結構和偽鰭結構，所述有源鰭結構具有位于所述有源鰭結構上的第一硬掩模，并且所述偽鰭結構具有位于所述偽鰭結構上的第二硬掩模；將隔離層覆蓋在所述第一硬掩模和所述第二硬掩模上方；去除位于所述第二硬掩模上的隔離層；去除所述第二硬掩模；以及去除所述隔離層和所述偽鰭結構，其中，所述偽鰭結構的去除速度比所述隔離層的去除速度高8倍以上。
[0012]優選地，在所述硬掩模層上形成多個鰭間隔件包括:在所述硬掩模層上形成第一偽圖案；將第一間隔件層覆蓋在所述第一偽圖案的頂面和側壁上方；去除所述第一間隔件層，其中，保留位于所述第一偽圖案的側壁上的第一間隔件層；以及去除所述第一偽圖案。
[0013]優選地，在所述硬掩模層上形成多個鰭間隔件包括:在所述硬掩模層上形成第一偽圖案；將第一間隔件層覆蓋在所述第一偽圖案的頂面和側壁上方；去除所述第一間隔件層，其中，保留位于所述第一偽圖案的側壁上的第一間隔件層；去除所述第一偽圖案，以形成第二偽圖案；將第二間隔件層覆蓋在所述第二偽圖案上方；去除所述第二間隔件層，其中，保留位于所述第二偽圖案的側壁上的第二間隔件層；以及去除所述第二偽圖案。
[0014]優選地，工藝還包括:在將所述隔離層覆蓋在所述第一硬掩模和所述第二硬掩模上方之后，平坦化所述隔離層的頂面。
[0015]優選地，工藝還包括:在去除所述隔離層和所述偽鰭結構之后，重新填充所述隔離層；平坦化所述隔離層，以暴露所述第一硬掩模；去除所述第一硬掩模；以及對應于所述有源鰭結構的頂面開槽所述隔離層。
[0016]優選地，工藝還包括:在所述有源鰭結構上形成柵極，并且所述柵極與所述有源鰭結構的側壁重疊。
[0017]優選地，通過H3P04去除所述第一硬掩模和所述第二硬掩模。
[0018]優選地，通過HF開槽所述隔離層。
[0019]本發明還提供一種控制鰭結構的高度的工藝，包括:從襯底形成第一鰭結構和第二鰭結構；將隔離層覆蓋在所述第一鰭結構和所述第二鰭結構上方；去除位于所述第一鰭結構之上的隔離層；控制所述第一鰭結構與所述隔離層的第一選擇性比率，以減小所述第一鰭結構的高度；重新填充所述隔離層；去除位于所述第二鰭結構之上的隔離層；以及控制所述第二鰭結構與所述隔離層的第二選擇性比率，以減小所述第二鰭結構的高度，其中，所述第一鰭結構和所述第二鰭結構包括不同的高度。
[0020]優選地，所述第一選擇性比率和所述第二選擇性比率超過8。
[0021]優選地，所述第一選擇性比率和所述第二選擇性比率在從約8至約15的范圍內。
[0022]優選地，所述第一鰭結構的減小的高度大于所述第二鰭結構的減小的高度，所述第一鰭結構的高度低于所述第二鰭結構的高度。
[0023]優選地，所述第一鰭結構的減小的高度小于所述第二鰭結構的減小的高度，所述第一鰭結構的高度高于所述第二鰭結構的高度。
【附圖說明】
[0024]當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0025]圖1是根據本發明的各個實施例的FinFET器件。
[0026]圖2A至圖2D是處于通過雙重圖案化方法制造鰭間隔件的中間階段的圖1中的FinFET器件的截面圖。
[0027]圖3A至圖3G是處于通過四重圖案化方法制造鰭間隔件的中間階段的圖1中的FinFET器件的截面圖。
[0028]圖4A至圖4K是處于制造的中間階段的沿著線AA的圖1中的FinFET器件的截面圖。
[0029]圖5A至圖5H是處于控制鰭結構的高度的中間階段的圖1中的FinFET器件的截面圖。
【具體實施方式】
[0030]以下公開內容提供了許多不同實施例或實例，以用于實現所提供主題的不同特征。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成附加的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可以在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
[0031]此外，為便于描述，本文可以使用諸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空間關系術語，以描述如圖所示的一個元件或部件與另一元件或部件的關系。除了圖中所示的方位外，空間關系術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且本文使用的空間關系描述符可以同樣地作相應的解釋。
[0032]由于器件的關鍵尺寸(⑶)按比例縮小，所以當在制造鰭式場效應晶體管(FinFET)器件中實施鰭切割工藝時，覆蓋誤差裕度也減小。減小的覆蓋誤差裕度變得越來越難以掌控。通常，在襯底上形成多個鰭間隔件，并且可以在從襯底形成鰭結構之前或之后實施鰭切割工藝。例如，底層覆蓋鰭間隔件并且用作掩模以去除不需要的鰭間隔件，并且然后通過需要的鰭間隔件蝕刻襯底以形成鰭結構。在另一實例中，通過鰭間隔件蝕刻襯底以形成鰭結構，并且底層覆蓋鰭結構以用作用于去除不需要的鰭結構的掩模。然而，底層的均勻性難以控制，并且因此導致鰭結構上的損壞和殘留缺陷。另外，在對鰭結構之間的隔離層進行退火期間，鰭結構遭受彎曲問題。因此，需要提供改進的方法以實施鰭切割工藝。
[0033]圖1是根據本發明的各個實施例的FinFET器件。鰭式場效應晶體管(FinFET)器件100包括襯底110，該襯底具有有源區域120和介于有源區域120之間的隔離區域130。在有源區域120中制造在FinFET器件100中具有功能的有源鰭結構140，并且隔離層160將鄰近的有源鰭結構140分隔開。另外，柵極170設置在有源鰭結構140上并且與有源鰭結構140的側壁重疊。鰭切割工藝從正被制造的電路或器件去除隔離區域130中的不需要的鰭結構。換句話說，取決于制造中的電路或器件的相應的布局，能夠應用鰭切割工藝以去除不需要的鰭結構。在一些實施例中，鰭切割工藝保留隔離區域130中的偽鰭結構，并且隔離層160覆蓋偽鰭結構。
[0034]本實施例提供了制造FinFET器件的方法，包括實施鰭切割工藝以制造如圖1所示的FinFET器件的方法。在一些實施例中，為了形成用于當前和未來的先進的半導體處理節點的精細結構，使用雙重圖案化方法。圖2A至圖2D是處于通過雙重圖案化方法制造鰭間隔件的中間階段的圖1中的FinFET器件的截面圖。
[0035]如圖2A所示，提供襯底110、硬掩模層210和第一偽圖案220。在襯底110上形成硬掩模層210，并且在硬掩模層210上形成第一偽圖案220。可以通過使用諸如CVD或PVD工藝的沉積工藝(但不限于此)形成硬掩模層210和第一偽圖案220。另外，實施諸如光刻的圖案化工藝以形成第一偽圖案220。
[0036]在一些實施例中，襯底110可以是塊狀硅襯底。在各個實施例中，襯底110可以包括元素半導體，包括晶體、多晶和/或非晶結構的硅或鍺。在各個實施例中，襯底110可以包括化合物半導體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦。在各個實施例中，襯底110可以包括合金半導體，包括:SiGe、GaAsP, Al InAs、AlGaAs、GaInAs、GaInP和/或GaInAsP ;任何其他合適的材料；和/或它們的組合。
[0037]在一些實施例中，襯底I ?ο是絕緣體上硅(sol)襯底。使用注氧隔離(snrox)、晶圓接合和/或其他合適的方法制造SOI襯底，并且示例性絕緣層可以是掩埋氧化物層(BOX)。
[0038]在各個實施例中，硬掩模層210包括諸如氧化硅(S12)、氮化硅(SiN)或氮氧化硅(S1N)的材料，并且第一偽圖案220可以是碳基聚合物、非晶碳膜、非晶硅、多晶硅或可以以有效地方式圖案化和選擇性蝕刻的其他材料。
[0039]在圖2B中，在第一偽圖案220上方形成第一間隔件層230。第一間隔件層230覆蓋第一偽圖案220的頂面和側壁，并且可以包括諸如氧化硅、氮化硅或氮氧化硅的介電材料。在各個實施例中，形成第一間隔件層230包括使用諸如CVD、PVD或ALD工藝的沉積工
-H-
O
[0040]在圖2C中，去除第一間隔件層230的一部分。應用各向異性蝕刻工藝，使得第一間隔件層230保留在第一偽圖案220的側壁上。去除第一間隔件層230的設置在第一偽圖案220的頂部上方的部分，并且也去除第一間隔件層230的設置在硬掩模層210的表面上方的部分。因此，第一間隔件層230保留在第一偽圖案220的側壁上，其也稱為鰭間隔件232。在各個實施例中，去除第一間隔件層230的一部分包括使用等離子體蝕刻工藝。
[0041]在圖2D中，去除第一偽圖案220。使用諸如干蝕刻或濕蝕刻的蝕刻工藝去除第一偽圖案220，并且鰭間隔件232保留在硬掩模210上。
[0042]在各個實施例中，四重圖案化方法可以用于制造鰭間隔件。四重圖案化方法指的是雙重圖案化方法的兩次重復，這導致鰭間隔件之間的間距四等分。圖3A至圖3G是處于通過四重圖案化方法制造鰭間隔件的中間階段的圖1中的FinFET器件的截面圖。
[0043]在圖3A中，提供襯底110、硬掩模層210和第一偽圖案220。在襯底110上形成硬掩模層210，并且在硬掩模層210上形成第一偽圖案220。可以通過使用諸如CVD或PVD工藝的沉積工藝(但不限于此)形成硬掩模層210和第一偽圖案220。另外，實施諸如光刻的圖案化工藝以形成第一偽圖案220。
[0044]在圖3B中，在第一偽圖案220上方形成第一間隔件層230。第一間隔件層230覆蓋第一偽圖案220的頂面和側壁，并且可以包括諸如氧化硅、氮化硅或氮氧化硅的介電材料。
[0045]在圖3C中，去除第一間隔件層230的一部分。應用各向異性蝕刻工藝，使得第一間隔件層230保留在第一偽圖案220的側壁上。去除第一間隔件層230的設置在第一偽圖案220的頂部上方的部分，并且也去除第一間隔件層230的設置在硬掩模層210的表面上方的部分。因此，第一間隔件層230保留在第一偽圖案220的側壁上，其也稱為第二偽圖案310。
[0046]在圖3D中，去除第一偽圖案220。使用諸如干蝕刻或濕蝕刻的蝕刻工藝去除第一偽圖案220，并且第二偽圖案310保留在硬掩模210上。
[0047]在圖3E中，在第二偽圖案310上方形成第二間隔件層320。第二間隔件層320覆蓋第二偽圖案310的頂面和側壁，并且可以包括諸如氧化硅、氮化硅或氮氧化硅的介電材料。
[0048]繼續在圖3F中，去除第二間隔件層320的一部分。應用各向異性蝕刻工藝，使得第二間隔件層320保留在第二偽圖案310的側壁上。去除第二間隔件層320的設置在第二偽圖案310的頂部上方的部分，并且也去除第二間隔件層320的設置在硬掩模層210的表面上方的部分。因此，第二間隔件層320保留在第二偽圖案310的側壁上，其也稱為鰭間隔件 322。
[0049]繼續在圖3G中，去除第二偽圖案310。使用諸如干蝕刻或濕蝕刻的蝕刻工藝去除第二偽圖案310，并且鰭間隔件322保留在硬掩模210上。使用四重圖案化方法，可以進一步減小鄰近的鰭間隔件322之間的間距。
[0050]應該注意，本實施例描述了圖2D之后的步驟以制造如圖1所示的FinFET器件，但是不限于此。由于通過使用四重圖案化方法進一步減小鰭間隔件之間的間距，所以圖3G中示出的鰭間隔件可適用于制造圖1中示出的FinFET器件。
[0051]在圖4A至圖4K中，涉及進一步闡明制造如圖1所示的FinFET器件的工藝。圖4A至圖4K是處于制造的中間階段的沿著線AA的圖1中的FinFET器件的截面圖。圖2D中制造的鰭間隔件232用作掩模以從襯底110形成鰭結構。
[0052]如圖4A所示，從襯底110形成有源鰭結構140和偽鰭結構150。去除襯底110的一部分以形成有源鰭結構140和偽鰭結構150。另外，同時去除硬掩模210的一部分，以保留有源鰭結構140上的第一硬掩模212和偽鰭結構150上的第二硬掩模214。在圖4A中，鰭間隔件232用作掩模，以實施用于通過鰭間隔件232去除襯底110和硬掩模層210的一部分的各向異性蝕刻工藝。因此，形成有源鰭結構140、偽鰭結構150、第一硬掩模212和第二硬掩模214。在蝕刻工藝之后，通過使用CF4、CH2F2或它們的組合的等離子體的干蝕刻工藝去除鰭間隔件232。另外，可以通過使用TMAH或冊13的溶液的濕蝕刻工藝去除鰭間隔件232。
[0053]在圖4B中，隔離層160覆蓋在有源鰭結構140和偽鰭結構150上方。更具體地，隔離層160也覆蓋在第一硬掩模212和第二硬掩模214上方。隔離層160設置在襯底110上方，其中有源鰭結構140和偽鰭結構150嵌入隔離層160。另外，隔離層160包括第一硬掩模212和第二硬掩模214之上的厚度Tl。在用隔離層160覆蓋在有源鰭結構140和偽鰭結構150之后，對隔離層160進行退火。在各個實施例中，隔離層160包括氧化硅、氮化硅、氮氧化硅或它們的組合。在一些實施例中，可以應用諸如CVD或PVD工藝的沉積工藝以形成隔離層160。
[0054]在圖4C中，平坦化隔離層160的頂面。應用第一 CMP(化學機械平坦化)工藝，以平坦化隔離層160的頂面。第一 CMP工藝也將隔離層160的位于第一硬掩模212和第二硬掩模214之上的厚度從厚度Tl減小至厚度T2。然而，難以控制第一 CMP工藝停止在厚度T2處。在這方面，根據一些實施例，第一 CMP工藝首先完全去除位于第一硬掩模212和第二硬掩模214之上的隔離層160，并且停止在第一硬掩模212和第二硬掩模214處，以平坦化隔離層160的頂面。然后，在平坦頂面上沉積諸如氧化硅、氮化硅、氮氧化硅的絕緣材料，以在第一硬掩模212和第二硬掩模214之上形成厚度T2。
[0055]在圖4D中，在隔離層160上形成掩模層910。掩模層910具有限定隔離層160中的有源區域120和隔離區域130的圖案。在隨后的工藝中，去除隔離區域130中的偽鰭結構150。掩模層910是包括底層912、中間層914和圖案化的光刻膠916的多層結構。由于平坦化隔離層160的頂面，所以掩模層910可以形成在平面上，以確保底層912、中間層914和圖案化的光刻膠916的均勻性。在各個實施例中，中間層914可以包括抗反射材料(ARC)或底側抗反射材料(BARC)，以輔助圖案化的光刻膠916的曝光和聚焦，并且底層912可以是碳基聚合物。
[0056]繼續在圖4E中，通過圖案化的光刻膠916圖案化中間層914和底層912，去除底層912的和隔離層160的位于偽鰭結構150之上的部分，并且在該步驟期間也去除中間層914。因此，暴露偽鰭結構150上的第二硬掩模214。此后，去除底層912以形成圖4F中示出的結構。在一些實施例中，通過使用氟基等離子體的干蝕刻工藝去除隔離層160的位于偽鰭結構150之上的部分。
[0057]繼續在圖4G中，去除第二硬掩模214。在去除隔離層160的位于偽鰭結構150之上的部分之后，應用蝕刻工藝以去除第二硬掩模214。去除第二硬掩模214以形成暴露偽鰭結構150的開口 410。然而，由隔離層160保護的第一硬掩模212保留在有源鰭結構140上。在各個實施例中，通過使用H3PO4溶液的濕蝕刻工藝去除第二硬掩模214。在各個實施例中，通過使用CH3F、CH2F2、02或它們的組合的等離子體的干蝕刻工藝去除第二硬掩模214。
[0058]繼續在圖4H中，通過開口 410選擇性蝕刻偽鰭結構150，并且形成開口 415。隔離層160用作掩模以實施鰭切割工藝。通常，在本領域中，碳基聚合物層用作用于去除不需要的鰭結構的掩模。然而，碳基聚合物層的均勻性難以控制。另外，不需要的鰭結構的去除也去除覆蓋需要的鰭結構的碳基聚合物層，這導致對需要的鰭結構的損壞和殘留缺陷。在一些實施例中，實施第一 CMP工藝以確保隔離層160的均勻性，該隔離層有助于用作掩模以擴大鰭切割工藝的窗口。具體地，本實施例的鰭切割工藝更容易控制，以避免去除覆蓋有源鰭結構140的隔離層160。另一方面，當選擇性蝕刻偽鰭結構150時，將隔離層160用作掩模有利于控制開口 415的輪廓和關鍵尺寸。偽鰭結構150的去除速度是隔離層160的去除速度的8倍至15倍，以在選擇性蝕刻偽鰭結構150期間控制開口 410的輪廓和關鍵尺寸。因此，偽鰭結構150與隔離層160的選擇性比率控制在從約8至約15的范圍內。應該注意，該選擇性比率超過8，這意味著偽鰭結構150的去除速度比隔離層160的去除速度高8倍以上，以確保鰭切割工藝不影響有源鰭結構140的輪廓。如果選擇性比率低于8，同時也去除鄰近偽鰭結構150的隔離層160以暴露有源鰭結構140的側壁。在這種情況下，鰭切割工藝影響有源鰭結構140的輪廓。在各個實施例中，通過使用HBr、Cl2、02、N2S它們的組合的等離子體(但不限于此)的干蝕刻工藝選擇性蝕刻偽鰭結構150。在各個實施例中，選擇性蝕刻工藝是使用TMAH(四甲基氫氧化銨)、NH3或它們的組合的溶液(但不限于此)的濕蝕刻工藝。在各個實施例中，選擇性比率在從約10至約13的范圍內。
[0059]如圖4H所示，在選擇性蝕刻之后，偽鰭結構150包括在襯底110之上的高度H1，但不限于此。在各個實施例中，控制選擇性比率，以完全去除襯底110之上的偽鰭結構150。在一些實施例中，控制選擇性比率，以調節襯底110之上的高度Hl。另外，在隨后的工藝中，在開口 415中重新填充與隔離層160相同的材料。在控制選擇性比率以在襯底110上保留具有更高的高度Hl的偽鰭結構150的情況下，減少了重新填充材料期間的機械加料，并且因此提高了隨后的工藝的效率。
[0060]在圖41中，在開口 415中重新填充與隔離層160相同的材料，實施第二 CMP工藝以平坦化隔離層160的頂面。在各個實施例中，該材料與隔離層160不同。第二 CMP工藝去除過量的材料并且停止在第一硬掩模212處，以確保隔離層160具有平坦頂面。
[0061]在圖4J中，去除第一硬掩模212，并且對應于有源鰭結構140的頂面開槽隔離層160。如前所述，第二 CMP工藝停止在第一硬掩模212處，以暴露第一硬掩模212。應用蝕刻工藝以用于去除第一硬掩模212。另外，應用回蝕刻工藝以開槽隔離層160，其中，隔離層160的頂面位于有源鰭結構140的頂面下方。然而，隔離層160的頂面位于偽鰭結構150的頂面之上，并且因此隔離層160完全覆蓋偽鰭結構150。在各個實施例中，通過使用H3PO4S液的濕蝕刻工藝去除第一硬掩模212。在各個實施例中，通過使用HF的溶液的濕蝕刻工藝開槽隔離層凹。
[0062]在圖4K中，柵極170形成在有源鰭結構140上并且與有源鰭結構140的側壁重疊。柵極170由多晶硅(多晶Si)、多晶硅鍺(多晶SiGe)、氮化硅或其他合適的材料形成。通過包括沉積和圖案化的合適的工序形成柵極170。圖案化工藝還包括光刻和蝕刻。在各個實例中，沉積包括CVD、PVD、ALD、熱氧化、其他合適的技術或它們的組合。光刻工藝包括光刻膠(或抗蝕劑)涂覆(例如，旋涂)、軟烘、掩模對準、曝光、曝光后烘焙、顯影光刻膠、沖洗、干燥(例如，硬烘)、其他合適的工藝和/或它們的組合。蝕刻工藝包括干蝕刻、濕蝕刻和/或其他蝕刻方法(例如，反應離子蝕刻)。在各個實施例中，在高溫熱工藝(諸如在源極/漏極形成期間用于S/D活化的熱退火)之后，隨后用高k介電層(HK)和金屬柵電極(MG)代替柵極170。
[0063]如前所述，控制選擇性比率，以調節偽鰭結構150的高度H1。在這種情況下，各個實施例提供了控制鰭結構的高度的工藝。如圖5A所示，從襯底510形成第一鰭結構520和第二鰭結構530，第一鰭結構520和第二鰭結構530均具有在襯底510之上的高度H2。去除襯底510的一部分，以形成第一鰭結構520和第二鰭結構530。另外，在第一鰭結構520上設置第一硬掩模522，并且在第二鰭結構530上設置第二硬掩模532，第一硬掩模522和第二硬掩模532由硬掩模層形成。而且，隔離層540覆蓋在第一鰭結構520和第二鰭結構530上方，并且平坦化隔離層540的頂面。更具體地，隔離層540也覆蓋在第一硬掩模522和第二硬掩模532上方。
[0064]在圖5B中，去除隔離層540的位于第一鰭結構520之上的部分，以暴露硬掩模522。然后，去除第一硬掩模522，以形成暴露第一鰭結構520的開口 541。使用圖4D中示出的具有圖案化層、中間層和底層的掩模去除隔離層540，并且在此不描述細節。在各個實施例中，通過使用H3PO4S液的濕蝕刻工藝去除第一硬掩模522。在各個實施例中，通過使用CH3F、CH2F2, O2或它們的組合的等離子體的干蝕刻工藝去除第一硬掩模522。
[0065]在圖5C中，選擇性蝕刻第一鰭結構520，并且形成開口 542。通過開口 541選擇性蝕刻第一鰭結構520，以將第一鰭結構520的高度H2減小至高度H3，并且因此留下開口542。控制第一鰭結構520與隔離層540的第一選擇性比率，以留下襯底510之上的高度H3。在各個實施例中，通過使用HBr、Cl2、02、N2或它們的組合的等離子體(但不限于此)的干蝕刻工藝選擇性蝕刻第一鰭結構520。在各個實施例中，通過使用TMAH、NH3或它們的組合的溶液(但不限于此)的濕蝕刻工藝選擇性蝕刻第一鰭結構520。在各個實施例中，第一選擇性比率超過8，以在選擇性蝕刻第一鰭結構520期間控制開口 542的輪廓和關鍵尺寸。在一些實施例中，第一選擇性比率在從約8至約15的范圍內。在一些實施例中，第一選擇性比率在從約10至約13的范圍內。
[0066]參照圖在開口 542中重新填充與隔離層540相同的材料，并且實施CMP工藝以平坦化隔離層540的頂面。
[0067]在圖5E中，去除隔離層540的位于第二鰭結構530之上的部分，以暴露硬掩模532。然后，去除第二硬掩模532，以形成暴露第二鰭結構530的開口 543。使用圖4D中示出的具有圖案化層、中間層和底層的掩模去除隔離層540，并且在此不描述細節。在各個實施例中，通過使用H3PO4S液的濕蝕刻工藝去除第二硬掩模532。在各個實施例中，通過使用CH3F、CH2F2, O2或它們的組合的等離子體的干蝕刻工藝去除第二硬掩模532。
[0068]參照圖5F，選擇性蝕刻第二鰭結構530，并且形成開口 544。通過開口 543選擇性蝕刻第二鰭結構530，以將第二鰭結構530的高度H2減小至高度H4，并且因此留下開口544。在選擇性蝕刻工藝中，控制第二鰭結構530與隔離層540的第二選擇性比率，以留下在襯底510之上的高度H4。在各個實施例中，通過使用HBr、Cl2, 02、N2或它們的組合的等離子體(但不限于此)的干蝕刻工藝選擇性蝕刻第二鰭結構530。在各個實施例中，通過使用TMAH、NH3或它們的組合的溶液(但不限于此)的濕蝕刻工藝選擇性蝕刻第二鰭結構530。在各個實施例中，第二選擇性比率超過8。在一些實施例中，第二選擇性比率在從約8至約15的范圍內。在一些實施例中，第二選擇性比率在從約10至約13的范圍內。
[0069]如圖5F所示，由于第一鰭結構520的減小的高度高于第二鰭結構530的減小的高度，所以第一鰭結構520的高度H3低于第二鰭結構530的高度H4。減小的高度代表通過選擇性蝕刻減小的鰭結構520或530的高度，減小的高度是鰭結構520或530的蝕刻深度。控制鰭結構520和530與隔離層540的不同的選擇性比率，可以在FinFET器件中制造具有不同高度的鰭結構，并且因此擴大了應用的范圍。在各個實施例中，由于第一鰭結構520的減小的高度低于第二鰭結構530的減小的高度，所以第一鰭結構520的高度H3高于第二鰭結構530的高度H4。
[0070]參照圖5G，對應于第一鰭結構520和第二鰭結構530的頂面開槽隔離層540。應用回蝕刻工藝以開槽隔離層540，并且隔離層540的頂面位于第一鰭結構520和第二鰭結構530的頂面下方。更具體地，隔離層540的位于襯底510之上的厚度小于高度H3和H4。在各個實施例中，通過使用HF的溶液的濕蝕刻工藝開槽隔離層540。
[0071]繼續在圖5H中，第一柵極550形成在第一鰭結構520上并且與第一鰭結構520的側壁重疊，以及第二柵極560形成在第二鰭結構530上并且與第二鰭結構530的側壁重疊。第一柵極550和第二柵極560由多晶硅(多晶Si)、多晶硅鍺(多晶SiGe)、氮化硅或其他合適的材料形成。在各個實施例中，在高溫熱工藝(諸如在源極/漏極形成期間用于S/D活化的熱退火)之后，隨后用高k介電層(HK)和金屬柵電極(MG)代替第一柵極550和第二柵極560。
[0072]以上討論的本發明的實施例具有優于現有工藝的優勢，并且在下文中總結優勢。根據一些實施例，隔離層用作掩模以在實施鰭切割工藝期間保護有源鰭結構。因為實施CMP工藝以確保隔離層的均勻性，所以隔離層有利于用作掩模以避免損壞有源鰭結構的風險。而且，偽鰭結構與隔離層的選擇性比率控制為超過8，以確保鰭切割工藝不會影響有源鰭結構的輪廓。另外，可以控制選擇性比率，以調節鰭結構的位于襯底之上的高度，這提高了工藝的效率。
[0073]另一方面，在涂覆掩模層之前平坦化隔離層的頂面，以增大掩模層的均勻性，并且因此也增加掩模層的曝光聚焦。總結以上觀點，提供了方法以避免對需要的鰭結構的損壞和殘留缺陷，并且FinFET器件的性能變得更加穩定。
[0074]根據一些實施例，本發明公開了制造FinFET器件的工藝，并且該工藝包括以下步驟。從襯底形成有源鰭結構和偽鰭結構，并且隔離層覆蓋在有源鰭結構和偽鰭結構上方。然后，去除位于偽鰭結構之上的隔離層，并且選擇性蝕刻偽鰭結構，其中偽鰭結構與隔離層的選擇性比率超過8。
[0075]根據各個實施例，本發明公開了制造FinFET器件的工藝，并且該工藝包括以下步驟。在襯底上形成硬掩模層，并且在硬掩模層上形成多個鰭間隔件。通過鰭間隔件去除硬掩模層和襯底，以形成有源鰭結構和偽鰭結構，有源鰭結構具有位于有源鰭結構上的第一硬掩模，并且偽鰭結構具有位于偽鰭結構上的第二硬掩模，并且隔離層覆蓋在第一硬掩模和第二硬掩模上方。去除位于第二硬掩模上的隔離層，并且也去除第二硬掩模。然后，去除隔離層和偽鰭結構，其中，偽鰭結構的去除速度比隔離層的去除速度高8倍以上。
[0076]根據各個實施例，本發明公開了控制鰭結構的高度的工藝，并且該工藝包括以下步驟。從襯底形成第一鰭結構和第二鰭結構，并且隔離層覆蓋在第一鰭結構和第二鰭結構上方。去除位于第一鰭結構之上的隔離層，然后控制第一鰭結構與隔離層的第一選擇性比率，以減小第一鰭結構的高度。重新填充隔離層，并且去除位于第二鰭結構之上的隔離層。此后，控制第二鰭結構與隔離層的第二選擇性比率，以減小第二鰭結構的高度，其中，第一鰭結構和第二鰭結構包括不同的高度。
[0077]上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與本文所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，他們可以在本文中做出多種變化、替換以及改變。
【主權項】
1.一種制造FinFET器件的工藝，包括: 從襯底形成有源鰭結構和偽鰭結構； 將隔離層覆蓋在所述有源鰭結構和所述偽鰭結構上方； 去除位于所述偽鰭結構之上的隔離層；以及 選擇性蝕刻所述偽鰭結構，其中，所述偽鰭結構與所述隔離層的選擇性比率超過8。2.根據權利要求1所述的工藝，其中，從所述襯底形成所述有源鰭結構和所述偽鰭結構包括: 在所述襯底上形成多個鰭間隔件；以及 通過所述鰭間隔件去除所述襯底。3.根據權利要求1所述的工藝，還包括: 平坦化所述隔離層。4.根據權利要求1所述的工藝，其中，所述選擇性比率在從約8至約15的范圍內。5.根據權利要求4所述的工藝，其中，所述選擇性比率在從約10至約13的范圍內。6.一種制造FinFET器件的工藝，包括: 在襯底上形成硬掩模層； 在所述硬掩模層上形成多個鰭間隔件； 通過所述鰭間隔件去除所述硬掩模層和所述襯底，以形成有源鰭結構和偽鰭結構，所述有源鰭結構具有位于所述有源鰭結構上的第一硬掩模，并且所述偽鰭結構具有位于所述偽鰭結構上的第二硬掩模； 將隔離層覆蓋在所述第一硬掩模和所述第二硬掩模上方； 去除位于所述第二硬掩模上的隔離層； 去除所述第二硬掩模；以及 去除所述隔離層和所述偽鰭結構，其中，所述偽鰭結構的去除速度比所述隔離層的去除速度高8倍以上。7.根據權利要求6所述的工藝，其中，在所述硬掩模層上形成多個鰭間隔件包括: 在所述硬掩模層上形成第一偽圖案； 將第一間隔件層覆蓋在所述第一偽圖案的頂面和側壁上方； 去除所述第一間隔件層，其中，保留位于所述第一偽圖案的側壁上的第一間隔件層；以及 去除所述第一偽圖案。8.根據權利要求6所述的工藝，其中，在所述硬掩模層上形成多個鰭間隔件包括: 在所述硬掩模層上形成第一偽圖案； 將第一間隔件層覆蓋在所述第一偽圖案的頂面和側壁上方； 去除所述第一間隔件層，其中，保留位于所述第一偽圖案的側壁上的第一間隔件層； 去除所述第一偽圖案，以形成第二偽圖案； 將第二間隔件層覆蓋在所述第二偽圖案上方； 去除所述第二間隔件層，其中，保留位于所述第二偽圖案的側壁上的第二間隔件層；以及 去除所述第二偽圖案。9.一種控制鰭結構的高度的工藝，包括: 從襯底形成第一鰭結構和第二鰭結構； 將隔離層覆蓋在所述第一鰭結構和所述第二鰭結構上方； 去除位于所述第一鰭結構之上的隔離層； 控制所述第一鰭結構與所述隔離層的第一選擇性比率，以減小所述第一鰭結構的高度； 重新填充所述隔離層； 去除位于所述第二鰭結構之上的隔離層；以及 控制所述第二鰭結構與所述隔離層的第二選擇性比率，以減小所述第二鰭結構的高度，其中，所述第一鰭結構和所述第二鰭結構包括不同的高度。10.根據權利要求9所述的工藝，其中，所述第一選擇性比率和所述第二選擇性比率超過8。
【文檔編號】H01L21/3213GK106057671SQ201510735476
【公開日】2016年10月26日
【申請日】2015年11月2日
【發明人】張家維, 張安勝, 劉志方, 陳嘉仁, 林嘉泰, 彭治棠
【申請人】臺灣積體電路制造股份有限公司