半導體器件的制作方法

半導體器件的制作方法
【專利摘要】本發明提供了一種半導體器件，其具有這樣一種排列結構，其中可形成具有相對小的寬度和相對緊密的間距的高密度線圖案。半導體器件包括彼此間隔開的多個線圖案。所述多個線圖案包括：多根主線，它們之間具有第一間隙并且在第一方向上延伸；以及多根子線，它們從所述多根主線中的每一根的一端彎曲。所述多根子線之間具有大于第一間隙的距離，并且可與在第一方向上從對應于所述多根子線的所述多根主線中的每一根的一端延伸的延伸線間隔開。
【專利說明】
半導體器件
[0001] 相關申請的交叉引用
[0002] 本申請要求于2015年4月9日在韓國知識產權局提交的韓國專利申請No. 10-2015-0050239的利益，該申請的公開全文以引用方式并入本文中。
技術領域
[0003] 本申請的實施例涉及一種半導體器件，具體而言，涉及一種具有相對小的寬度和 相對緊密的間距的高密度線圖案的排列結構的半導體器件。
【背景技術】
[0004] 為了制造高度集成的半導體器件，可將圖案小型化。為了將許多器件集成在小的 區域中，每個器件會盡可能小。這樣，圖案的間距會減小。隨著針對半導體器件的設計規則 極大地減少，由于光刻技術的分辨極限，在形成細微間距的圖案方面存在限制。因此，會需 要形成超過光刻技術的分辨極限的細微圖案的技術。另外，會需要利用該技術的具有新排 列結構的半導體器件。

【發明內容】

[0005] 本發明構思提供了具有這樣一種排列結構的半導體器件，其中可通過利用具有光 刻技術的分辨極限以內的大小的圖案形成具有相對小的寬度和相對緊密的間距的高密度 線圖案。
[0006] 根據本發明構思的一方面，提供了一種半導體器件，其包括彼此間隔開的多個線 圖案，所述多個線圖案中的每一個包括在第一方向上延伸的主線和從主線的一端彎曲的子 線，其中所述多個線圖案包括多個線集，其中連續排列的四個線圖案形成一個線集，其中所 述多個線集中的至少一個線集包括:第一子線集，其包括:第一主線和第二主線，它們之間 具有第一間隙并且在第一方向上延伸；以及第一子線和第二子線，它們分別從第一主線和 第二主線中的每一根的一端彎曲，第一子線和第二子線之間具有大于第一間隙的第二間 隙，并且包括在第一方向上延伸的部分；以及第二子線集，其包括:第三主線和第四主線，它 們之間具有第一間隙并且在第一方向上延伸；以及第三子線和第四子線，它們之間具有大 于第一間隙的第三間隙并且在與第一方向不同的第二方向上分別從第三主線和第四主線 中的每一根的一端延伸。
[0007] 第一子線和第二子線的端部面對的方向可與第三子線和第四子線的端部面對的 方向不同。
[0008]在第一子線和第二子線中，第一主線與第一子線的端部之間的長度和第二主線與 第二子線的端部之間的長度可彼此不同。
[0009] 在第三子線和第四子線中，第三主線與第三子線的端部之間的長度和第四主線與 第四子線的端部之間的長度可彼此不同。
[0010] 第一主線與第一子線的端部之間的第一子線的長度和第二主線與第二子線的端 部之間的第二子線的長度之和可大于第三主線與第三子線的端部之間的第三子線的長度 和第四主線與第四子線的端部之間的第四子線的長度之和。
[0011] 第一子線的端部和第二子線的端部可位于在第二方向上延伸的直線上。
[0012] 第三子線的端部和第四子線的端部可位于在第一方向上延伸的直線上。
[0013] 在所述至少一個線集中，第一線圖案至第四線圖案可按次序排列，并且第二子線 的端部與第三子線的端部之間的距離可大于第二間隙或者第三間隙。
[0014] 第一子線可包括在第二方向上從第一主線延伸的第一部分和在第一方向上從第 一部分延伸的第二部分，并且第二子線可包括在第二方向上從第二主線延伸的第一部分和 在第一方向上從第一部分延伸的第二部分。
[0015] 第一子線的第一部分和第二子線的第一部分之間可具有第一間隙并且在第二方 向上延伸。
[0016] 第二間隙和第三間隙的大小可相同。
[0017] 第二間隙可大于第三間隙。
[0018] 第三間隙可大于第二間隙。
[0019] 第一子線至第四子線可分別從第一主線至第四主線中的每一根的一端朝著相同 方向彎曲。
[0020] 半導體器件還可包括第一焊盤圖案至第四焊盤圖案，其中所述至少一個線集從第 一主線至第四主線的另一端延伸，并且連接至第一焊盤圖案至第四焊盤圖案。
[0021] 在第一方向上，第二焊盤圖案的長度和第三焊盤圖案的長度可大于第一焊盤圖案 的長度和第四焊盤圖案的長度。
[0022] 第一主線至第四主線和第一子線至第四子線可具有相同的寬度。
[0023] 根據本發明構思的另一方面，提供了一種半導體器件，其包括彼此間隔開的多個 線圖案，并且包括其間具有第一間隙并且在第一方向上延伸的多根主線以及從所述多根主 線中的每一根的一端彎曲并延伸的多根子線，其中所述多根子線的端部之間具有大于第一 間隙的距離，并且與在第一方向上從所述多根主線中的每一根的一端延伸的延伸線間隔 開。
[0024] 所述多根子線中的至少一些子線可包括在第一方向上延伸的部分。
[0025] 所述多根子線中的一些子線的端部面對的方向可與所述多根子線中的其余子線 的端部面對的方向不同。
[0026] 所述多根子線中的相鄰的兩根子線的端部面對的方向可相同。
[0027] 在其端部面對相同方向的相鄰的兩根子線中，對應于相鄰的兩根子線的主線的端 部與相鄰的兩根子線的端部之間的長度可彼此不同。
[0028] 其端部面對相同方向的相鄰的兩根子線的端部可位于垂直于相鄰的兩根子線的 端部面對的方向的直線上。
[0029] 在所述多根子線中的四根連續的子線中，兩根子線的端部面對的方向與另兩根 子線的端部面對的方向可彼此垂直。
[0030] 所述多個線圖案中的每一個還可包括焊盤線，即連接至主線的另一端的焊盤圖 案。
[0031] 所述多個線圖案可構成多個閃速存儲器裝置，并且所述多個閃速存儲器裝置中的 至少一個可包括三維(3D)存儲器陣列。
[0032] 3D存儲器陣列可包括非易失性存儲器，其以單片方式形成在具有布置在硅襯底上 的有源區的存儲器單元的至少一個物理層級上。
[0033] 根據本發明構思的另一方面，提供了一種半導體器件，其包括彼此間隔開的多個 線圖案，所述多個線圖案中的每一個包括在第一方向上延伸的主線和從主線的一端在與第 一方向不同的方向上彎曲并且延伸至所述多個線圖案中的每一個的端部的子線，其中，所 述多個線圖案包括連續排列的四個線圖案中的第一子線集和第二子線集，第一子線集包括 彼此相鄰的第一線圖案和第二線圖案，第二子線集包括彼此相鄰的第三線圖案和第四線圖 案，其中，第一線圖案的子線的端部和第二線圖案的子線的端部面對的方向是第一方向，第 三線圖案的子線的端部和第四線圖案的子線的端部面對的方向是垂直于第一方向的第二 方向。
[0034] 第一線圖案的子線的端部和第二線圖案的子線的端部可位于在第二方向上延伸 的直線上，第三線圖案的子線的端部和第四線圖案的子線的端部可位于在第一方向上延伸 的直線上。
[0035] 第一線圖案至第四線圖案的主線之間可具有第一間隙并且可在第一方向上延伸， 其中，第一線圖案的子線的端部和第二線圖案的子線的端部之間的距離、第二線圖案的子 線的端部和第三線圖案的子線的端部之間的距離以及第三線圖案的子線的端部和第四線 圖案的子線的端部之間的距離中的每一個大于第一間隙。
[0036] 本發明構思的一些實施例包括半導體器件，其包括彼此間隔開的多個線圖案，并 且包括:在第一方向上延伸的多根主線;分別從所述多根主線的端部彎曲的多根子線；以及 連接至各根主線的對應的另一端部的多個焊盤圖案。在一些實施例中，所述多根子線的端 部之間具有大于所述多根主線之間的間隙的距離。
[0037] 在一些實施例中，所述多根子線中的至少一些包括在與第一方向不同的方向上延 伸的部分。一些實施例提出了，所述多根子線中的至少一些包括在第一方向上延伸的部分。 一些實施例提出了，所述多根子線中的一些子線的端部面對的方向與所述多根子線中的其 余子線的端部面對的方向不同。在一些實施例中，在所述多根子線中的四根連續的子線中， 兩根子線的端部面對的方向與另外兩根子線的端部面對的方向彼此垂直。
[0038] 應當注意的是，雖然未具體地描述，但是參照一個實施例描述的本發明構思的各 方面可并入不同的實施例中。也就是說，所有實施例和/或任何實施例的所有特征可按照任 何方式組合。在下面闡述的說明書中詳細解釋本發明構思的這些和其它目的和/或方面。
【附圖說明】
[0039] 通過以下結合附圖的【具體實施方式】，將更加清楚地理解本發明構思的示例實施 例，其中：
[0040] 圖1至圖13示出了用于解釋制造根據本發明構思的一些實施例的半導體器件的方 法的平面圖和剖視圖；
[0041] 圖14和圖15示出了用于解釋制造根據本發明構思的一些實施例的半導體器件的 方法的平面圖；
[0042] 圖16至圖19示出了用于解釋制造根據本發明構思的一些實施例的半導體器件的 方法的平面圖；
[0043]圖20至圖41示出了用于解釋制造根據本發明構思的一些實施例的半導體器件的 方法平面圖和剖視圖；
[0044]圖42A和圖42B示出了用于解釋包括在根據本發明構思的一些實施例的半導體器 件中的線圖案的形狀的平面圖；
[0045]圖43示出了包括在根據本發明構思的一些實施例的半導體器件中的特征圖案的 剖視圖；
[0046]圖44至圖49示出了用于解釋制造根據本發明構思的一些實施例的半導體器件的 方法的平面圖；
[0047]圖50A至圖50C示出了用于解釋制造根據本發明構思的一些實施例的半導體器件 的方法的平面圖；
[0048] 圖51A至圖51C示出了用于解釋制造根據本發明構思的一些實施例的半導體器件 的方法的平面圖；
[0049] 圖52A至圖52C示出了用于解釋制造根據示例性實施例的半導體器件的方法的平 面圖；
[0050] 圖53A至圖53C示出了用于解釋制造根據本發明構思的一些實施例的半導體器件 的方法的平面圖；
[0051] 圖54A和圖54B分別是應用了本文描述的一些實施例的半導體器件的框圖和包括 在圖54A的半導體器件中的存儲器單元陣列的電路圖； 圖54C是示出根據一些實施例的半導體器件的存儲器單元陣列的一些元件的布局； 圖54D是示出根據一些實施例的半導體器件的存儲器單元陣列的一些元件的透視圖； [0052]圖55是包括根據本發明構思的一些實施例形成的半導體器件的存儲卡的框圖； [0053]圖56是包括根據本發明構思的一些實施例形成的半導體器件的固態盤(SSD)的框 圖；
[0054]圖57是包括根據本發明構思的一些實施例形成的半導體器件的存儲卡的框圖；以 及
[0055]圖58是包括具有根據本發明構思的一些實施例的半導體器件的存儲卡的存儲器 系統的框圖。
【具體實施方式】
[0056]現在，將在下文中參照示出了本發明構思的元件的附圖更完全地描述本發明構 思。然而，本發明構思可按照許多不同形式實現，并且不應理解為限于本文闡述的示例性實 施例。相反，提供這些實施例以使得本公開將是徹底和完整的，并且將把本發明構思的范圍 完全傳遞給本領域普通技術人員之一。在附圖中，為了清楚起見，可夸大層和區的厚度和組 件的大小。
[0057]應該理解，當一個元件被稱作"位于"另一元件"上"、"連接至"或"結合至"另一元 件時，所述一個元件可直接位于所述另一元件上、連接至或結合至所述另一元件，或者可存 在中間元件。應該按照相同的方式解釋其它用于描述元件之間的關系的詞語（例如， "在……之間"與"直接在……之間"等）。
[0058] 應該理解，雖然本文中可使用術語第一、第二等來描述多個元件，但是這些元件不 應被這些術語限制。這些術語用于將一個元件與另一元件區分開。例如，第一元件可被稱作 第二元件，并且類似地，第二元件可被稱作第一元件，而不脫離本發明構思的范圍。
[0059] 如本文所用，除非上下文清楚地指明不是這樣，否則單數形式"一"、"一個"和"該" 也旨在包括復數形式。還應該理解，術語"包括"、"包括……的"、"包含"和/或"包含……的" 當用于本說明書中時，指明存在所列特征、整體、步驟、操作、元件、組件或者它們的組，但不 排除存在或添加一個或多個其它特征、整體、步驟、操作、元件、組件或它們的組。
[0060] 除非另外限定，否則本文中使用的所有術語具有與本發明構思所屬領域的普通技 術人員之一通常理解的含義相同的含義。
[0061] 如本文所用，術語"和/或"包括相關所列項中的一個或多個的任何和所有組合。當 諸如"中的至少一個"的表達出現于元件的列表之后時，其修飾元件的整個列表而不修飾列 表中的單獨的元件。
[0062] 現在，將參照示出了本發明構思的示例性實施例的附圖更完全地描述本發明構 思。
[0063] 圖1至圖13示出了用于解釋制造根據本發明構思的一些實施例的半導體器件的方 法的平面圖和剖視圖。
[0064] 圖1和圖2示出了用于解釋形成底部圖案16P以制造根據本發明構思的一些實施例 的半導體器件的操作的平面圖和剖視圖。詳細地說，圖2示出了沿著圖1的線Ι-Γ和ΙΙ-ΙΓ 截取的剖視圖。
[0065] 參照圖1和圖2，特征層14和底部圖案16P按次序形成在襯底12上。
[0066]襯底12可包括半導體材料。例如，襯底12可包括硅(Si)。在一些實施例中，襯底12 可包括諸如鍺(Ge)的半導體元素或者諸如碳化娃(SiC)、砷化鎵(GaAs)、砷化銦（InAsMP/ 或磷化銦(InP)的化合物半導體材料。在一些實施例中，襯底12可包括形成在半導體材料上 的導電膜和/或絕緣膜，并且可由例如金屬、半導體和/或絕緣材料形成。例如，襯底12可形 成在半導體材料上，并且可具有用于形成隧穿絕緣層、電荷存儲層、阻擋絕緣層和/或柵電 極層的多層結構。在一些實施例中，襯底12可具有絕緣體上硅(SOI)結構。例如，襯底12可包 括掩埋的氧化物(BOX)層。襯底12可包括導電區，例如，摻有雜質的阱。襯底12可具有諸如淺 溝槽隔離(STI)結構的各種器件隔離結構中的任一種。
[0067] 特征層14可由各種材料中的任一種形成。例如，特征層14可由（但不限于)金屬、合 金、金屬碳化物、金屬氮化物、金屬氮氧化物、金屬碳氧化物、半導體、多晶硅、氧化物、氮化 物、氮氧化物、碳氫化合物和/或它們的組合形成。特征層14可構成襯底12(例如，半導體襯 底)的有源區和/或其他區。特征層14可構成用于在襯底12上或者用于在布置在特征層14下 方的材料層(未示出）上限定圖案的掩模層。在一些實施例中，特征層14可為形成在襯底12 上的導電膜或者絕緣膜，并且例如，可由金屬、半導體和/或絕緣材料形成。特征層14可例如 形成在襯底12上，并且具有用于形成隧穿絕緣層、電荷存儲層、阻擋絕緣層和/或柵電極層 的多層結構。
[0068] 底部圖案16P可由相對于特征層14和將在下面參照圖4和圖5描述的后續工藝中的 間隔件層24A具有蝕刻選擇性的材料形成。在一些示例性實施例中，底部圖案16P可由（但不 限于)含碳膜、氮化硅膜、氧化硅膜和/或多晶硅膜形成。例如，底部圖案16P可由旋涂硬掩膜 (SOH)材料形成。在一些示例性實施例中，SOH材料可由具有基于SOH材料和/或碳氫化合物 的衍生物的總重量的約85 %重量百分比至約99 %重量百分比的范圍內的相對高的碳含量 的碳氫化合物形成。
[0069]現在將解釋形成由SOH材料制成的底部圖案16P的工藝。首先，在特征層14上形成 厚度范圍為從約1 000 Λ至約:5000 A的有機化合物層。在這種情況下，在必要時可使用旋 轉涂布和/或其他沉積工藝。有機化合物可由包括諸如苯基、苯和/或萘的芳香環的碳氫化 合物和/或碳氫化合物的衍生物形成。有機化合物可由具有基于材料的總重量的約85%重 量百分比至約99%重量百分比的范圍內的相對高的碳含量的材料形成。可通過在從約 150°至約350°的溫度范圍內第一次烘焙有機化合物層形成含碳膜。第一次烘焙可執行約60 秒。接著，在從約300°至約550°的溫度范圍內將含碳膜第二次烘焙，并且使其硬化。第二次 烘焙可執行約30秒至約300秒。這樣，由于含碳膜通過第二烘焙硬化，因此即使在約400°或 更高的相對高的溫度下執行沉積工藝以在含碳膜上形成其他膜時，沉積工藝也不會不利地 影響含碳膜。可通過利用光刻技術將硬化的含碳膜圖案化來形成底部圖案16P。
[0070] 然而，根據本發明構思，底部圖案16P的材料不限于以上材料。例如，底部圖案16P 可包括第一底部圖案層和形成在第一底部圖案層上的第二底部圖案層。第二底部圖案層可 由相對于第一底部圖案層、特征層14以及將在下面參照圖4和圖5描述的后續工藝中的間隔 件層24A具有蝕刻選擇性的材料形成。在一些示例性實施例中，當第一底部圖案層由SOH材 料形成時，第二底部圖案層可由諸如氮氧化硅、氧化硅、氮化硅、碳氮化硅和/或多晶硅的任 一種含娃材料形成。在一些實施例中，第二底部圖案層可由金屬或者有機材料形成。
[0071] 可通過以下步驟形成底部圖案16P:形成底部圖案材料層、在底部圖案材料層上形 成掩模圖案以及利用掩模圖案作為蝕刻掩模蝕刻底部圖案材料層。
[0072] 底部圖案16P可包括多個主底部圖案16A和在所述多個主底部圖案16A之間連接相 鄰的兩個主底部圖案16A的子底部圖案16B。子底部圖案16B可連接至主底部圖案16A，以接 觸邊緣區域ER。
[0073] 所述多個主底部圖案16A可彼此間隔開并且可連續地排列，以在它們之間具有第 一方向X上的第一間隙Gl。所述多個主底部圖案16A中的每一個可具有第一寬度Wl，并且可 在第二方向Y上延伸。
[0074]在一些示例性實施例中，第一寬度Wl可為1個F，即，將形成的半導體器件的最小特 征尺寸，并且第一間隙Gl可大于1個F。例如，第一間隙Gl可為3個F。在一些示例性實施例中， 第一寬度Wl可在從幾納米(nm)至幾十nm的范圍內。
[0075] -個子底部圖案16B可從相鄰的兩個主底部圖案16A中的每一個的一端延伸，可 連接相鄰的兩個主底部圖案16A，并且可與連接至所述一個子底部圖案16B的相鄰的兩個主 底部圖案16A-起構成單位底部圖案16U。可將單位底部圖案16U的延伸以各自具有第一寬 度Wl的一些部分定義為主底部圖案16A，并且可將單位底部圖案16U的延伸以具有大于第一 寬度Wl的寬度的部分定義為子底部圖案16B。連接至子底部圖案16B的在第二方向Y上延伸 的那一部分的主底部圖案16A可具有在第一方向X上延伸的一部分。
[0076]子底部圖案16B可延伸以具有大于第一寬度Wl的第二寬度W2。子底部圖案16B的在 第一方向X上延伸的那部分的寬度與子底部圖案16B的在第二方向Y上延伸的那部分的寬度 可彼此相同或不同。即使子底部圖案16B的在第一方向X上延伸的那部分的寬度與子底部圖 案16B的在第二方向Y上延伸的那部分的寬度彼此不同，所述各寬度可各自大于第一寬度 Wl。例如，第二寬度W2的范圍可為從約2個F至約6個F。
[0077] 主底部圖案16A與連接至主底部圖案16A的子底部圖案16B之間在第一方向X上的 距離可為大于第一間隙Gl的第二間隙G2。第二間隙G2可等于或大于第一寬度Wl與第一間隙 G1之和(Wl +G1)。例如，第二間隙G2的范圍可為從約4個F至約8個F。
[0078] 然而，第二寬度W2和第二間隙G2不限于此，并且根據子底部圖案16B的在第一方向 X上延伸的那部分的長度和子底部圖案16B的在第二方向Y上延伸的那部分的長度，它們可 分別大于6個F和8個F。
[0079] 在一個單位底部圖案16U中，子底部圖案16B可在第一方向X上突出至相鄰的兩個 主底部圖案16A中的一個主底部圖案16A以外。也就是說，在一個單位底部圖案16U中，子底 部圖案16B可從在第二方向Y上的長度相對較長的主底部圖案16A延伸，以突出至在第二方 向Y上的長度相對較短的主底部圖案16A以外。
[0080] 在一個單位底部圖案16U中，相鄰的兩個主底部圖案16A當中，在第二方向Y上的長 度相對較長的一個主底部圖案16A的一端可直接連接至子底部圖案16B的在第一方向X上延 伸的那部分，在第二方向Y上的長度相對較短的一個主底部圖案16A可朝著第一方向X彎 曲、可延伸并且可直接連接至子底部圖案16B的在第二方向Y上延伸的那部分，并且子底部 圖案16B的在第一方向X上延伸的那部分和子底部圖案16B的在第二方向Y上延伸的那部分 可直接彼此連接。在一些實施例中，寬度大于第一寬度Wl的子底部圖案16B可形成在在第二 方向Y上的長度相對較短的主底部圖案16A的一端與子底部圖案16B的在第二方向Y上延伸 的那部分之間。
[0081] 也就是說，一個單位底部圖案16U可包括具有L形的子底部圖案16B和連接至具有L 形的子底部圖案16B的兩端的相鄰的兩個主底部圖案16A，并且在第二方向Y上的長度相對 較長的主底部圖案16A可在第二方向Y上延伸并且可直接連接至具有L形的子底部圖案16B 的一端，在第二方向Y上的長度相對較短的主底部圖案16A可在第二方向Y上延伸、可朝著第 一方向X彎曲并且可直接連接至具有L形的子底部圖案16B的另一端。
[0082] 在相鄰的兩個單位底部圖案16U中，子底部圖案16B可位于第二方向Y上不同的水 平處。另外，多個單位底部圖案16U可相對于在第二方向Y上延伸的延伸線對稱地排列。 [0083]圖3示出了用于解釋形成間隔件材料層24以制造根據一些實施例的半導體器件的 操作的剖視圖。詳細地說，圖3示出了沿著圖1的線Ι-Γ和ΙΙ-ΙΓ截取的剖視圖。
[0084]參照圖3,間隔件材料層24形成在包括底部圖案16P的襯底12上。間隔件材料層24 可形成為均勻的厚度，以覆蓋底部圖案16P的暴露的表面和特征層14的暴露的表面。例如， 間隔件材料層24可具有第一厚度T1。例如，第一厚度Tl可與第一寬度Wl相同或相近。間隔件 材料層24可由相對于特征層14和底部圖案16P具有蝕刻選擇性的材料形成。在一些實施例 中，間隔件材料層24可由利用原子層沉積(ALD)形成的氧化硅膜形成。
[0085]圖4至圖7示出了用于解釋形成間隔件層24A以制造根據一些實施例的半導體器件 的操作的平面圖和剖視圖。詳細地說，圖5和圖7分別示出了沿著圖4和圖6的線Ι-Γ和II-II'截取的剖視圖。
[0086]參照圖4和圖5，通過在圖3的間隔件材料層24上執行回蝕形成覆蓋底部圖案16P的 側壁的間隔件層24A。間隔件層24A可暴露出特征層14的頂表面的一部分和底部圖案16P的 頂表面。間隔件層24A可具有第三寬度W3。第三寬度W3可與圖3的第一厚度Tl相同，并且可與 第一寬度Wl相同或近似。在一些實施例中，第三寬度W3可為1個F。
[0087]參照圖6和圖7，通過去除圖4和圖5的底部圖案16P使得間隔件層24A保留在特征層 14上。當底部圖案16P由SOH膜形成時，可使用例如灰化工藝或剝離工藝以去除底部圖案 16P。在一些實施例中，可根據底部圖案16P的材料通過利用干法蝕刻或濕法蝕刻去除底部 圖案16P。可在通過去除底部圖案16P獲得的一部分中形成底部空間16G。
[0088]間隔件層24A可包括外間隔件層24-1、內間隔件層24-2和主間隔件層24-3。外間隔 件層24-1和內間隔件層24-2可為間隔件層24A的覆蓋圖4的子底部圖案16B的外側壁和內側 壁的一些部分，主間隔件層24-3可為間隔件層24A的覆蓋圖4的主底部圖案16A的兩個側壁 的一些部分。
[0089]在四個連續的主間隔件層24-3中，兩個外主間隔件層24-3可通過外間隔件層24-1 彼此連接，兩個內主間隔件層24-3可通過內間隔件層24-2彼此連接。
[0090] 間隔件層24A可具有第三寬度W3。所述多個主間隔件層24-3之間可具有第三間隙 G3,并且可在第二方向Y上延伸。第三間隙G3可與第一寬度Wl相同或近似。在一些實施例中， 第三間隙G3可為1個F。
[0091] 圖8和圖9示出了用于解釋形成掩模圖案30以制造根據一些實施例的半導體器件 的操作的平面圖和剖視圖。詳細地說，圖9示出了沿著圖8的線Ι-Γ和ΙΙ-ΙΓ截取的剖視圖。 [0092]參照圖8和圖9,具有開口 35的掩模圖案30形成在包括間隔件層24A的襯底12上。開 口 35可將彼此相鄰的外間隔件層24-1和內間隔件層24-2的一些部分暴露出來。掩模圖案30 可完全覆蓋主間隔件層24-3,并且可覆蓋連接至主間隔件層24-3的外間隔件層24-1的一 部分和內間隔件層24-2的一部分。
[0093]形成在外間隔件層24-1與內間隔件層24-2之間的底部空間16G的一部分可通過掩 模圖案30的開口 35暴露出來。
[0094]例如，掩模圖案30可由通過利用光刻技術形成的光致抗蝕劑形成。
[0095]圖10和圖11示出了用于解釋去除間隔件層24A的一部分以制造根據一些實施例的 半導體器件的操作的平面圖和剖視圖。詳細地說，圖11示出了沿著圖10的線Ι-Γ和ΙΙ-ΙΓ 截取的剖視圖。
[0096]參照圖10和圖11，通過利用圖8和圖9的掩模圖案30作為蝕刻掩模，通過執行用于 去除通過開口 35暴露的外間隔件層24-1和內間隔件層24-2的那些部分的修剪工藝分別切 割外間隔件層24-1和內間隔件層24-2。因此，通過外間隔件層24-1或者通過內間隔件層24-2彼此連接的兩個主間隔件層24-3可彼此分離。
[0097]在四個連續的主間隔件層24-3中，兩個外主間隔件層24-3中的每一個可連接至外 間隔件層24-1的一部分，兩個內主間隔件層24-3中的每一個可連接至內間隔件層24-2的一 部分。
[0098]可在去除外間隔件層24-1和內間隔件層24-2的那些部分之后去除掩模圖案30。 [0099]圖12和圖13示出了用于示出包括在根據一些實施例的半導體器件1中的特征圖案 14P的平面圖和剖視圖。詳細地說，圖13示出了沿著圖12的線Ι-Γ和ΙΙ-ΙΓ截取的剖視圖。 [0100] 參照圖12和圖13,半導體器件1包括特征圖案14P。可通過利用包括外間隔件層24- 1、內間隔件層24-2和主間隔件層24-3的間隔件層24A作為蝕刻掩模對特征層14進行蝕刻來 形成特征圖案14P。特征圖案14P可具有通過轉印圖10和圖11的間隔件層24A的形狀獲得的 形狀。特征圖案14P可包括彼此間隔開的多個線圖案LP。
[0101] 各自具有第三寬度W3的多個線圖案LP之間可具有第三間隙G3,并且可在第二方向 Y上延伸。多個線圖案LP中的每一個的線端LE可與在第二方向Y上從線圖案LP延伸的延伸線 間隔開。
[0102] 在四個連續的線圖案LP中，一對相鄰的線圖案LP的線端LE面對的方向與另一對相 鄰的線圖案LP的線端LE面對的方向可彼此不同。
[0103] 在四個連續的線圖案LP中，一對相鄰的線圖案LP的線端LE面對的方向可為第一方 向X，另一對相鄰的線圖案LP的線端LE面對的方向可為第二方向Y。也就是說，在四個連續的 線圖案LP中，一對相鄰的線圖案LP可在第二方向Y上延伸、可彎曲并可在第一方向X上延伸， 并且可使得線端LE面對第一方向X，另一對相鄰的線圖案LP可在第二方向Y延伸、可彎曲、可 在第一方向延伸、可彎曲并可在第二方向Y上延伸，并且可使得線端LE面對第二方向Y。在線 端LE面對第二方向Y的一對相鄰的線圖案LP中，在第一方向X上延伸的那些部分之間可具有 第三間隙G3。
[0104] 當四個連續的線圖案LP中的一對相鄰的線圖案LP的線端LE面對的方向是第一方 向X時，所述一對相鄰的線圖案LP的線端LE可位于在垂直于第一方向X的第二方向Y上延伸 的直線IL2上。當四個連續的線圖案LP中的另一對相鄰的線圖案LP的線端LE面對的方向是 第二方向Y時，所述一對相鄰的線圖案LP的線端LE可位于在垂直于第二方向Y的第一方向X 上延伸的直線ILl上。
[0105]在其間具有第三間隙G3并且其線端LE面對相同方向的一對線圖案LP中，在第二方 向Y上延伸的那些部分與線圖案LP的線端LE之間的長度可彼此不同。
[0106] 在第二方向Y上延伸、彎曲并在第一方向X上延伸并且線端LE面對第一方向X的一 對相鄰的線圖案LP中，在第一方向X上延伸的那些部分的長度可彼此不同。在第二方向Y上 延伸、彎曲、在第一方向X上延伸、彎曲并在第二方向Y上延伸并且線端LE面對第二方向Y的 另一對相鄰的線圖案LP中，在第一方向X上延伸、彎曲并在第二方向Y上延伸至線端LE的那 些部分的長度可彼此不同。
[0107] 在四個連續的線圖案LP中的線端LE面對不同方向并且其間具有第三間隙G3的兩 對線圖案LP中，在第二方向Y上延伸的那些部分與線圖案LP的線端LE之間的長度之和可彼 此不同。例如，在線端LE面對第一方向X并且其間具有第三間隙G3的一對線圖案LP中在第 二方向Y上延伸的那些部分與線圖案LP的線端LE之間的長度之和可小于在線端LE面對第二 方向Y并且其間具有第三間隙G3的另一對線圖案LP中在第二方向Y上延伸的那些部分與線 圖案LP的線端LE之間的長度之和。
[0108] 當四個連續的線圖案LP中的一對相鄰的線圖案LP的線端LE面對的方向是第二方 向Y時，所述一對相鄰的線圖案LP的線端LE之間的距離可為第四間隙G4。當四個連續的線圖 案LP中的另一對相鄰的線圖案LP的線端LE面對的方向是第一方向X時，所述一對相鄰的線 圖案LP的線端LE之間的距離可為第五間隙G5。四個連續的線圖案LP中的兩個內線圖案LP的 線端LE之間的距離可為第六間隙G6。
[0109] 第四間隙至第六間隙（G4、G5和G6)可大于第三間隙G3。第六間隙G6可大于第四間 隙G4或者第五間隙G5。第四間隙G4和第五間隙G5可相同，但是當前實施例不限于此，并且第 四間隙G4可大于或者小于第五間隙G5。第四間隙G4、第五間隙G5和第六間隙G6的范圍可為 例如從約2個F至約6個F。
[0110]因此，多個線圖案LP在第一方向X上可具有第三間隙G3,可連續地排列，并且可在 第二方向Y上延伸，多個線圖案LP的線端LE之間可具有大于第三間隙G3的第四間隙G4、第五 間隙G5或者第六間隙G6。因此，當利用已在圖10和圖11中修剪的間隔件層24A作為蝕刻掩模 對特征層14進行蝕刻時，即使特征圖案14P的端部(也就是說，各個線圖案LP的線端LE)的厚 度大于第三寬度W3，也可防止橋接失效。
[0111] 圖14和圖15示出了用于解釋制造根據一些實施例的半導體器件的方法的平面圖。
[0112] 圖14示出了用于解釋形成掩模圖案30a以制造根據一些實施例的半導體器件的操 作的平面圖。
[0113]參照圖14，具有開口 35a的掩模圖案30a形成在包括間隔件層24A的襯底12上。開口 35a可將彼此相鄰的外間隔件層24-1和內間隔件層24-2的一些部分暴露出來。掩模圖案30a 可完全覆蓋主間隔件層24-3,并且可覆蓋連接至主間隔件層24-3的外間隔件層24-1的一 部分和內間隔件層24-2的一部分。
[0114] 形成在外間隔件層24-1與內間隔件層24-2之間的底部空間16G的一部分可通過掩 模圖案30a的開口 35a暴露出來。
[0115] 例如，掩模圖案30a可由通過利用光刻技術形成的光致抗蝕劑形成。
[0116]與圖8的掩模圖案30相比，圖14的掩模圖案30a可覆蓋外間隔件層24-1的更小的部 分。也就是說，與圖8的掩模圖案30的開口35相比，外間隔件層24-1通過圖14的掩模圖案30a 的開口 35a暴露的那部分可更大。
[0117] 接著，通過按照與參照圖10和圖11描述的方法相似的方法，利用掩模圖案30a作為 蝕刻掩模，通過執行用于去除通過開口 35a暴露的外間隔件層24-1和內間隔件層24-2的一 些部分的修剪工藝來切割外間隔件層24-1和內間隔件層24-2。
[0118] 圖15示出了用于示出包括在根據示例性實施例的半導體器件Ia中的特征圖案 HPa的平面圖。
[0119] 參照圖15,半導體器件Ia包括特征圖案14Pa。可通過以下步驟形成特征圖案14Pa: 通過利用圖14的掩模圖案30a作為蝕刻掩模來去除外間隔件層24-1和內間隔件層24-2的一 些部分；以及通過利用間隔件層24A的其余部分作為蝕刻掩模對特征層14進行蝕刻。
[0120] 在圖15的特征圖案HPa中，與圖10的特征圖案14P不同，四個連續的線圖案LPa中 的三個線圖案LPa的線端LEa面對的方向彼此平行，其余一個線圖案LPa的線端LEa面對的方 向可不同。也就是說，四個連續的線圖案LPa中的三個線圖案LPa的線端LEa面對的方向可為 第一方向X或者與第一方向X相對的方向，所述其余一個線圖案LPa的線端LEa面對的方向可 為第二方向Y。
[0121] 因此，在特征圖案HPa中，由于四個相鄰的線圖案LPa的線端LEa面對的方向分散， 因此即使各個線圖案LP的線端LE相對厚，也可防止橋接失效。
[0122] 圖16至圖19示出了用于解釋制造根據一些實施例的半導體器件的方法的平面圖。
[0123] 圖16示出了用于解釋形成底部圖案16Pb以制造根據一些實施例的半導體器件的 操作的平面圖。
[0124] 參照圖16,底部圖案16Pb形成在特征層14上。底部圖案16Pb可包括多個主底部圖 案16Ab和連接所述多個主底部圖案16Ab中的相鄰的兩個主底部圖案16Ab的子底部圖案 16Bb〇
[0125] 一個子底部圖案16Bb可從相鄰的兩個主底部圖案16Ab中的每個延伸，可連接相鄰 的兩個主底部圖案16Ab，并且可與連接至子底部圖案16Bb的相鄰的兩個主底部圖案16Ab- 起構成單位底部圖案16Ub。
[0126] 子底部圖案16Bb可包括在第一方向X上延伸為具有不同長度的兩個部分和在第二 方向Y上延伸以連接在第一方向X上延伸為具有不同長度的所述兩個部分的一部分。
[0127] 在一個單位底部圖案16Ub中，相鄰的兩個主底部圖案16Ab中的在第二方向Y上的 長度相對較長的那一個主底部圖案16Ab的一端可直接連接至在第一方向X上延伸并且相對 較長的子底部圖案16Bb的一部分，相鄰的兩個主底部圖案16Ab中的在第二方向Y上的長度 相對較短的另一主底部圖案16Ab的一端可直接連接至在第一方向X上延伸并且相對較短的 子底部圖案16Bb的一部分。
[0128] 圖17示出了用于解釋形成間隔件層24Ab以制造根據一些實施例的半導體器件的 操作的平面圖。
[0129] 參照圖17,形成覆蓋底部圖案16Pb的側壁的間隔件層24Ab。形成間隔件層24Ab的 方法與參照圖3至圖5描述的方法相同，并且因此將不提供其詳細解釋。
[0130] 通過利用與參照圖6和圖7描述的方法相同的方法去除底部圖案16Pb可使得間隔 件層24Ab保留在特征層14上。
[0131] 圖18示出了用于解釋形成掩模圖案30b以制造根據一些實施例的半導體器件的操 作的平面圖。
[0132] 參照圖18,具有開口 35b的掩模圖案30b形成在包括間隔件層24Ab的特征層14上。
[0133] 開口35b可暴露出彼此相鄰的外間隔件層24-lb和內間隔件層24-2b的一些部分。 掩模圖案30b可完全覆蓋主間隔件層24-3b，并且可覆蓋連接至主間隔件層24-3b的外間隔 件層24-lb的一部分和內間隔件層24-2b的一部分。
[0134] 開口 35b可完全暴露出外間隔件層24-lb和內間隔件層24-2b的在第二方向Y上延 伸的一些部分，并且可部分暴露出外間隔件層241b和內間隔件層24-2b的在第一方向X上延 伸的一些部分。
[0135] 接著，通過按照與參照圖10和圖11描述的方法相似的方法，利用掩模圖案30b作為 蝕刻掩模，通過執行用于去除通過開口 35b暴露的外間隔件層24-lb和內間隔件層24-2b的 一些部分的修剪工藝來切割外間隔件層24-lb和內間隔件層24-2b。
[0136] 在去除外間隔件層24-lb和內間隔件層24_2b的那些部分之后，可去除掩模圖案 30b 〇
[0137] 圖19示出了用于示出包括在根據一些實施例的半導體器件Ib中的特征圖案HPb 的平面圖。
[0138] 參照圖19,半導體器件Ib包括特征圖案14Pb。如參照圖18的描述，可通過利用包括 去除了一些部分的外間隔件層24-lb和內間隔件層24-2b的間隔件層24Ab作為蝕刻掩模對 特征層14進行蝕刻來形成特征圖案14Pb。特征圖案HPb可具有通過轉印包括去除了一些部 分的外間隔件層24-lb和內間隔件層24-2b的間隔件層24Ab的形狀獲得的形狀。
[0139] 特征圖案HPb可包括彼此間隔開的多個線圖案LPb。線圖案LPb可在第二方向Y上 延伸并隨后可在第一方向X上延伸，并且可具有面對第一方向X的線端LEb。在多個線圖案 LPb中，在第一方向X上延伸的那些部分之間的距離可大于在第二方向Y上延伸的那些部分 之間的距離。
[0140]四個連續的線圖案LPb的線端LEb可位于在與第一方向X和第二方向Y不同的方向 上延伸的直線ILb上，但是當前示例性實施例不限于此，四個連續的線圖案LPb的線端LEb可 根據圖18的掩模圖案30b的開口 35b的形狀布置。
[0141]圖20至圖41示出了用于解釋制造根據一些實施例的半導體器件的方法的平面圖 和首1J視圖。
[0142] 圖20和圖21示出了用于解釋形成第一底部圖案120以制造根據一些實施例的半導 體器件的操作的平面圖和剖視圖。詳細地說，圖21示出了沿著圖20的線Ι-Γ和ΙΙ-ΙΓ截取 的剖視圖。
[0143] 參照圖20和圖21，特征層104、第一掩模層106、第二掩模層108和第一底部圖案120 按次序形成在襯底102上。
[0144] 襯底102可包括半導體材料。例如，襯底102可包括Si。在一些實施例中，襯底102可 包括諸如Ge的半導體元件或者諸如SiC、GaAs、InAs和/或InP的化合物半導體材料。在一些 實施例中，襯底102可包括形成在半導體材料上的導電膜或者絕緣膜，并且可由例如金屬、 半導體和/或絕緣材料形成。襯底102可例如形成在半導體材料上，并且可具有用于形成隧 穿絕緣層、電荷存儲層、阻擋絕緣層和/或柵電極層的多層結構。在一些實施例中，襯底102 可具有SO I結構。例如，襯底10 2可包括BOX層。襯底10 2可包括導電區，例如，摻有雜質的阱。 襯底102可具有諸如STI結構的多種器件隔離結構中的任一種。
[0145] 特征層104可由多種材料中的任一種形成。例如，特征層104可由（但不限于)金屬、 合金、金屬碳化物、金屬氮化物、金屬氮氧化物、金屬碳氧化物、半導體、多晶硅、氧化物、氮 化物、氮氧化物、碳氫化合物和/或它們的組合形成。特征層104可構成襯底102(例如，半導 體襯底）的有源區或其他區。特征層104可構成用于在襯底102上或者用于在布置在特征層 104下方的材料層(未示出）上限定圖案的掩模層。在一些實施例中，特征層104可為形成在 襯底102上的導電膜或者絕緣膜，并且例如，可由金屬、半導體和/或絕緣材料形成。特征層 104可例如形成在襯底102上，并且具有用于形成隧穿絕緣層、電荷存儲層、阻擋絕緣層和/ 或柵電極層的多層結構。
[0146] 根據特征層104的類型，第一掩模層106可由多種膜中的任一種形成。例如，第一掩 模層106可由（但不限于）含碳膜、氮化硅膜、氧化硅膜和/或多晶硅膜形成。在一些實施例 中，第一掩模層106可由SOH材料形成。在一些實施例中，SOH材料可由具有基于SOH材料和/ 或碳氫化合物的衍生物的總重量的約85%重量百分比至約99%重量百分比的范圍內的相 對高的碳含量的碳氫化合物形成。
[0147] 第二掩模層108可由蝕刻選擇性與第一掩模層106的蝕刻選擇性不同的材料形成， 以用作用于第一掩模層106的蝕刻掩模。例如，第二掩模層108可由選自氮氧化硅、氧化硅、 氮化娃、碳氮化娃和/或多晶娃中的任何含娃材料形成。在一些實施例中，第二掩模層108可 由金屬或者有機材料形成。
[0148] 第一底部圖案120可由相對于第二掩模層108以及將在下面參照圖17和圖18描述 的后續工藝中的第一間隔件層130A具有蝕刻選擇性的材料形成。在一些實施例中，第一底 部圖案120可由（但不限于)含碳膜、氮化硅膜、氧化硅膜和/或多晶硅膜形成。例如，第一底 部圖案120可由SOH材料形成。在一些實施例中，SOH材料可由具有基于SOH材料或碳氫化合 物的衍生物的總重量的約85 %重量百分比至約99 %重量百分比的范圍內的相對高的碳含 量的碳氫化合物形成。
[0149]可通過以下步驟形成第一底部圖案120:形成第一底部圖案材料層;利用光刻技術 在第一底部圖案材料層上形成掩模圖案；以及利用掩模圖案作為蝕刻掩模對第一底部圖案 材料層進行蝕刻。
[0150]第一底部圖案120可包括多個第一主底部圖案120A和連接至多個第一主底部圖案 120A中的每一個的一端的第一子底部圖案120B。第一子底部圖案120B可在第一邊緣區域 ERl處連接至第一主底部圖案120A。
[0151] 多個第一主底部圖案120A可連續地排列以在第一方向X上彼此間隔開第一間隙 G11。多個第一主底部圖案120A可各自具有第一寬度Wll并且可在第二方向Y上延伸。
[0152] 在一些實施例中，第一寬度Wll可為3個F，即，將被形成的半導體器件的最小特征 尺寸的三倍，并且第一間隙Gll可大于3個F。例如，第一間隙Gll可為5個F。在一些實施例中， 第一寬度Wll的范圍可在幾 nm至幾十nm的范圍內。
[0153] 多個第一子底部圖案120B可分別從多個第一主底部圖案120A中的每一個的一端 延伸。第一子底部圖案120B中的每一個可在第一方向X上具有第二寬度W21并在第二方向Y 上具有第二長度W22。第二寬度W21和第二長度W22可大于第一寬度W11。第二寬度W21和第二 長度W22可相同，并且各自的范圍可為例如約5個F至約15個F。在一些實施例中，第二寬度 W21和第二長度W22可彼此不同，并且可各自選自約5個F至約15個F。
[0154] 一個第一子底部圖案120B可從在第二方向Y上從連接至第一子底部圖案120B的第 一主底部圖案120A的一側延伸的延伸線突出。第一子底部圖案120B的面對第一方向X的兩 側中的一側可位于在第二方向Y上從連接至第一子底部圖案120B的第一主底部圖案120A的 另一側延伸的延伸線上。
[0155]第一底部圖案120還可包括連接至多個第一主底部圖案120A的另一端的第一輔助 底部圖案120C和第一焊盤底部圖案120D。第一輔助底部圖案120C和第一焊盤底部圖案120D 可在第二邊緣區域ER2連接至第一主底部圖案120A。
[0156]第一輔助底部圖案120C和第二焊盤底部圖案120D中的每一個可具有在第一方向X 上的第三寬度W31和第四寬度W41。第三寬度W31和第四寬度W41可大于第一寬度W11，并且可 為例如第二寬度W21的幾倍大。第四寬度W41可大于第三寬度W31。
[0157] 在相鄰的兩個第一底部圖案120中，第一子底部圖案120B可在第二方向Y上位于不 同的水平。另外，多個第一底部圖案120可相對于在第二方向Y上延伸的延伸線對稱地排列。
[0158] 圖22示出了用于解釋形成第一間隔件材料層130以制造根據一些實施例的半導體 器件的操作的剖視圖。詳細地說，圖22示出了沿著圖20的線Ι-Γ和ΙΙ-ΙΓ截取的剖視圖。
[0159] 參照圖22,第一間隔件材料層130形成在包括第一底部圖案120的襯底102上。第一 間隔件材料層130可形成為均勻的厚度，以覆蓋第一底部圖案120的暴露的表面和第二掩模 層108的暴露的表面。例如，第一間隔件材料層130可具有第一厚度Tl。例如，第一厚度Tll可 為1個F。第一間隔件材料層130可由相對于第二掩模層108和第一底部圖案120具有蝕刻選 擇性的材料形成。在一些實施例中，第一間隔件材料層130可由利用ALD形成的氧化硅膜形 成。
[0160] 圖23和圖24示出了用于解釋形成第一間隔件層130A以制造根據一些實施例的半 導體器件的操作的平面圖和剖視圖。詳細地說，圖24示出了沿著圖23的線Ι-Γ和ΙΙ-ΙΓ截 取的剖視圖。
[0161] 參照圖23和圖24,通過在圖22的第一間隔件材料層130上執行回蝕形成覆蓋第一 底部圖案120的側壁的第一間隔件層130A。第一間隔件層130A可暴露出第二掩模層108的頂 表面的一部分和第一底部圖案120的頂表面。第一間隔件層130A可具有相對于第一底部圖 案120的側壁的第一厚度Tll。
[0162] 圖25和圖26示出了用于解釋形成第一掩模圖案200以制造根據一些實施例的半導 體器件的操作的平面圖和剖視圖。詳細地說，圖26示出了沿著圖25的線Ι-Γ和ΙΙ-ΙΓ截取 的剖視圖。
[0163] 參照圖25和圖26,具有第一開口 250的第一掩模圖案200形成在包括第一間隔件層 130A的襯底102上。第一開口 250可暴露出第一主底部圖案120A中的每一個。第一開口 250可 暴露出第一子底部圖案120B中的每一個的接觸第一主底部圖案120A的一部分。第一開口 250可暴露出第一輔助底部圖案120C中的每一個的一部分。第一掩模圖案200可覆蓋第一子 底部圖案120B的與第一主底部圖案120A間隔開的一部分。第一掩模圖案200可覆蓋第一焊 盤底部圖案120D中的每一個和第一輔助底部圖案120C的接觸第一焊盤底部圖案120D的一 部分。
[0164] 例如，第一掩模圖案200可由通過利用光刻技術形成的光致抗蝕劑形成。
[0165] 圖27和圖28示出了根據一些實施例的用于解釋去除第一底部圖案120的一部分的 操作的平面圖和剖視圖。詳細地說，圖28示出了沿著圖27的線Ι-Γ和ΙΙ-ΙΓ截取的剖視圖。
[0166] 參照圖27和圖28,通過利用圖25和圖24的第一掩模圖案200作為蝕刻掩模去除第 一底部圖案120的一部分來形成第一底部空間120G。由于第一底部空間120G，可僅保留第一 底部圖案120的第一子底部圖案120B的一部分122B、第一輔助底部圖案120C的一部分122C 和第一焊盤底部圖案120D。
[0167] 通過去除第一子底部圖案120的一部分形成的第一底部空間120G的一部分可在第 一方向X和第二方向Y上分別具有第五寬度W23和第六寬度W24。第五寬度W23和第六寬度W24 中的每一個可等于或大于第一寬度Wll (見圖24)與第一厚度Tll (見圖24)之和(W11+T11)。 例如，第五寬度W23和第六寬度W24中的每一個的范圍可為約4個F至約8個F。
[0168] 第一輔助底部圖案120C的剩余部分122C在第二方向Y上可具有第七寬度W32。第七 寬度W32可等于或大于第一厚度Tll(見圖24)。第七寬度W32的范圍可為約1個F至約3個F。
[0169] 圖29和圖30示出了用于解釋形成第二底部圖案106P以制造根據一些實施例的半 導體器件的操作的平面圖和剖視圖。詳細地說，圖30示出了沿著圖29的線Ι-Γ、ΙΙ-ΙΓ和 III-IIΓ截取的剖視圖。
[0170] 參照圖29和圖30,通過利用圖27和圖28的第一底部圖案122的剩余部分和第一間 隔件層130Α作為蝕刻掩模來對第一掩模層106和第二掩模層108進行蝕刻，形成第二底部圖 案106Ρ和覆蓋第二底部圖案106Ρ的頂表面的覆蓋底部圖案108Ρ。第二底部圖案106Ρ和覆蓋 底部圖案108Ρ可具有通過轉印圖27和圖28的第一底部圖案122的剩余部分和第一間隔件層 130Α獲得的形狀。因此，第二底部圖案106Ρ和覆蓋底部圖案108Ρ具有相同的平面形狀，因此 圖29的覆蓋底部圖案108P的平面形狀可應用于第二底部圖案106P。
[0171]覆蓋底部圖案108P可包括多個主覆蓋底部圖案108A和連接多個主覆蓋底部圖案 108A中的相鄰的兩個主覆蓋底部圖案108A的子覆蓋底部圖案108B。子覆蓋底部圖案108B可 連接至主覆蓋底部圖案108A，以接觸第一邊緣區域ERl。
[0172] 多個主覆蓋底部圖案108A可連續地排列以在第一方向X上彼此間隔開第二間隙 G21。多個主覆蓋底部圖案108A各自可具有第八寬度W51，并且可在第二方向Y上延伸。
[0173] 在一些實施例中，第八寬度W51可為1個F，即，將被形成的半導體器件的最小特征 尺寸，并且第二間隙G21可大于1個F。例如，第二間隙G21可為3個F。在一些實施例中，第八 寬度W51的范圍可為幾 nm至幾十nm〇
[0174] 一個子覆蓋底部圖案108B可從相鄰的兩個主覆蓋底部圖案108A中的每一個的一 端延伸，可連接相鄰的兩個主覆蓋底部圖案108A，并且可連接至相鄰的兩個主覆蓋底部圖 案 108A。
[0175] 主覆蓋底部圖案108A中的每一個可具有通過轉印圖27的第一間隔件層130A的保 留的并且不接觸第一底部圖案122的一部分的形狀獲得的形狀。子覆蓋底部圖案108B可具 有通過轉印圖27的第一子底部圖案120B的部分122B和第一間隔件層130A的接觸第一子底 部圖案120B的部分122B的那部分的形狀獲得的形狀。
[0176] 覆蓋底部圖案108P還可包括輔助覆蓋底部圖案108C和焊盤覆蓋底部圖案108D。輔 助覆蓋底部圖案108C可具有通過轉印圖27的第一輔助底部圖案120C的部分122C獲得的形 狀。焊盤覆蓋底部圖案108D可具有通過轉印圖27的第一焊盤底部圖案120D和第一間隔件層 130A的接觸第一焊盤底部圖案120D的那部分的形狀獲得的形狀。
[0177] 相鄰的兩個主底部圖案108A、連接至所述相鄰的兩個主底部圖案108A的一個子覆 蓋底部圖案108B、一個輔助覆蓋底部圖案108C和一個焊盤覆蓋底部圖案108D可構成單位覆 蓋底部圖案108U。單位覆蓋底部圖案108U的延伸以具有第八寬度W51的那部分可定義為主 覆蓋底部圖案108A，單位覆蓋底部圖案108U的連接至主覆蓋底部圖案108A以接觸第一邊緣 區域ERl并且延伸以具有大于第八寬度W51的寬度的那部分可定義為子覆蓋底部圖案108B。 [0178]子覆蓋底部圖案108B可延伸以具有大于第八寬度W51的第九寬度W25。在子覆蓋底 部圖案108B中，在第一方向X上延伸的那部分的寬度和在第二方向Y上延伸的那部分的寬度 可彼此相同或不同。即使子覆蓋底部圖案108B的在第一方向X上延伸的那部分的寬度和子 覆蓋底部圖案108B的在第二方向Y上延伸的那部分的寬度彼此不同，所述寬度也可各自大 于第八寬度W51。例如，第九寬度W25的范圍可為約2個F至約6個F。
[0179] 連接至主覆蓋底部圖案108A以接觸第二邊緣區域ER2的那些部分可定義為輔助 覆蓋底部圖案108C和焊盤覆蓋底部圖案108D。輔助覆蓋底部圖案108C是指在第二方向Y上 從焊盤覆蓋底部圖案108D稍微突出的那部分。
[0180] 在一個單位覆蓋底部圖案108U中，子覆蓋底部圖案108B可在第一方向X上突出至 相鄰的兩個主覆蓋底部圖案108A中的一個主覆蓋底部圖案108A以外。也就是說，在一個單 位覆蓋底部圖案108U中，子覆蓋底部圖案108B可在第一方向X上從在第二方向Y上的長度相 對較長的主覆蓋底部圖案108A延伸以突出至在第二方向Y上的長度相對較短的主覆蓋底部 圖案108A以外。
[0181] 在一個單位覆蓋底部圖案108U中，相鄰的兩個主覆蓋底部圖案108A中的在第二方 向Y上的長度相對較長的一個主覆蓋底部圖案108A的一端可直接連接至在第一方向X上延 伸的子覆蓋底部圖案108B的一部分，相鄰的兩個主覆蓋底部圖案108A中的在第二方向Y上 的長度相對較短的另一主覆蓋底部圖案108A可朝著第一方向X彎曲，可延伸，并且可直接連 接至子覆蓋底部圖案108B的在第二方向Y上延伸的一部分，并且子覆蓋底部圖案108B的在 第一方向X上延伸的那部分可與子覆蓋底部圖案108B的在第二方向Y上延伸的那部分直接 彼此連接。
[0182]也就是說，一個單位覆蓋底部圖案108U可包括具有L形的子覆蓋底部圖案108B和 連接至具有L形的子覆蓋底部圖案108B的兩端的相鄰的兩個主覆蓋底部圖案108A，在第二 方向Y上的長度相對較長的主覆蓋底部圖案108A可在第二方向Y上延伸并且可直接連接至 具有L形的子覆蓋底部圖案108B的一端，在第二方向Y上的長度相對較短的主覆蓋底部圖案 108A可在第二方向Y上延伸，可朝著第一方向X彎曲，可延伸，并且可直接連接至具有L形的 子覆蓋底部圖案108B的另一端。
[0183] 可將第二底部圖案106P的位于主覆蓋底部圖案108A、子覆蓋底部圖案108B、輔助 覆蓋底部圖案108C和焊盤覆蓋底部圖案108D下方的那些部分分別定義為第二主底部圖案 106A、第二子底部圖案106B、第二輔助底部圖案106C和第二焊盤底部圖案106D。
[0184]在相鄰的兩個單位覆蓋底部圖案108U中，子覆蓋底部圖案108B、輔助覆蓋底部圖 案108C和焊盤覆蓋底部圖案108D可在第二方向Y上位于不同水平。另外，多個單位覆蓋底部 圖案108U可相對于在第二方向Y上延伸的延伸線對稱地排列。
[0185] 圖31示出了用于解釋形成第二間隔件材料層140以制造根據一些實施例的半導體 器件的操作的剖視圖。詳細地說，圖31示出了沿著圖29的線Ι-Γ和ΙΙΙ-ΙΙΓ截取的剖視圖。
[0186] 參照圖31，第二間隔件材料層140形成在包括第二底部圖案106P和覆蓋底部圖案 108P的襯底102上。第二間隔件材料層140可形成為均勻的厚度，以覆蓋第二底部圖案106P 和覆蓋底部圖案108P的暴露的表面和特征層104的暴露的表面。例如，第二間隔件材料層 140可具有第二厚度T21。例如，第二厚度T21可與第八寬度W51相同或近似。第二間隔件材料 層140可由相對于特征層104、第二底部圖案106P和覆蓋底部圖案108P具有蝕刻選擇性的材 料形成。在一些實施例中，第二間隔件材料層140可由通過利用ALD形成的氧化硅膜形成。
[0187] 圖32至圖35示出了用于解釋形成第二間隔件層140A以制造根據一些實施例的半 導體器件的操作的平面圖和剖視圖。詳細地說，圖33和圖35分別是沿著圖32和圖34的線I-Γ和III-IIΓ截取的剖視圖。
[0188] 參照圖32和圖33,通過在圖31的間隔件材料層140上執行回蝕形成覆蓋第二底部 圖案106P和覆蓋底部圖案108P的側壁的第二間隔件層140A。第二間隔件層140A可暴露出特 征層104的頂表面的一部分和覆蓋底部圖案108P的頂表面。
[0189]當形成第二底部圖案106P和覆蓋底部圖案108P時，由于三維(3D)蝕刻效果可切割 覆蓋底部圖案108P的頂表面與兩個側壁之間的邊緣。因此，覆蓋底部圖案108P的具有相對 較小的寬度的那部分的厚度可小于覆蓋底部圖案108P的具有相對較大的寬度的那部分的 厚度。因此，當形成第二間隔件層140A時，覆蓋底部圖案108P的具有相對較小的寬度的那部 分會損失，因此第二底部圖案106P的頂表面可完全暴露出來或者部分暴露出來。例如，當 形成第二間隔件層140A時，圖32的主覆蓋底部圖案108A和子覆蓋底部圖案108B可完全損失 或者部分損失，并且第二主底部圖案106A和第二子底部圖案106B的頂表面可完全暴露出來 或者部分暴露出來。
[0190] 第二間隔件層140A可具有第十寬度W61。第十寬度W61可與圖31的第二厚度T21相 同，并且可與第八寬度W51相同或近似。在一些實施例中，第十寬度W61可為1個F。
[0191] 參照圖34和圖35,通過去除圖32和圖33的第二主底部圖案106A和第二子底部圖案 106B，可使得第二間隔件層140A、第二輔助底部圖案106C、輔助覆蓋底部圖案108C、第二焊 盤底部圖案106D和焊盤覆蓋底部圖案108D保留在特征層104上。第二底部空間106G可形成 在通過去除第二主底部圖案106A和第二子底部圖案106B獲得的那部分中。
[0192] 第二間隔件層140A的包圍第一底部空間106G的那些部分可包括外間隔件層140-1、內間隔件層140-2和主間隔件層140-3。外間隔件層140-1和內間隔件層140-2可為第二間 隔件層140A的分別覆蓋圖32的第二子底部圖案106B的外側壁和內側壁的一些部分，主間隔 件層140-3可為第二間隔件層140A的覆蓋圖32的主底部圖案106A的兩個側壁的一些部分。
[0193] 四個連續的主間隔件層140-3中的兩個外主間隔件層140-3可通過外間隔件層 140-1彼此連接，四個連續的主間隔件層140-3中的兩個內主間隔件層140-3可通過內間隔 件層140-2彼此連接。
[0194] 第二間隔件層140A可具有第十寬度W61。多個主間隔件層140-3之間可具有第三間 隙G31并且可在第二方向Y上延伸。第三間隙G31可與圖33的第八寬度W51相同或近似。在一 些實施例中，第三間隙G31可為1個F。
[0195] 圖36和圖37示出了用于解釋形成第二掩模圖案300以制造根據一些實施例的半導 體器件的操作的平面圖和剖視圖。詳細地說，圖37示出了沿著圖36的線Ι-Γ和ΙΙΙ-ΙΙΓ截 取的剖視圖。
[0196] 參照圖36和圖37,具有第二開口至第四開口（350A、350B和350C)的第二掩模圖案 300形成在包括第二間隔件層140A的襯底102上。第二開口 350A可暴露出彼此相鄰的外間隔 件層140-1和內間隔件層140-2的一些部分。第二掩模圖案300可完全覆蓋主間隔件層140-3,并且可覆蓋連接至主間隔件層140-3的外間隔件層140-1的一部分和內間隔件層140-2的 一部分。
[0197] 第三開口 350B和第四開口 350C可暴露出輔助覆蓋底部圖案108C和焊盤覆蓋底部 圖案108D的一些部分以及第二間隔件層140A的接觸輔助覆蓋底部圖案108C和焊盤覆蓋底 部圖案108D的那部分。在第二掩模圖案300中，包括輔助覆蓋底部圖案108C和焊盤覆蓋底部 圖案108D的一個覆蓋底部圖案108P可分為四個部分并且可被覆蓋。
[0198] 第三開口 350B可暴露出輔助覆蓋底部圖案108C的一部分、焊盤覆蓋底部圖案108D 的一部分以及第二間隔件層140A的接觸焊盤覆蓋底部圖案108D的一部分。第四開口 350C可 暴露出輔助覆蓋底部圖案108C的一部分、焊盤覆蓋底部圖案108D的一部分以及第二間隔件 層140A的接觸輔助覆蓋底部圖案108C和焊盤覆蓋底部圖案108D的那些部分。
[0199] 例如，第二掩模圖案300可由通過利用光刻技術形成的光致抗蝕劑形成。
[0200]圖38和圖39示出了用于解釋去除第二間隔件層140A、覆蓋底部圖案108P和第二底 部圖案106P的一些部分以制造根據一些實施例的半導體器件的操作的平面圖和剖視圖。詳 細地說，圖39示出了沿著圖38的線Ι-Γ和ΙΙΙ-ΙΙΓ截取的剖視圖。
[0201]參照圖38和圖39,通過利用圖36和圖37的第二掩模圖案300作為蝕刻掩模去除通 過第二開口至第四開口（350A、350B和350C)暴露出來的第二間隔件層140A、覆蓋底部圖案 108P和第二底部圖案106P的一些部分。
[0202] 可通過執行用于通過第二開口 350A去除外間隔件層140-1和內間隔件層140-2的 一些部分的修剪工藝來切割外間隔件層140-1和內間隔件層140-2。因此，通過外間隔件層 140-1或者內間隔件層140-2連接的兩個主間隔件層140-3可彼此分離。
[0203] 四個連續的主間隔件層140-3中的兩個外主間隔件層140-3中的每一個可連接至 外間隔件層140-1的一部分，四個連續的主間隔件層140-3中的兩個內主間隔件層140-3中 的每一個可連接至內間隔件層140-2的一部分。
[0204] 可通過經第三開口 350B和第四開口 350C去除第二間隔件層140A、覆蓋底部圖案 108P和第二底部圖案106P的一些部分形成焊盤掩模圖案PMl和PM2。焊盤掩模圖案PMl和PM2 可包括覆蓋底部圖案108P和第二底部圖案106P的剩余部分以及第二間隔件層140A的接觸 覆蓋底部圖案108P和第二底部圖案106P的那些部分。第一焊盤掩模圖案PMl包括輔助覆蓋 底部圖案108C的一部分、焊盤覆蓋底部圖案108D的一部分以及第二底部圖案106P的布置在 輔助覆蓋底部圖案108C和焊盤覆蓋底部圖案108D下方的一部分，而第二焊盤掩模圖案PMl 不包括輔助覆蓋底部圖案108C的一部分和第二底部圖案106P的布置在輔助覆蓋底部圖案 108C下方的一部分。
[0205]每個分離的主間隔件層140-3可連接至第一焊盤掩模圖案PMl和第二焊盤掩模圖 案PM2中的任一個。四個連續的主間隔件層140-3中的兩個內主間隔件層140-3中的每一個 可連接至第一焊盤掩模圖案PMl，四個連續的主間隔件層140-3中的兩個外主間隔件層140-3中的每一個可連接至第二焊盤掩模圖案PM2。
[0206]接著，可去除第二掩模圖案300。
[0207]圖40和圖41示出了包括在根據一些實施例的半導體器件2中的特征圖案104P的平 面圖和剖視圖。詳細地說，圖41示出了沿著圖40的線Ι-Γ和ΙΙΙ-ΙΙΓ截取的剖視圖。
[0208] 參照圖40和圖41，半導體器件2包括特征圖案104P。可通過利用圖38和圖39的第二 間隔件層140A以及第一焊盤掩模圖案PMl和第二焊盤掩模圖案PM2作為蝕刻掩模蝕刻特征 層104來形成特征圖案104P。特征圖案104P可具有通過轉印圖40和圖41的第二間隔件層 140A以及第一焊盤掩模圖案PMl和第二焊盤掩模圖案PM2的形狀獲得的形狀。特征圖案104P 可包括彼此間隔開的多個線圖案LP。
[0209]各自具有第十寬度W61的多個線圖案LP之間可具有第三間隙G31，并且可在第二 方向Y上延伸。在第一邊緣區域ERl處的多個線圖案LP的線端LE可與在第二方向Y上從線圖 案LP延伸的延伸線間隔開。
[0210] 四個連續的線圖案LP中的一對相鄰的線圖案LP的線端LE面對的方向與四個連續 的線圖案LP中的另一對相鄰的線圖案LP的線端LE面對的方向可彼此不同。
[0211] 四個連續的線圖案LP中的一對相鄰的線圖案LP的線端LE面對的方向可為第一方 向X，四個連續的線圖案LP中的另一對相鄰的線圖案LP的線端LE面對的方向可為第二方向 Y。也就是說，在四個連續的線圖案LP中，一對相鄰的線圖案LP可在第二方向Y上延伸、可彎 曲并且可在第一方向X上延伸，并且可使得線端LE面對第一方向X，另一對相鄰的線圖案LP 可在第二方向Y上延伸、可彎曲、可在第一方向X上延伸、可彎曲并且可在第二方向Y上延伸， 并且可使得線端LE面對第二方向Y。在線端LE面對第二方向Y的一對相鄰的線圖案LP中，在 第一方向X上延伸的那些部分之間可具有第三間隙G3。
[0212] 當四個連續的線圖案LP中的一對相鄰的線圖案LP的線端LE面對的方向是第一方 向X時，所述一對相鄰的線圖案LP的線端LE可位于在第二方向Y上延伸的直線上。當四個連 續的線圖案LP中的另一對相鄰的線圖案LP的線端LE面對的方向是第二方向Y時，所述一對 相鄰的線圖案LP的線端LE可位于在第一方向X上延伸的直線上。
[0213] 在具有第三間隙G31并且線端LE面對相同的方向的一對相鄰的線圖案LP中，在第 二方向Y上延伸的那些部分與線圖案LP的線端LE之間的長度可彼此不同。
[0214] 在第二方向Y上延伸、彎曲并在第一方向X上延伸并且線端LE面對第一方向X的一 對相鄰的線圖案LP中，在第一方向X上延伸的那些部分的長度可彼此不同。在第二方向Y上 延伸、彎曲、在第一方向X上延伸、彎曲并在第二方向Y上延伸并且線端LE面對第二方向Y的 另一對相鄰的線圖案LP中，在第一方向X上延伸、彎曲并在第二方向Y上延伸至線端LE的那 些部分的長度可彼此不同。
[0215] 在四個連續的線圖案LP中的線端LE面對不同方向并且其間具有第三間隙G31的 兩對線圖案LP中，在第二方向Y上延伸的那些部分與線圖案LP的線端LE之間的長度之和可 彼此不同。例如，在線端LE面對第一方向X并且其間具有第三間隙G31的一對線圖案LP中在 第二方向Y上延伸的那些部分與線圖案LP的線端LE之間的長度之和可小于在線端LE面對第 二方向Y并且其間具有第三間隙G31的另一對線圖案LP中在第二方向Y上延伸的那些部分與 線圖案LP的線端LE之間的長度之和。
[0216] 多個線圖案LP之間在第一方向上可具有第三間隙G31，可連續地排列，并且可在第 二方向上延伸，并且多個線圖案LP的線端LE之間的距離可大于第三間隙G31。因此，當通過 利用已修剪的圖38和圖39的第二間隔件層140A作為蝕刻掩模蝕刻特征層104時，即使特征 圖案104P的端部（即，各個線圖案LP的線端LE)的厚度大于第十寬度W61，也可防止橋接失 效。將在下面參照圖42A和圖42B詳細解釋多個線圖案LP的線端LE之間的距離。
[0217] 多個線圖案LP可在第二邊緣區域ER2處連接至焊盤圖案PP。在四個連續的線圖案 LP中，兩個內線圖案LP可連接至第一焊盤圖案PPl，兩個外線圖案LP可連接至第二焊盤圖案 PP2。第一焊盤圖案PPl和第二焊盤圖案PP2在第二方向Y上的長度可彼此不同。第一焊盤圖 案PPl在第二方向Y上可具有第三長度Lll，第二焊盤圖案PP2在第二方向Y上可具有第四長 度L12。由于第一焊盤圖案PPl具有通過轉印圖38的輔助覆蓋底部圖案108C的一部分、焊盤 覆蓋底部圖案108D的一部分以及第二間隔件層140A的接觸輔助覆蓋底部圖案108C和焊盤 覆蓋底部圖案108D的那些部分的形狀獲得的形狀，而第二焊盤圖案PP2具有通過轉印焊盤 覆蓋底部圖案108D的一部分和第二間隔件層140A的接觸焊盤覆蓋底部圖案108D的一部分 的形狀獲得的形狀，因此第三長度Lll可大于第四長度L12。
[0218] 在根據一些實施例形成的多個線圖案LP中，在僅通過利用形成焊盤圖案PP必須使 用的光刻技術而不使用額外的光刻技術的情況下，線端LE之間的距離可相對較大。因此，可 在沒有額外制造成本和制造時間的情況下形成可靠的半導體器件。
[0219]圖42A和圖42B示出了用于解釋包括在根據一些實施例的半導體器件中的線圖案 LP的形狀的平面圖。
[0220]參照圖42A，各自具有第十寬度W61的多個線圖案LP之間可具有第三間隙G31，并且 可在第二方向Y上延伸。在第一邊緣區域ERl處的第一線圖案至第四線圖案(LP1、LP2、LP3和 LP4)的線端LE1、LE2、LE3和LE4可與在第二方向Y上從第一線圖案至第四線圖案(LP1、LP2、 LP3和LP4)延伸的延伸線間隔開。
[0221] 作為第一線圖案至第四線圖案(LP1、LP2、LP3和LP4)這四個連續的線圖案中的第 一子線集的一對相鄰的線圖案（即，第一線圖案LPl和第二線圖案LP2)的線端LEl和LE2面對 的方向與作為第二子線集的另一對相鄰的線圖案（即，第三線圖案LP3和第四線圖案LP4)的 線端LE3和LE4面對的方向可彼此不同。
[0222] 第一線圖案LPl的線端LEl和第二線圖案LP2的線端LE2面對的方向可為第二方向 Y，第三線圖案LP3的線端LE3和第四線圖案LP4的線端LE4面對的方向可為第一方向X。也就 是說，四個連續的線圖案LP中的第二子線集LP3和LP4可在第二方向Y上延伸、可彎曲并可在 第一方向X上延伸，并且可使線端LE3和LE4面對第一方向X，四個連續的線圖案LP中的第一 子線集LPl和LP2可在第二方向Y上延伸、可彎曲、可在第一方向X上延伸、可彎曲并且可在第 二方向Y上延伸，并且可使線端LEl和LE2面對第二方向Y。第一線圖案LPl和第二線圖案LP2 的在第一方向X上延伸的那些部分之間可具有第三間隙G31。
[0223] 第一子線集LPl和LP2的線端LEl和LE2可位于在第一方向X上延伸的直線ILl上，第 二子線集LP3和LP4的線端LE3和LE4可位于在第二方向Y上延伸的直線IL2上。
[0224] 在其間具有第三間隙G31的第一線圖案LPl和第二線圖案LP2中，在第二方向Y上延 伸的那些部分與線端LEl和LE2之間的長度可彼此不同。在其間具有第三間隙G31的第三線 圖案LP3和第四線圖案LP4中，在第二方向Y上延伸的那些部分與線端LE3和LE4之間的長度 可彼此不同。
[0225] 在第一線圖案LPl和第二線圖案LP2中，在第一方向X上延伸、彎曲并在第二方向Y 上延伸至線端LEl和LE2的那些部分的長度可彼此不同。
[0226] 在第三線圖案LP3和第四線圖案LP4中，在第一方向X上延伸至線端LE3和LE4的那 些部分的長度可彼此不同。
[0227] 在其間具有第三間隙G3的第一子線集LPl和LP2與第二子線集LP3和LP4中，在第二 方向Y上延伸的那些部分與第一線圖案至第四線圖案（LP1、LP2、LP3和LP4)的線端（LE1、 LE2、LE3和LE4)之間的長度之和可彼此不同。例如，在第二方向Y上延伸的那些部分與其間 具有第三間隙G31的第二子線集LP3和LP4的線端LE3和LE4之間的長度之和可小于在第二方 向Y上延伸的那些部分與其間具有第三間隙G31的第一子線集LPl和LP2的線端LEl和LE2之 間的長度之和。
[0228] 第一線圖案至第四線圖案（LP1、LP2、LP3和LP4)在第一方向X上可具有第三間隙 G31，可連續排列，并且可在第二方向Y上延伸，并且線端(LE1、LE2、LE3和LE4)之間的距離可 大于第三間隙G31。
[0229] 第一線圖案LPl的線端LEl和第二線圖案LP2的線端LE2之間的距離可為第四間隙 G41。第三線圖案LP3的線端LE3和第四線圖案LP4的線端LE4之間的距離可為第五間隙G42。 第二線圖案LP2的線端LE2和第三線圖案LP3的線端LE3之間的距離可為第六間隙G43。
[0230] 第四間隙至第六間隙（G41、G42和G43)中的每一個可大于第三間隙G31。第六間隙 G43可大于第四間隙G41或者第五間隙G42。可通過增大或減小通過圖36的第二開口 350A暴 露的內間隔件層140-2的那部分來增大或減小第六間隙G43。
[0231]第四間隙G41和第五間隙G42可相同，但是當前實施例不限于此，并且第四間隙G41 可大于或者小于第五間隙G42。例如，第四間隙G41、第五間隙G42或者第六間隙G43的范圍可 為從約2個F至約6個F。
[0232] 第二線圖案LP2和第三線圖案LP3可布置為與第一底部圖案120重疊。第一線圖案 LPl和第四線圖案LP4可布置為不與第一底部圖案120重疊。第二線圖案LP2的線端LE2和第 三線圖案LP3的線端LE3可布置為與第一底部圖案120的內部重疊。
[0233] 參照圖42B，彼此間隔開的多個線圖案LP中的每一個包括在第二方向Y上延伸的主 線ML和從主線ML的一端彎曲并延伸的子線SL。可將多個線圖案LP中的連續排列的四個線圖 案(即，第一線圖案至第四線圖案(LP1、LP2、LP3和LP4))定義為一個線集。
[0234] -個線集可包括具有第一線圖案LPl和第二線圖案LP2的第一子線集和具有第三 線圖案LP3和第四線圖案LP4的第二子線集。
[0235] 第一線圖案至第四線圖案(LP1、LP2、LP3和LP4)可分別包括在第二方向Y上延伸的 第一主線至第四主線(ML1、ML2、ML3和ML4)和從第一主線至第四主線(ML1、ML2、ML3和ML4) 中的每一根的一端彎曲并且延伸至線端(LE1、LE2、LE3和LE4)的第一子線至第四子線(SL1、 SL2、SL3和SL4)。
[0236] 第一主線至第四主線(ML1、ML2、ML3和ML4)和第一子線至第四子線（SL1、SL2、SL3 和SL4)可延伸以具有相同寬度，例如，圖42A的第十寬度W61。
[0237] 包括在一個線集中的第一子線至第四子線（SL1、SL2、SL3和SL4)可從第一主線至 第四主線(ML1、ML2、ML3和ML4)中的每一根的一端朝著相同方向（例如，第一方向X)彎曲并 可延伸。
[0238] 第一子線SLl和第二子線SL2可包括在第二方向Y上延伸的那些部分。第一子線SLl 和第二子線SL2的在第二方向Y上延伸的那些部分之間可具有圖42A的第四間隙G41。第三子 線SL3和第四子線SL4的在第一方向X上延伸的那些部分之間可具有圖42A的第五間隙G42。
[0239] 第一子線SLl的端部第一線端LEl和第二子線SL2的端部第二線端LE2面對的方向 可與第三子線SL3的端部第三線端LE3和第四子線SL4的端部第四線端LE4面對的方向不同。 [0240]作為第一子線SLl的端部的第一線端LEl和第二子線SL2的端部的第二線端LE2可 位于在第一方向X上延伸的直線ILl上。作為第三子線SL3的端部的第三線端LE3和第四子線 SL4的端部的第四線端LE4可位于在第二方向Y上延伸的直線IL2上。
[0241] 在第一子線SLl和第二子線SL2中，第一主線MLl與作為第一子線SLl的端部的線端 LEl之間的總長度和第二主線ML2與作為第二子線SL2的端部的線端LE2之間的總長度可彼 此不同。例如，第一子線SLl的總長度可大于第二子線SL2的總長度。
[0242] 在第三子線SL3和第四子線SL4中，第三主線ML3與作為第三子線SL3的端部的線端 LE3之間的長度和第四主線ML4與作為第四子線SL的端部的線端LE4之間的長度可彼此不 同。例如，第三子線SL3的總長度可小于第四子線SL4的總長度。
[0243] 第一子線SLl的總長度和第二子線SL2的總長度之和可大于第三子線SL3的總長度 和第四子線SL4的總長度之和。
[0244]第一線圖案至第四線圖案(LP1、LP2、LP3和LP4)可按次序排列，并且作為第二子線 SL2的端部的線端LE2與作為第三子線SL3的端部的線端LE3之間的距離可大于第四間隙G41 (即，線端LEl與線端LE2之間的距離）或者第五間隙G42(即，線端LE3與線端LE4之間的距 離)。
[0245] 第一子線SLl和第二子線SL2可包括在第一方向X上分別從第一主線MLl和第二主 線ML2延伸的第一部分SLla和SL2a以及在第二方向Y上分別從第一部分SLla和SL2a延伸的 第二部分SLlb和SL2b。第一子線SLl和第二子線SL2的第一部分SLla和SL2a之間可具有圖 42A的第一間隙G31，并且可在第一方向X上延伸。
[0246] 圖43示出了包括在根據一些實施例的半導體器件2a中的特征圖案104Pa的剖視 圖。
[0247] 參照圖43,半導體器件2a包括特征圖案104Pa。可利用具有圖14的開口 35a而不是 圖36的掩模圖案300的第二開口 350A的掩模圖案(未示出），通過利用參照圖20至圖41描述 的制造器件的方法形成特征圖案l〇4Pa，因此將不提供其詳細解釋。
[0248] 在特征圖案104Pa中，與圖40的特征圖案104P中不同，四個連續的線圖案LP1中的 三個線圖案LPa的線端LEa面對的方向可平行，其余一個線圖案LPa的線端LEa面對的方向可 不同。也就是說，四個連續的線圖案LPa中的三個線圖案LPa的線端LEa面對的方向可為第 一方向X或者與第一方向X相對的方向，其余一個線圖案LPa的線端LEa面對的方向可為第二 方向Y。
[0249]圖44至圖49示出了用于解釋制造根據一些實施例的半導體器件的方法的平面圖。 [0250]圖44示出了用于解釋形成第一掩模圖案200b以制造根據一些實施例的半導體器 件的操作的平面圖。
[0251]參照圖44,在形成第一底部圖案120和第一間隔件層130A之后，形成具有第一開口 250b的第一掩模圖案200b。第一開口 250b可暴露出第一主底部圖案120A中的每一個。第一 開口 250b可暴露出第一子底部圖案120B的接觸第一主底部圖案120A的一部分。
[0252] 在第一子底部圖案120B的暴露的那部分方面，圖25的掩模圖案200的第一開口 250 和圖44的掩模圖案200b的第一開口 250b不同。
[0253] 也就是說，差異在于，在通過圖44的第一開口250b暴露的第一底部圖案120中，在 第一方向上具有更大的寬度的一部分是第一子底部圖案120B在第二方向Y上的中間部分， 而在通過圖25的第一開口 250暴露的第一底部圖案120中，在第一方向X上具有更大的寬度 的一部分是第一子底部圖案120B的接觸第一主底部圖案120A的一部分。
[0254]圖45示出了用于解釋形成覆蓋底部圖案IOSPb以制造根據一些實施例的半導體器 件的操作的平面圖。
[0255]參照圖45,在利用圖44的掩模圖案200b作為蝕刻掩模去除第一底部圖案120的暴 露的一部分之后，通過利用第一底部圖案120的剩余部分和第一間隔件層130A作為蝕刻掩 模蝕對一掩模層106和第二掩模層108(見圖27和圖28)進行蝕刻來形成覆蓋底部圖案 108Pb。作為第二掩模圖案106的一部分的第二底部圖案(未示出）可布置在覆蓋底部圖案 108Pb下方。
[0256]圖46和圖47示出了用于解釋形成第二間隔件層HOAb以制造根據一些實施例的半 導體器件的操作的平面圖。
[0257] 參照圖46,形成覆蓋第一底部圖案106Pb和覆蓋底部圖案108Pb的側壁的第二間 隔件層HOAb。
[0258] 參照圖47,去除了圖46的第二主底部圖案106A和第二主子底部圖案106Bb。
[0259] 可通過利用與參照圖31至圖35描述的形成第二間隔件層140A的方法相同的方法 形成第二間隔件層140Ab，因此將不提供其詳細解釋。
[0260] 圖48示出了用于解釋形成第二掩模圖案300b以制造根據一些實施例的半導體器 件的操作的平面圖。
[0261] 參照圖48，具有第二開口至第四開口（350Ab、350B和350C)的第二掩模圖案300b形 成在包括第二間隔件層HOAb的特征層104上。第二掩模圖案300b與圖36的第二掩模圖案 300具有相同形狀，不同的是第二開口 350Ab的形狀與圖18的開口 35b的形狀相似，因此將不 提供其詳細解釋。
[0262] 圖49示出了包括在根據一些實施例的半導體器件2b中的特征圖案104Pb的平面 圖。
[0263] 參照圖49，半導體器件2b包括特征圖案104Pb。可通過利用圖48的第二掩模圖案 300b利用參照圖38至圖41描述的制造半導體器件的方法形成特征圖案104Pb，因此將不提 供其詳細解釋。
[0264] 特征圖案104Pb可包括彼此間隔開的多個線圖案LPb。線圖案LPb可在第二方向Y上 延伸，并可在第一方向X上延伸，并且可使得線端LEb面對第一方向X。在多個線圖案LPb中， 在第一方向X上延伸的那些部分之間的距離可大于在第二方向Y上延伸的那些部分之間的 距離。
[0265] 特征圖案104Pb與圖40的特征圖案140P相同，不同的是線圖案LPb的線端LEb的形 狀與圖19的線圖案LPb的線端LEb的形狀相同，因此將不提供其詳細解釋。
[0266] 圖50A至圖50C示出了用于解釋制造根據一些實施例的半導體器件的方法的平面 圖。圖50A、圖50B和圖50C示出了用于解釋對應于圖20、圖34和圖40的一些操作的平面圖，其 它操作與參照圖20至圖41描述的制造半導體器件的方法的操作相同，因此將不提供其詳 細解釋。
[0267] 參照圖50A，第一底部圖案120-1可包括多個第一主底部圖案120A和連接至多個第 一主底部圖案120A中的每一個的一端的第一子底部圖案120B-1。
[0268] 第一子底部圖案120B-1中的每一個可具有在第一方向X上的寬度大于在第二方向 Y上的長度的矩形形狀。
[0269] 參照圖50B，第二間隔件層140A-1的在第一方向X上延伸以對應于圖50A的第一底 部圖案120-1的形狀的寬度可大于圖34的第二間隔件層140A的寬度。
[0270] 參照圖50C，特征圖案104P-1可包括多個線圖案LP-1。
[0271] 當四個連續的線圖案LP-I中的一對相鄰的線圖案LP-I的線端LE-I面對的方向是 第二方向Y時，所述一對相鄰的線圖案LP-I的線端LE-I之間的距離可為第四間隙G41-1。當 四個連續的線圖案LP-I中的另一對相鄰的線圖案LP-I的線端LE-I面對的方向是第一方向X 時，所述一對相鄰的線圖案LP-I的線端LE-I之間的距離可為第五間隙G42-1。連續的四個線 圖案LP-I中的兩個內線圖案LP-I的線端LE-I之間的距離可為第六間隙G43-1。
[0272] 由于圖50A的第一底部圖案120-1包括具有在第一方向X的寬度相對大的相對較大 的矩形形狀的第一子底部圖案120B-1，因此第四間隙G41-1可大于第五間隙G42-1。
[0273] 圖51A至圖51C示出了用于解釋制造根據一些實施例的半導體器件的方法的平面 圖。圖51A、圖51B和圖51C示出了用于解釋對應于圖20、圖34和圖40的一些操作的平面圖，其 它操作與參照圖20至圖41描述的制造半導體器件的方法的操作相似，因此將不提供中間操 作及其詳細解釋。
[0274] 參照圖51A，第一底部圖案120-2可包括多個第一主底部圖案120A和連接至多個第 一主底部圖案120A中的每一個的一端的第一子底部圖案120B-2。
[0275] 第一子底部圖案120B-2中的每一個可具有在第二方向Y上的長度大于在第一方向 X上的寬度的矩形形狀。
[0276] 參照圖51B，在第二方向Y上延伸以對應于圖51A的第一底部圖案120-2的形狀的第 二間隔件層140A-2的長度可大于圖34的第二間隔件層140A的長度。
[0277] 參照圖51C，特征圖案104P-2可包括多個線圖案LP-2。
[0278] 當四個連續的線圖案LP-2中的一對相鄰的線圖案LP-2的線端LE-2面對的方向是 第二方向Y時，所述一對相鄰的線圖案LP-2的線端LE-2之間的距離可為第四間隙G41-2。當 四個連續的線圖案LP-2中的另一對相鄰的線圖案LP-2的線端LE-2面對的方向是第一方向X 時，所述一對相鄰的線圖案LP-2的線端LE-2之間的距離可為第五間隙G42-2。四個連續的線 圖案LP-2中的兩個內線圖案LP-2的線端LE-2之間的距離可為第六間隙G43-2。
[0279] 由于圖51A的第一底部圖案120-2包括具有在第二方向Y上的長度相對較大的矩形 形狀的第一子底部圖案120B-2,因此第五間隙G42-2可大于第四間隙G41-2。
[0280] 圖52A至圖52C示出了用于解釋制造根據一些實施例的半導體器件的方法的平面 圖。詳細地說，圖52A至圖52C示出了用于解釋圖50A至圖50C的制造半導體器件的方法與圖 51A至圖51C的制造半導體器件的方法的組合的平面圖，因此將不提供其詳細解釋。
[0281] 參照圖52A至圖52C，第一底部圖案120-3可包括多個第一主底部圖案120A以及連 接至多個第一主底部圖案120A中的每一個的一端的第一子底部圖案120B-1和120B-2。
[0282] 第一子底部圖案120B-1可具有在第一方向X上的寬度大于在第二方向Y上的長度 的矩形形狀，第一子底部圖案120B-2可具有在第二方向Y上的長度大于在第一方向X上的寬 度的矩形形狀。
[0283] 因此，第二間隔件層140A-3在第一方向X上延伸以對應于圖52A的第一底部圖案 120-3的形狀的寬度可大于圖34的第二間隔件層140A的寬度，并且第二間隔件層140A-3的 在第二方向Y上延伸的長度可大于圖34的第二間隔件層140A的長度。
[0284] 特征圖案104P-3可包括多個線圖案LP-3。在多個線圖案LP-3中，即使一對相鄰的 線圖案LP-3的線端LE-3面對的方向相同，線端LE-3之間的距離也可不同。因此，可根據圖 案密度確定特征圖案104P-3的排列方式，以防止在處理中出現橋接失效。
[0285] 圖53A至圖53C示出了用于解釋制造根據一些實施例的半導體器件的方法的平面 圖。將不重復與已參照圖52A至圖52C作出的相同的描述。
[0286] 參照圖53A至圖53C，第一底部圖案120-4可包括所述多個主底部圖案120A以及連 接至多個第一主底部圖案120A中的每一個的一端的第一子底部圖案120B-1和12B-2。除一 些排列方式之外，構成第一底部圖案120-4的第一主底部圖案120A以及第一子底部圖案 120B-1和120B-2的形狀與圖52A至圖52C的第一底部圖案120-3的形狀相似。
[0287] 因此，用于排列特征圖案104P-4的多個線圖案LP-4的空間可小于用于排列圖52C 的多個線圖案LP-3的空間。因此，半導體器件的圖案密度可增大，從而增大集成度。
[0288] 圖54A是應用了示例實施例的半導體器件500的框圖。圖54B是包括在圖54A的半導 體器件500中的存儲器單元陣列510的電路圖。
[0289] 參照圖54A和圖54B，半導體器件500可為NAND閃速存儲器裝置。半導體器件500包 括存儲器單元陣列510,其包括以高密度排列的存儲器單元的陣列。用于訪問和驅動存儲器 單元陣列510的外圍電路包括X解碼器塊520，其選擇待訪問的存儲器單元陣列510的字線WL (例如，字線WLl、WL2、……、WLn-I和WLn)中的任一根。Y解碼器塊530選擇待激活的存儲器單 元陣列510的位線BL(例如，位線BLl、BL2、……、BLm_l和BLm)中的任一根。連接至存儲器單 元陣列510的Y路徑電路540基于Y解碼器塊530的輸出分配位線路徑。
[0290] 參照圖54B，存儲器單元陣列510的單元串510包括串聯的多個存儲器單元512。包 括在一個單元串510中的多個存儲器單元512的柵電極連接至不同的字線WLl、WL2、……、 WLn-I和WLn。連接至地選擇線GSL的地選擇晶體管514和連接至串選擇線SSL的串選擇晶體 管516布置在單元串510的兩端。地選擇晶體管514和串選擇晶體管516控制位線BLl、 BL2、……、BLm-l和BLm與公共源極線CSL之間的電連接。在多個單元串510上方連接至一根 字線WL1、WL2、……、WLn-l或者WLn的存儲器單元形成頁面單位或者字節單位。
[0291]為了通過在圖54A的半導體器件500中選擇預定存儲器單元來執行讀操作或者寫 操作，通過利用X解碼器塊520和Y解碼器塊530選擇存儲器單元陣列510的字線WLl、 WL2、……、WLn-l和WLn以及位線BL1、BL2、……、BLm_l和BLm中的任一根來選擇預定存儲器 單元。
[0292] NAND閃速存儲器裝置由于多個存儲器單元串聯的結構而具有相對高的集成度。然 而，需要針對NAND閃速存儲器裝置進一步減少設計規則，以縮小芯片的尺寸。另外，由于設 計規則減少，形成NAND閃速存儲器裝置所需的圖案的最小間距也極大地減小。為了根據減 少的設計規則形成細微圖案，本發明構思提供了一種半導體器件，在使用尺寸在曝光設備 的分辨極限以內的圖案以及現今已開發的光刻法的曝光技術和制造半導體器件的方法的 同時，該半導體器件的排列結構可確保足夠的加工裕量。
[0293] 例如，圖 1至圖 53C 的特征圖案 14P、14Pa、14Pb、104P、104Pa、104Pb、104P-1、104P- 2、104P-3和 104P-4 可對應于圖 54B 的字線WLl、WL2、……、WLn-I 和 WLn。
[0294] 圖54C和圖54D是根據一些實施例的用于解釋半導體器件600和制造半導體器件 600的方法的示圖。圖54C是示出根據一些實施例的半導體器件600的存儲器單元陣列的一 些元件的布局。圖54D是示出根據一些實施例的半導體器件600的存儲器單元陣列的一些元 件的透視圖。
[0295] 圖54C和圖54D示出了作為非易失性存儲器裝置的NAND閃速存儲器裝置的存儲器 單元陣列的一些元件。在圖54D中，未示出例如作為圖54C的NAND閃速存儲器裝置的半導體 器件600的位線的一些元件。在圖54C和圖54D中，與圖54B中的元件相同的元件由相同附圖 標記指示，并且將不提供對其的詳細解釋。
[0296] 參照圖54C和圖54D，半導體器件600可包括通過形成在襯底102上的多個器件隔離 區640限定的多個有源區AC。多個有源區AC可包括彼此平行的多個線圖案。
[0297] 在多個有源區AC上越過的串選擇線SSL和地選擇線GSL可布置在多個有源區AC上。 在多個有源區AC上越過的多根字線WLl、WL2、……、WLn-l和WLn可布置在串選擇線SSL與地 選擇線GSL之間。串選擇線SSL、地選擇線GSL和多根字線WLl、WL2、……、WLn_l和WLn可彼此 平行。
[0298] 多個雜質區602可形成在鄰近于多根字線WLl、WL2、……、WLn_l和WLn、串選擇線 SSL和地選擇線GSL的兩側的多個有源區AC中。因此，可形成串聯的串選擇晶體管、存儲器單 元晶體管和地選擇晶體管。串選擇晶體管、地選擇晶體管和位于串選擇晶體管與地選擇晶 體管之間的存儲器單元晶體管可構成一個單位存儲器串。
[0299]可將鄰近串選擇線SSL并且布置為與地選擇線GSL相對的多個有源區AC定義為每 個串選擇晶體管的漏極區。另外，可將鄰近地選擇線GSL并且布置為與串選擇線SSL相對的 多個有源區AC定義為每個地選擇晶體管的源極區。
[0300] 多根字線WL1、WL2、……、WLn-l和WLn可延伸以與多個有源區AC交叉。多根字線 WL1、WL2、……、WLn-l和WLn中的每一根可包括按次序堆疊在襯底102上的隧穿絕緣層652、 電荷存儲層654、阻擋絕緣層656和柵電極層658。
[0301] 隧穿絕緣層652和電荷存儲層654可包括在存儲器單元晶體管中的每一個中，所述 存儲器單元晶體管中的兩個在多根字線WLl、WL2、……、WLn-l和WLn延伸的方向上彼此相 鄰。
[0302] 隧穿絕緣層652可由形成氧化硅、氮氧化硅、摻有雜質的氧化硅或者介電常數低于 氧化硅的介電常數的低k材料。電荷存儲層654可為電荷俘獲層或者導電層。電荷存儲層654 可包括摻有摻雜物的半導體，例如，摻雜的多晶硅。電荷存儲層654可由于隧穿絕緣層652和 阻擋絕緣層656而電絕緣。
[0303] 阻擋絕緣層656可由在多根字線WLl、WL2、……、WLn_l和WLn延伸的方向上相鄰的 存儲器單元晶體管所共享。阻擋絕緣層656可由氧化硅膜、氮化硅膜形成，或者可具有由氧 化硅膜與氮化硅膜的組合形成的堆疊的結構。在一些實施例中，阻擋絕緣層656可由氧化 物-氮化物-氧化物(ONO)膜形成。在一些實施例中，阻擋絕緣層656可包括介電常數高于氧 化硅的介電常數的高k材料。
[0304]柵電極層658可為控制編程操作和擦除操作的電極。柵電極層658可形成為連接在 多根字線WL1、WL2、……、WLn-l和WLn延伸的方向上相鄰的存儲器單元晶體管之間。在一些 實施例中，柵電極層658可為包括摻雜的半導體、金屬硅化物或者它們的組合的導電膜。例 如，柵電極層658可包括摻雜的多晶娃。
[0305] 在串選擇線SSL和地選擇線GSL中的至少一根與多個有源區AC之間的交叉部分，串 選擇線SSL和地選擇線GSL中的至少一個的堆疊結構可與多根字線WLl、WL2、……、WLn_l和 WLn的堆疊結構相同。在一些實施例中，電荷存儲層654和柵電極層658可彼此電連接。串選 擇線SSL和地選擇線GSL中的每一根的寬度可大于多根字線WLl、WL2、……、WLn_l和WLn中的 每一根的寬度。然而，當前實施例不限于此。
[0306] 如圖54C所示，半導體器件600可包括在多根字線WLl、WL2、……、WLn_l和WLn上越 過的多根位線BL1、BL2、……、BLm-l和BLm。多根位線BL1、BL2、……、BLm-I和BLm可通過位線 接觸部分BC連接至串選擇線SSL的漏極區。多根位線BLl、BL2、……、BLm_l和BLm可布置為平 行于多個有源區AC。
[0307] 在一些實施例中，圖54C和圖54D的多根字線WLl、WL2、……、WLn-I和WLn可具有圖1 至圖 53C 的特征圖案 14卩、14卩&、14卩13、104?、104?&、104?13、104?-1、104?-2、104?-3和104?-4 的排列方式或者其修改形式，而不脫離本發明構思的范圍。
[0308] 在一些實施例中，圖54C和圖54D的多個有源區AC和/或多根字線WL1、WL2、······、 WLn-I 和 WLn 可具有圖 1 至圖 53C 的特征圖案 14P、14Pa、14Pb、104P、104Pa、104Pb、104P-l、 104P-2、104P-3和104P-4的排列方式或者其修改形式，而不脫離本發明構思的范圍。
[0309]在一些實施例中，提供了一種3D存儲器陣列。3D存儲器陣列以單片方式形成在存 儲器單元陣列的至少一個物理層級上，所述存儲器單元陣列具有布置在硅襯底上的有源 區和關于存儲器單元的操作并且形成在硅襯底上或硅襯底中的電路。當陣列中的第一層 '以單片方式'形成時，意味著該第一層直接堆疊在層級低于該第一層的層級的第二層上。 [0310] 在一些實施例中，3D存儲器陣列包括豎直NAND串，它們豎直地布置，以使得至少一 個存儲器單元位于另一存儲器單元上方。至少一個存儲器單元可包括電荷俘獲層。
[0311]本文引用的美國專利No .7,679，133、No .8,553，466、No .8,654,587和Νο·8,559， 235以及美國專利申請公開No . 2011/0233648，它們公開了一種3D存儲器陣列，其構造為具 有多個層級，其中在各層級之間共享字線和位線。
[0312]圖55是包括根據一些實施例形成的半導體器件的存儲卡1000的框圖。
[0313] 參照圖55,存儲卡1000包括閃速存儲器1010和控制器1020。
[0314] 閃速存儲器1010可存儲數據。在一些實施例中，閃速存儲器1010可為非易失性的， 因此即使切斷向其供應的電源，也可保留存儲的數據。可通過利用制造根據圖1至圖54D的 一些實施例的半導體器件的方法或其修改形式形成閃速存儲器1010,而不脫離本發明構思 的范圍。
[0315] 控制器1020可響應于主機HOST的讀/寫請求讀取存儲在閃速存儲器1010中的數 據，或者可將數據存儲在閃速存儲器1010中。
[0316] 圖56是包括根據一些實施例形成的半導體器件的固態盤(SSD)IlOO的框圖。
[0317] 參照圖56，SSD 1100包括多個閃速存儲器1110和控制器1120。閃速存儲器1110可 存儲數據。在一些實施例中，閃速存儲器1110可為非易失性的，并且因此即使切斷向其供應 的電源，也可保留存儲的數據。可通過利用制造根據圖1至圖54D的一些實施例的半導體器 件的方法或其修改形式形成閃速存儲器1110,而不脫離本發明構思的范圍。
[0318] 控制器1120可響應于主機HOST的讀/寫請求讀取存儲在閃速存儲器1110中的數 據，或者可將數據存儲在閃速存儲器1110中。
[0319] 接口 1130可將命令和地址信號發送至主機HOST或者從主機HOST接收命令和地址 信號，并且可通過控制器1120將命令和地址信號發送至閃速存儲器1110或者從閃速存儲器 1110接收命令和地址信號。
[0320] SSD 1100還可包括諸如濾波電容器或者電阻器的無源裝置、DC-DC轉換器、用于產 生時鐘信號的石英晶體、溫度傳感器和/或高速緩存。
[0321] 圖57是包括根據一些實施例形成的半導體器件的存儲卡1200的框圖。
[0322] 參照圖57,存儲卡1200包括產生命令和地址信號的存儲器控制器1220和包括例如 一個或多個閃速存儲器裝置的存儲器模塊1210。存儲器控制器1220包括:主機接口 1223,其 將命令和地址信號發送至主機或者從主機接收命令和地址信號；以及存儲器接口 1225,其 將命令和地址信號發送至存儲器模塊1210或者從存儲器模塊1210接收命令和地址信號。主 機接口 1223、控制器1224和存儲器接口 1225經公共總線與諸如靜態隨機存取存儲器(SRAM) 的控制器存儲器1221和諸如中央處理單元(CPU)的處理器1222通信。
[0323]存儲器模塊1210從存儲器控制器1220接收命令和地址信號，作為響應將數據存儲 在存儲器模塊1210上的存儲器裝置中的至少一個中，并且在存儲器裝置中的至少一個中搜 索數據。每個存儲器裝置包括多個可尋址的存儲器單元和解碼器，所述解碼器接收命令和 地址信號并且產生行信號和列信號，以在編程操作和讀操作中訪問可尋址的存儲器單元中 的至少一個。
[0324] 可通過利用制造根據圖1至圖54D的一些實施例的半導體器件的方法或其修改形 式形成包括存儲器控制器1220的存儲卡1200的元件中的至少一個，也就是說，包括在存儲 器控制器1220中的電子器件(例如，1221、1222、1223、1224和1225)和存儲器模塊1210,而不 脫離本發明構思的范圍。
[0325] 圖58是包括存儲卡1310的存儲器系統1300的框圖，存儲卡1310包括根據一些實 施例的半導體器件。
[0326] 參照圖58,存儲器系統1300可包括經公共總線1360彼此通信的諸如CPU的處理器 1330、隨機存取存儲器(RAM) 1340、用戶接口 1350和調制解調器1320。每個裝置經總線1360 將信號發送至存儲卡1310并從存儲卡1310接收信號。存儲卡1310可包括閃速存儲器1311和 存儲器控制器1312。閃速存儲器1310可存儲數據。在一些實施例中，閃速存儲器1310可為非 易失性的，因此即使切斷向其供應的電源，也可保留數據。可通過利用制造根據圖1至圖54D 的一些實施例的半導體器件的方法或其修改形式形成包括存儲卡1310的存儲器系統1300 的元件中的至少一個，也就是說，處理器1330、RAM 1340、用戶接口 1350和調制解調器1320， 而不脫離本發明構思的范圍。
[0327] 存儲器系統1300可應用于各種電子產品。例如，存儲器系統1300可應用于SSD、 CMOS圖像傳感器(CIS)和計算機應用芯片集。
[0328] 可通過利用（但不限于)球柵陣列（BGA)、芯片尺寸封裝(CSP)、塑料引線芯片載體 (PLCC )、塑料雙列直插式封裝(PD IP )、多芯片封裝(MCP )、晶圓級制造封裝(WFP)和晶圓級處 理堆疊封裝(WSP)按照各種形式封裝本文公開的存儲器系統和裝置。
[0329] 根據本文的一個或多個實施例，即使通過利用修剪的間隔件層作為蝕刻掩模對特 征層進行蝕刻形成的線圖案的端部相對厚時，半導體器件也可防止橋接失效。
[0330] 在僅利用形成連接至線圖案的焊盤圖案所必須使用的光刻技術而不用額外的光 刻技術的情況下，線圖案的端部之間的距離可相對大。
[0331] 因此，在沒有額外的制造成本和制造時間的情況下，可形成可靠的半導體器件。 [0332]雖然已經參照本發明構思的一些實施例具體示出和描述了本發明構思，但是為了 示出的目的提供它們，并且本領域普通技術人員應該理解，可從本發明構思構思各種修改 形式和等同的其它實施例。
[0333]雖然已經利用特定術語參照本發明構思的一些實施例具體示出和描述了本發明 構思，但是所述實施例和術語僅用于解釋本發明構思而不應理解為限制由權利要求限定的 本發明構思的范圍。因此，本發明構思的范圍不由本發明構思的【具體實施方式】限定而是由 權利要求限定，并且該范圍內的所有差異應該理解為被包括在本發明構思中。
【主權項】
1. 一種半導體器件，包括彼此間隔開的多個線圖案，所述多個線圖案中的每一個包括 在第一方向上延伸的主線和從主線的一端彎曲的子線， 其中，所述多個線圖案包括多個線集，其中，連續排列的四個線圖案形成一個線集， 其中，所述多個線集中的至少一個線集包括： 第一子線集，其包括:第一主線和第二主線，它們之間具有第一間隙并且在所述第一方 向上延伸；以及第一子線和第二子線，它們分別從第一主線和第二主線中的每一根的一端 彎曲，第一子線和第二子線之間具有大于所述第一間隙的第二間隙，并且包括在所述第一 方向上延伸的部分；以及 第二子線集，其包括:第三主線和第四主線，它們之間具有所述第一間隙并且在所述第 一方向上延伸；以及第三子線和第四子線，它們之間具有大于所述第一間隙的第三間隙并 且在與所述第一方向不同的第二方向上分別從第三主線和第四主線中的每一根的一端延 伸。2. 根據權利要求1所述的半導體器件，其中，第一子線和第二子線的端部面對的方向與 第三子線和第四子線的端部面對的方向不同。3. 根據權利要求2所述的半導體器件，其中，在第一子線和第二子線中，第一主線與第 一子線的端部之間的長度和第二主線與第二子線的端部之間的長度彼此不同。4. 根據權利要求2所述的半導體器件，其中，在第三子線和第四子線中，第三主線與第 三子線的端部之間的長度和第四主線與第四子線的端部之間的長度彼此不同。5. 根據權利要求2所述的半導體器件，其中，第一主線與第一子線的端部之間的第一子 線的長度和第二主線與第二子線的端部之間的第二子線的長度之和大于第三主線與第三 子線的端部之間的第三子線的長度和第四主線與第四子線的端部之間的第四子線的長度 之和。6. 根據權利要求2所述的半導體器件，其中，第一子線的端部和第二子線的端部位于在 所述第二方向上延伸的直線上。7. 根據權利要求2所述的半導體器件，其中，第三子線的端部和第四子線的端部位于在 所述第一方向上延伸的直線上。8. 根據權利要求2所述的半導體器件，其中，所述至少一個線集包括按次序排列的第一 線圖案至第四線圖案，并且 第二子線的端部與第三子線的端部之間的距離大于第二間隙或者第三間隙。9. 根據權利要求1所述的半導體器件，其中，第一子線包括在所述第二方向上從第一主 線延伸的第一部分和在所述第一方向上從第一部分延伸的第二部分，并且第二子線包括在 所述第二方向上從第二主線延伸的第一部分和在所述第一方向上從第一部分延伸的第二 部分。10. 根據權利要求9所述的半導體器件，其中，第一子線的第一部分和第二子線的第一 部分之間具有第一間隙并且在所述第二方向上延伸。11. 根據權利要求1所述的半導體器件，其中，第二間隙和第三間隙大小相同。12. 根據權利要求1所述的半導體器件，其中，第二間隙大于第三間隙。13. 根據權利要求1所述的半導體器件，其中，第三間隙大于第二間隙。14. 根據權利要求1所述的半導體器件，其中，第一子線至第四子線分別從第一主線至 第四主線中的每一根的一端朝著相同方向彎曲。15. 根據權利要求1所述的半導體器件，還包括第一焊盤圖案至第四焊盤圖案， 其中，所述至少一個線集從第一主線至第四主線的另一端延伸，并且連接至第一焊盤 圖案至第四焊盤圖案。16. 根據權利要求15所述的半導體器件，其中，在所述第一方向上，第二焊盤圖案的長 度和第三焊盤圖案的長度大于第一焊盤圖案的長度和第四焊盤圖案的長度。17. -種半導體器件，包括彼此間隔開的多個線圖案，并且包括其間具有第一間隙并且 在第一方向上延伸的多根主線以及從所述多根主線中的每一根的一端彎曲的多根子線， 其中，所述多根子線的端部之間具有大于所述第一間隙的距離，并且與在所述第一方 向上從所述多根主線中的每一根的一端延伸的延伸線間隔開。18. 根據權利要求17所述的半導體器件，其中，所述多根子線中的一些子線的端部面對 的方向與所述多根子線中的其余子線的端部面對的方向不同。19. 根據權利要求17所述的半導體器件，其中，所述多個線圖案構成多個閃速存儲器裝 置，并且所述多個閃速存儲器裝置中的至少一個包括三維存儲器陣列。20. 根據權利要求19所述的半導體器件，其中，三維存儲器陣列包括非易失性存儲器， 其以單片方式形成在具有布置在硅襯底上的有源區的存儲器單元的至少一個物理層級上。21. -種半導體器件，包括彼此間隔開的多個線圖案，并且包括： 在第一方向上延伸的多根主線； 分別從所述多根主線的端部彎曲的多根子線；以及 連接至各根主線的對應的另一端部的多個焊盤圖案， 其中，所述多根子線的端部之間具有大于所述多根主線之間的間隙的距離。22. 根據權利要求21所述的半導體器件，其中，所述多根子線中的至少一些包括在與所 述第一方向不同的方向上延伸的部分。23. 根據權利要求21所述的半導體器件，其中，所述多根子線中的至少一些包括在所述 第一方向上延伸的部分。24. 根據權利要求21所述的半導體器件，其中，所述多根子線中的一些子線的端部面對 的方向與所述多根子線中的其余子線的端部面對的方向不同。25. 根據權利要求21所述的半導體器件，其中，在所述多根子線中的四根連續的子線 中，兩根子線的端部面對的方向與另外兩根子線的端部面對的方向彼此垂直。
【文檔編號】H01L21/027GK106057655SQ201610218069
【公開日】2016年10月26日
【申請日】2016年4月8日 公開號201610218069.0, CN 106057655 A, CN 106057655A, CN 201610218069, CN-A-106057655, CN106057655 A, CN106057655A, CN201610218069, CN201610218069.0
【發明人】李鐘旻, 成晧準, 安在昊
【申請人】三星電子株式會社