功率集成器件、包括其的電子器件及電子系統的制作方法

功率集成器件、包括其的電子器件及電子系統的制作方法
【專利摘要】一種功率集成器件包括：漂移區，其設置在襯底中；源極區，其設置在襯底中與漂移區間隔開；漏極區，其設置在漂移區中；柵絕緣層和柵電極，其順序地層疊在源極區與漂移區之間的襯底上；溝槽隔離層，其設置在與漏極區的一側相鄰的漂移區中；以及深溝槽場絕緣層，其設置在與漏極區的另一側相鄰的漂移區中，其中深溝槽場絕緣層的垂直高度大于深溝槽場絕緣層的寬度。
【專利說明】功率集成器件、包括其的電子器件及電子系統
[0001]相關申請的交叉引用
[0002]本申請要求2014年9月I日提交的韓國專利申請第10_2014_0115387號的優先權，其全部內容通過引用合并于此，如同全文闡述。
技術領域
[0003]各種實施例涉及半導體集成電路，并且更具體而言涉及功率集成器件、包括其的電子器件和電子系統。
【背景技術】
[0004]在智能型功率器件中可使用集成電路用作控制器和驅動器。智能型功率器件的輸出電路可設計成包括在高電壓下操作的橫向雙擴散MOS (LDMOS)晶體管。因此，LDMOS晶體管的擊穿電壓、例如漏結擊穿電壓和柵極電介質擊穿電壓，是可直接影響LDMOS晶體管的穩定操作的重要因素。此外，LDMOS晶體管的導通電阻(Ron)也是可影響LDMOS晶體管的電特性、例如LDMOS晶體管的電流驅動能力的重要因素。為了改善LDMOS晶體管的漏結擊穿電壓，應該減小漏極區與溝道區之間的漂移區的摻雜濃度、或者應該增加載流子在漂移區中的漂移長度(對應于漂移區中的電流路徑的長度)。然而，這可能劣化LDMOS晶體管的電流驅動能力，從而增大LDMOS晶體管的導通電阻(Ron)。相反，當漏極區與溝道區之間的漂移區的摻雜濃度增加、或者漂移區中的漂移長度減小時，LDMOS晶體管的導通電阻(Ron)可減小，由此改善LDMOS晶體管的電流驅動能力。然而，這可能降低LDMOS晶體管的漏結擊穿電壓。也就是，在LDMOS晶體管中，導通電阻與漏結擊穿電壓可具有一種取舍關系。

【發明內容】

[0005]本公開的各種實施例針對功率集成器件、包括其的電子器件及電子系統。
[0006]根據一個實施例，一種功率集成器件包括:溝道區，其設置在襯底的第一區域中；漂移區，其設置在襯底的第二區域中并且與溝道區相鄰；源極區，其設置在襯底的第三區域中并且耦接至溝道區；漏極區，其設置在漂移區的第一區域中；疊層，其包括柵絕緣層和柵電極并且從溝道區之上延伸至漂移區之上；溝槽隔離層，其設置在漂移區的第二區域中并且與漏極區的第一側相鄰；以及深溝槽場絕緣層，其設置在漂移區的第三區域中并且與漏極區的第二側相鄰，其中漂移區具有與溝道區相反的導電性，并且其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0007]根據另一實施例，一種功率集成器件包括:支撐襯底；掩埋絕緣層，其在支撐襯底之上；漂移層，其在掩埋絕緣層之上；體區，其設置在漂移層中；源極區，其設置在體區中；漏極區，其設置在漂移層中并且與體區間隔開；疊層，其包括柵絕緣層和柵電極，并且從源極區與漂移層之間的體區之上延伸到漂移層之上；溝槽隔離層，其設置在漂移層中并且與漏極區的第一側相鄰；以及深溝槽場絕緣層，其設置在漂移層中并且與漏極區的第二側相鄰，其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0008]根據另一實施例，一種功率集成器件包括:阱區，其具有第一導電性并且設置在襯底中；體區，其具有第二導電性并且設置在阱區的第一區域中；漂移區，其具有第一導電性，設置在阱區的第二區域中，并且與體區間隔開；源極區，其具有第一導電性并且設置在體區中；漏極區，其具有第一導電性并且設置在漂移區中；疊層，其包括柵絕緣層和柵電極，并且從源極區與阱區之間的體區之上延伸到阱區之上；溝槽隔離層，其設置在阱區的第三區域中并且與漏極區的第一側相鄰；以及深溝槽場絕緣層，其設置在阱區的第四區域中并且與漏極區的第二側相鄰，其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0009]根據另一實施例，一種功率集成器件包括:襯底；掩埋層，其具有第一導電性并且設置在襯底之上；有源層，其具有第二導電性并且設置在掩埋層之上；阱區，其具有第一導電性并且設置在有源層的第一區域中；體區，其具有第二導電性并且設置在阱區的第一區域中；漂移區，其具有第一導電性，設置在阱區的第二區域中，并且與體區間隔開；源極區，其具有第一導電性并且設置在體區中；漏極區，其具有第一導電性并且設置在漂移區中；疊層，其包括柵絕緣層以及柵電極，并且從源極區與阱區之間的體區之上延伸到阱區之上；溝槽隔離層，其設置在阱區的第三區域中并且與漏極區的第一側相鄰；深溝槽場絕緣層，其設置在阱區的第四區域中并且與漏極區的第二側相鄰；接觸區，其具有第一導電性，設置在有源層的第二區域中，并且與阱區間隔開；以及下沉區域，其具有第一導電性，垂直地穿過有源層，將接觸區連接至掩埋層，其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0010]根據另一實施例，一種功率集成器件包括:阱區，其具有第一導電性并且設置在襯底中；體區，其具有第二導電性并且設置在阱區的第一區域中；第一漂移區，其具有第一導電性，設置在阱區的第二區域中，并且與體區的第一側相鄰；第二漂移區，其具有第一導電性，設置在阱區的第三區域中，并且與體區的第二側相鄰；第一源極區，其具有第一導電性并且設置在體區的第一區域中；第二源極區，其具有第一導電性并且設置在體區的第二區域中；體接觸區，其具有第二導電性并且設置在第一源極區與第二源極區之間的體區中；第一漏極區，其具有第一導電性并且設置在第一漂移區中；第二漏極區，其具有第一導電性并且設置在第二漂移區中；第一疊層，其包括第一柵絕緣層以及第一柵電極，并且從第一源極區與阱區之間的體區之上延伸到阱區之上；第二疊層，其包括第二柵絕緣層和第二柵電極，并且從第二源極區與阱區之間的體區之上延伸到阱區之上；第一溝槽隔離層，其設置在阱區的第四區域中并且與第一漏極區的第一側相鄰；第二溝槽隔離層，其設置在阱區的第五區域中并且與第二漏極區的第一側相鄰；第一深溝槽場絕緣層，其設置在阱區的第六區域中并且與第一漏極區的第二側相鄰；以及第二深溝槽場絕緣層，其設置在阱區的第七區域中并且與第二漏極區的第二側相鄰，其中第一深溝槽場絕緣層的高度大于第一深溝槽場絕緣層的寬度，并且其中第二深溝槽場絕緣層的高度大于第二深溝槽場絕緣層的寬度。
[0011]根據另一實施例，一種電子器件包括:高電壓集成電路，其適于響應于輸入信號來產生輸出信號；以及功率集成器件，其適于根據高電壓集成電路的輸出信號來執行開關操作，其中功率集成器件包括:溝道區，其設置在襯底的第一區域中；漂移區，其設置在襯底的第二區域中并且與溝道區相鄰；源極區，其設置在襯底的第三區域中并且耦接至溝道區；漏極區，其設置在漂移區的第一區域中；疊層，其包括柵絕緣層和柵電極并且從溝道區之上延伸至漂移區之上；溝槽隔離層，其設置在漂移區的第二區域中并且與漏極區的第一側相鄰；以及深溝槽場絕緣層，其設置在漂移區的第三區域中并且與漏極區的第二側相鄰，其中漂移區具有與溝道區相反的導電性，并且其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0012]根據另一實施例，一種電子器件包括:高電壓集成電路，其適于響應于輸入信號來產生輸出信號；以及功率集成器件，其適于根據高電壓集成電路的輸出信號來執行開關操作，其中功率集成器件包括:支撐襯底；掩埋絕緣層，其在支撐襯底之上；漂移層，其在掩埋絕緣層之上；體區，其設置在漂移層中；源極區，其設置在體區中；漏極區，其設置在漂移層中并且與體區間隔開；疊層，其包括柵絕緣層和柵電極，并且從源極區與漂移層之間的體區之上延伸到漂移層之上；溝槽隔離層，其設置在漂移層中并且與漏極區的第一側相鄰；以及深溝槽場絕緣層，其設置在漂移層中并且與漏極區的第二側相鄰，其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0013]根據另一實施例，一種電子器件包括:高電壓集成電路，其適于響應于輸入信號來產生輸出信號；以及功率集成器件，其適于根據高電壓集成電路的輸出信號來執行開關操作。功率集成器件包括:阱區，其具有第一導電性并且設置在襯底中；體區，其具有第二導電性并且設置在阱區的第一區域中；漂移區，其具有第一導電性，設置在阱區的第二區域中，并且與體區間隔開；源極區，其具有第一導電性并且設置在體區中；漏極區，其具有第一導電性并且設置在漂移區中；疊層，其包括柵絕緣層和柵電極，并且從源極區與阱區之間的體區之上延伸到阱區之上；溝槽隔離層，其設置在阱區的第三區域中并且與漏極區的第一側相鄰；以及深溝槽場絕緣層，其設置在阱區的第四區域中并且與漏極區的第二側相鄰，其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0014]根據另一實施例，一種電子器件包括:高電壓集成電路，其適于響應于輸入信號來產生輸出信號；以及功率集成器件，其適于根據高電壓集成電路的輸出信號來執行開關操作，其中功率集成器件包括:襯底；掩埋層，其具有第一導電性并且設置在襯底之上；有源層，其具有第二導電性并且設置在掩埋層之上；阱區，其具有第一導電性并且設置在有源層的第一區域中；體區，其具有第二導電性并且設置在阱區的第一區域中；漂移區，其具有第一導電性，設置在阱區的第二區域中，并且與體區間隔開；源極區，其具有第一導電性并且設置在體區中；漏極區，其具有第一導電性并且設置在漂移區中；疊層，其包括柵絕緣層和柵電極，并且從源極區與阱區之間的體區之上延伸到阱區之上；溝槽隔離層，其設置在阱區的第三區域中并且與漏極區的第一側相鄰；深溝槽場絕緣層，其設置在阱區的第四區域中并且與漏極區的第二側相鄰；接觸區，其具有第一導電性，設置在有源層的第二區域中，并且與阱區間隔開；以及下沉區，其具有第一導電性，垂直地穿過有源層，將接觸區連接至掩埋層，其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0015]根據另一實施例，一種電子器件包括:高電壓集成電路，其適于響應于輸入信號來產生輸出信號；以及功率集成器件，其適于根據高電壓集成電路的輸出信號來執行開關操作，其中功率集成器件包括:阱區，其具有第一導電性并且設置在襯底中；體區，其具有第二導電性并且設置在阱區的第一區域中；第一漂移區，其具有第一導電性，設置在阱區的第二區域中，并且與體區的第一側相鄰；第二漂移區，其具有第一導電性，設置在阱區的第三區域中，并且與體區的第二側相鄰；第一源極區，其具有第一導電性并且設置在體區的第一區域中；第二源極區，其具有第一導電性并且設置在體區的第二區域中；體接觸區，其具有第二導電性并且設置在第一源極區與第二源極區之間的體區中；第一漏極區，其具有第一導電性并且設置在第一漂移區中；第二漏極區，其具有第一導電性并且設置在第二漂移區中；第一疊層，其包括第一柵絕緣層和第一柵電極，并且從第一源極區與阱區之間的體區之上延伸到阱區之上；第二疊層，其包括第二柵絕緣層以及第二柵電極，并且從第二源極區與阱區之間的體區之上延伸到阱區之上；第一溝槽隔離層，其設置在阱區的第四區域中并且與第一漏極區的第一側相鄰；第二溝槽隔離層，其設置在阱區的第五區域中并且與第二漏極區的第一側相鄰；第一深溝槽場絕緣層，其設置在阱區的第六區域中并且與第一漏極區的第二側相鄰；以及第二深溝槽場絕緣層，其設置在阱區的第七區域中并且與第二漏極區的第二側相鄰，其中第一深溝槽場絕緣層的高度大于第一深溝槽場絕緣層的寬度，并且其中第二深溝槽場絕緣層的高度大于第二深溝槽場絕緣層的寬度。
[0016]根據另一實施例，一種電子系統包括移動站調制解調器以及電源管理集成電路，其中電源管理集成電路適于供應電源電壓至移動站調制解調器，并且適于采用功率集成器件作為開關器件，并且功率集成器件包括:溝道區，其設置在襯底的第一區域中；漂移區，其設置在襯底的第二區域中并且與溝道區相鄰；源極區，其設置在襯底的第三區域中并且耦接至溝道區；漏極區，其設置在漂移區的第一區域中；疊層，其包括柵絕緣層和柵電極并且從溝道區之上延伸至漂移區之上；溝槽隔離層，其設置在漂移區的第二區域中并且與漏極區的第一側相鄰；以及深溝槽場絕緣層，其設置在漂移區的第三區域中并且與漏極區的第二側相鄰，其中漂移區具有與溝道區相反的導電性，并且其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0017]根據另一實施例，一種電子系統包括移動站調制解調器以及電源管理集成電路，其中電源管理集成電路適于供應電源電壓至移動站調制解調器并且適于采用功率集成器件作為開關器件，并且功率集成器件包括:支撐襯底；掩埋絕緣層，其在支撐襯底之上；漂移層，其在掩埋絕緣層之上；體區，其設置在漂移層中；源極區，其設置在體區中；漏極區，其設置在漂移層中并且與體區間隔開；疊層，其包括柵絕緣層和柵電極，并且從源極區與漂移層之間的體區之上延伸到漂移層之上；溝槽隔離層，其設置在漂移層中并且與漏極區的第一側相鄰；以及深溝槽場絕緣層，其設置在漂移層中并且與漏極區的第二側相鄰，其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0018]根據另一實施例，一種電子系統包括移動站調制解調器以及電源管理集成電路，其中電源管理集成電路適于供應電源電壓至移動站調制解調器，并且適于采用功率集成器件作為開關器件，并且功率集成器件包括:阱區，其具有第一導電性并且設置在襯底中；體區，其具有第二導電性并且設置在阱區的第一區域中；漂移區，其具有第一導電性，設置在阱區的第二區域中，并且與體區間隔開；源極區，其具有第一導電性并且設置在體區中；漏極區，其具有第一導電性并且設置在漂移區中；疊層，其包括柵絕緣層和柵電極，并且從源極區與阱區之間的體區之上延伸到阱區之上；溝槽隔離層，其設置在阱區中的第三區域并且與漏極區的第一側相鄰；以及深溝槽場絕緣層，其設置在阱區的第四區域中并且與漏極區的第二側相鄰，其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0019]根據另一實施例，一種電子系統包括移動站調制解調器以及電源管理集成電路，其中電源管理集成電路適于供應電源電壓至移動站調制解調器并且適于采用功率集成器件作為開關器件，并且功率集成器件包括襯底；掩埋層，其具有第一導電性并且設置在襯底之上；有源層，其具有第二導電性并且設置在掩埋層之上；阱區，其具有第一導電性并且設置在有源層的第一區域中；體區，其具有第二導電性并且設置在阱區的第一區域中；漂移區，其具有第一導電性，設置在阱區的第二區域中，并且與體區間隔開；源極區，其具有第一導電性并且設置在體區中；漏極區，其具有第一導電性并且設置在漂移區中；疊層，其包括柵絕緣層和柵電極，并且從源極區與阱區之間的體區之上延伸到阱區之上；溝槽隔離層，其設置在阱區的第三區域中并且與漏極區的第一側相鄰；深溝槽場絕緣層，其設置在阱區的第四區域中并且與漏極區的第二側相鄰；接觸區，其具有第一導電性，設置在有源層的第二區域中，并且與阱區間隔開；以及下沉區，其具有第一導電性，垂直地穿過有源層，將接觸區連接至掩埋層，其中深溝槽場絕緣層的高度大于深溝槽場絕緣層的寬度。
[0020]根據另一實施例，一種電子系統包括移動站調制解調器以及電源管理集成電路，其中電源管理集成電路適于供應電源電壓至移動站調制解調器并且適于采用功率集成器件作為開關器件，并且功率集成器件包括:阱區，其具有第一導電性并且設置在襯底中；體區，其具有第二導電性并且設置在阱區的第一區域中；第一漂移區，其具有第一導電性，設置在阱區的第二區域中，并且與體區的第一側相鄰；第二漂移區，其具有第一導電性，設置在阱區的第三區域中，并且與體區的第二側相鄰；第一源極區，其具有第一導電性并且設置在體區的第一區域中；第二源極區，其具有第一導電性并且設置在體區的第二區域中；體接觸區，其具有第二導電性并且設置在第一源極區與第二源極區之間的體區中；第一漏極區，其具有第一導電性并且設置在第一漂移區中；第二漏極區，其具有第一導電性并且設置在第二漂移區中；第一疊層，其包括第一柵絕緣層和第一柵電極，并且從第一源極區與阱區之間的體區之上延伸到阱區之上；第二疊層，其包括第二柵絕緣層和第二柵電極，并且從第二源極區與阱區之間的體區之上延伸到阱區之上；第一溝槽隔離層，其設置在阱區的第四區域中并且與第一漏極區的第一側相鄰；第二溝槽隔離層，其設置在阱區的第五區域中并且與第二漏極區的第一側相鄰；第一深溝槽場絕緣層，其設置在阱區的第六區域中并且與第一漏極區的第二側相鄰；以及第二深溝槽場絕緣層，其設置在阱區的第七區域中并且與第二漏極區的第二側相鄰，其中第一深溝槽場絕緣層的高度大于第一深溝槽場絕緣層的寬度，并且其中第二深溝槽場絕緣層的高度大于第二深溝槽場絕緣層的寬度。
【附圖說明】
[0021]本公開的實施例在結合附圖和所附詳細描述的情況下將變得更清楚，其中:
[0022]圖1是示出根據一個實施例的功率集成器件的立體圖；
[0023]圖2A是在一般的功率集成器件中采用的淺溝槽場絕緣結構；
[0024]圖2B是示出圖1的功率集成器件中包括的深溝槽場絕緣結構的合并截面圖；
[0025]圖3是示出圖1的功率集成器件和圖2A中所示的具有淺溝槽場絕緣結構的功率集成器件的合并布局圖；
[0026]圖4是示出根據另一實施例的功率集成器件的立體圖；
[0027]圖5是示出根據另一實施例的功率集成器件的立體圖；
[0028]圖6是示出根據另一實施例的功率集成器件的立體圖；
[0029]圖7是示出根據另一實施例的功率集成器件的立體圖；
[0030]圖8是示出根據另一實施例的功率集成器件的立體圖；
[0031]圖9是示出采用根據一個實施例的功率集成器件的電子器件的示意圖；以及
[0032]圖10是示出采用根據一個實施例的功率集成器件的電子系統的框圖。
【具體實施方式】
[0033]在諸如橫向雙擴散MOS(LDMOS)晶體管的功率集成器件中可采用淺溝槽隔離(STI)層和溝槽場絕緣層。STI層可用來將相鄰的LDMOS晶體管彼此隔離，溝槽場絕緣層可用來減輕在LDMOS晶體管中產生的電場。溝槽場絕緣層可以具有與STI層類似的結構。例如，溝槽場絕緣層和STI層中的每個可被配置為包括具有預設深度的溝槽以及填充溝槽的絕緣層。因此，溝槽場絕緣層和STI層可以同時形成。溝槽場絕緣層可以具有與STI層大體相同的尺寸、或者與STI層不同的尺寸。在任一種情況下，在一般的功率集成器件中采用的溝槽場絕緣層可以具有高寬比小于I的淺溝槽場絕緣層結構。也就是，一般的溝槽場絕緣層的垂直高度可以小于所述一般的溝槽場絕緣層的水平寬度。
[0034]相比而言，根據實施例，在LDMOS晶體管中采用的每個溝槽場絕緣層可以具有高寬比大于I的深溝槽場絕緣層結構。在一個實施例中，與深溝槽場絕緣層的兩個側壁的兩個垂直高度和深溝槽場絕緣層的底表面的水平寬度的總和相對應的漂移長度可以大體等于與一般的LDMOS晶體管中采用的淺溝槽場絕緣層的兩個側壁的兩個垂直高度和在所述一般的LDMOS晶體管中采用的淺溝槽場絕緣層的底表面的水平寬度的總和相對應的漂移長度。因此，與一般的功率集成器件即LDMOS晶體管相比較，根據本公開的實施例的功率集成器件即LDMOS晶體管可以具有與一般的功率集成器件大體相同的漂移長度和相同的結擊穿電壓。
[0035]然而，在根據實施例的功率集成器件中采用的深溝槽場絕緣層的寬度可以小于在一般的功率集成器件中采用的淺溝槽場絕緣層的寬度。因此，相比于一般的功率集成器件，根據實施例的功率集成器件占用的平面面積可以在沒有電流驅動能力的劣化的情況下減小。這可以帶來功率集成器件的導通電阻的改善。
[0036]在以下的說明中，將理解的是，當一個元件被稱作位于另一個元件“上”、“之上”、“以上”、“下”、“之下”或“以下”時，其可以是直接接觸另外的元件，或者在二者之間也可以存在至少一個中間元件。相應地，在本文中使用的諸如“上”、“之上”、“以上”、“下”、“之下”或“以下”等的術語僅出于描述特定實施例的目的，而不意在進行限制。
[0037]在附圖中，為了便于圖示，部件的厚度和長度相比于實際的物理厚度和長度有所夸大。為了描述的簡便，可能省略了對已知功能和元件的具體描述。此外，“連接/耦接”可以指一個部件與另一個部件直接耦接，或者經由第三部件與另一部件間接耦接。在此說明書中，除非另行具體指出，否則單數形式可以包括復數形式。此外，說明書中使用的“包括”表示存在或增加一個或更多個部件、步驟、操作和元件。
[0038]圖1是示出根據實施例的功率集成器件100的立體圖。參見圖1，功率集成器件100可包括LDMOS晶體管。LDMOS晶體管可以具有設置在P型襯底110的上部中的單溝道、P型體區120和N型漂移區130。P型體區120和N型漂移區130可設置在第一方向上以在其間的界面區彼此接觸。P型體接觸區122和N型源極區142可設置在P型體區120的上部區域中。P型體接觸區122和N型源極區142中的每個可以是條帶形狀，所述條帶形狀在與第一方向相交叉的第二方向上延伸。P型體接觸區122和N型源極區142可以暴露至P型體區120的頂表面。P型體區120的位于N型源極區142與N型漂移區130之間的上部區域可以作為單溝道區124。在單溝道區124中，在特定條件下形成反型層。P型體接觸區122和N型源極區142可以具有雜質濃度高于P型體區120的雜質濃度。P型體接觸區122和N型源極區142可被偏置為具有相同的電位。例如，P型體接觸區122和N型源極區142可以連接至地線。N型漏極區144可設置在N型漂移區130的上部區域中，并且可以在N型漂移區130的頂表面暴露。N型漏極區144可以具有雜質濃度高于N型漂移區130的雜質濃度。N型漏極區144可以是在第二方向上延伸的條帶形狀。柵絕緣層152和柵電極154可以順序地疊層在溝道區124上。柵絕緣層152和柵電極154可以延伸到P型體區120與N型漏極區144之間的N型漂移區130上。柵絕緣層152和柵電極154中的每個可以是在第二方向上延伸的條帶形狀。
[0039]溝槽隔離層160和深溝槽場絕緣層170可設置在N型漂移區130中。溝槽隔離層160和深溝槽場絕緣層170可暴露至N型漂移區130的頂表面。溝槽隔離層160可設置在N型漏極區144的一側以具有平行于N型漏極區144的條帶形狀。溝槽隔離層160可以將功率集成器件100與其它器件物理地和電性地隔離。深溝槽場絕緣層170可以設置成關于N型漏極區144與溝槽隔離層160相對。深溝槽場絕緣層170也可以在第二方向上延伸，并且具有平行于N型漏極區144的條帶形狀。如在圖1中所示，深溝槽場絕緣層170可設置在P型體區120與N型漏極區144之間的N型漂移區130中，并且柵電極154可以通過深溝槽場絕緣層170與N型漏極區144間隔開。因此，深溝槽場絕緣層170可以抑制柵電極154的在與N型漏極區144相鄰的邊緣處發生的場擁擠現象，由此改善功率集成器件100的漏結擊穿電壓特性和柵極電介質擊穿電壓特性。
[0040]盡管圖1示出深溝槽場絕緣層170和溝槽隔離層160分別直接接觸N型漏極區144的兩個邊緣的例子，但是實施例并不限于此。例如，在另一實施例中，深溝槽場絕緣層170和溝槽隔離層160中的至少一個可設置成與N型漏極區144間隔開。溝槽隔離層160可設置在N型漏極區144的一側或者第一側，并且深溝槽場絕緣層170可設置在N型漏極區144的另一側或者第二側。第二側是與第一側相對的側。深溝槽場絕緣層170可以與柵絕緣層152的邊緣和柵電極154的邊緣重疊。可替選地，深溝槽場絕緣層170可以與柵絕緣層152和柵電極154間隔開。
[0041]圖2B是示出圖1的功率集成器件100中包括的深溝槽場絕緣層170的截面圖。圖2A是示出在一般的功率集成器件中采用的淺溝槽場絕緣層170’的截面圖。盡管在圖2A和圖2B中，深溝槽場絕緣層170和一般的淺溝槽場絕緣層170’兩者都具有垂直的側壁輪廓，但是實施例并不限于此。例如，在另一實施例中，深溝槽場絕緣層170和一般的淺溝槽場絕緣層170’中的每個可以具有傾斜的側壁輪廓。深溝槽場絕緣層170和一般的淺溝槽場絕緣層170’的這些側壁輪廓可應用于以下實施例中的任何實施例。
[0042]參見圖2A，一般的淺溝槽場絕緣層170’的第一側壁可以具有第一垂直長度L11，即第一高度。所述一般的淺溝槽場絕緣層170’的第二側壁可以具有第二垂直長度L123P第二高度。所述一般的淺溝槽場絕緣層170’的底表面可以具有在第一方向上延伸的水平長度L13，即寬度。第一方向可以與漏極電流從N型漏極區144流向N型源極區(圖1的142)的方向大體反平行。
[0043]參見圖2B，深溝槽場絕緣層170可以具有第一垂直長度L21、即在第一側壁的第一高度，第二垂直長度L22、即在第二側壁的第二高度，以及水平長度L23、即在第一方向上沿著底表面測量的寬度。在一個實施例中，深溝槽場絕緣層170的第一高度L21和第二高度L22可以彼此大體相等。深溝槽場絕緣層170的第一高度L21和第二高度L22可以大于深溝槽場絕緣層170的寬度L23。例如，深溝槽場絕緣層170的第一高度L21和第二高度L22可以大于深溝槽場絕緣層170的寬度L23至少1.2倍。
[0044]相比而言，在圖2A中，一般的淺溝槽場絕緣層170’的第一高度Lll和第二高度L12可以小于所述一般的淺溝槽場絕緣層170’的寬度L13。在一個實施例中，深溝槽場絕緣層170的第一高度L21、第二高度L22以及寬度L23的總和可以等于所述一般的淺溝槽場絕緣層170’的第一高度LI 1、第二高度L12以及寬度L13的總和。
[0045]再次參見圖1、2A和2B，如果P型體接觸區122和N型源極區142接地，并且漏極電壓和柵極電壓(例如超過閾值電壓的柵極電壓)分別施加至N型漏極區144和柵電極154，則可在單溝道區124中形成反型層，并且漏極電流可以流經反型層。也就是，由于在N型源極區142和N型漏極區144之間產生的電場，從N型源極區142發射的電子可以沿著虛線180所表示的電流路徑而經由單溝道區124中的反型層和N型漂移區130朝向N型漏極區144漂移。當從N型源極區142發射的電子朝向N型漏極區144漂移時，電子可以沿著深溝槽場絕緣層170的側壁和底表面移動。相應地，電子沿著深溝槽場絕緣層170的移動距離(在以下稱為漂移長度)，可以等于深溝槽場絕緣層170的第一高度L21、第二高度L22以及寬度L23的總和。
[0046]如果漂移長度增加，則可改善功率集成器件100的漏結擊穿電壓特性，但是功率集成器件100的漏極電流驅動能力可能會劣化。如果漂移長度減小，則可改善功率集成器件100的漏極電流驅動能力，但是功率集成器件100的漏結擊穿電壓特性可能會劣化。在根據一個實施例的功率集成器件100中，漂移長度可以對應于深溝槽場絕緣層170的第一高度L21、第二高度L22以及寬度L23的總和。功率集成器件100的漂移長度可以大體等于一般的淺溝槽場絕緣層170’的第一高度LI 1、第二高度L12以及寬度L13的總和。也就是，由于采用深溝槽場絕緣層170的功率集成器件100的漂移長度大體等于采用淺溝槽場絕緣層170’的所述一般的功率集成器件的漂移長度，因此功率集成器件100可以展現出與采用淺溝槽場絕緣層170’的一般的功率集成器件大體相同的漏結擊穿電壓特性。
[0047]圖3是示出圖1的功率集成器件100以及圖2A中所示的具有淺溝槽場絕緣層170’的一般的功率集成器件10的合并布局圖，展示了圖1中所示的功率集成器件100的電流驅動能力的改善的效果。在圖3中，圖1中所使用的相同的附圖標記表示相同或類似的元件。相應地，為了描述的簡單和便利，將省略或大致提及如圖1中所示的相同元件的描述。
[0048]參見圖3，根據一個實施例的功率集成器件100的布局圖在圖3的底部示出，而對應于比較實例的一般的功率集成器件10的布局圖在圖3的頂部示出。根據一個實施例的功率集成器件100具有深溝槽場絕緣層170，并且深溝槽場絕緣層170的第一高度(圖2的L21)和第二高度(圖2的L22)中的每個大于深溝槽場絕緣層170的寬度(圖2的L23)。相比而言，一般的功率集成器件10具有淺溝槽場絕緣層170’，并且淺溝槽場絕緣層170’的第一高度(圖2的Lll)和第二高度(圖2的L12)中的每個小于淺溝槽場絕緣層170’的寬度(圖2的L13) ο
[0049]如可從圖3看出的，功率集成器件100沿著第一方向測量的總節距P2可以比一般的功率集成器件10沿著第一方向測量的總節距Pl更短。這是因為在功率集成器件100中采用的深溝槽場絕緣層170的寬度(圖2的L23)比在一般的功率集成器件10中采用的淺溝槽場絕緣層170’的寬度(圖2的L13)更短。
[0050]為了驗證圖1中所示的功率集成器件100的電流驅動能力的改善的效果，將淺溝槽場絕緣層170’制備成具有0.35微米的第一高度Lll和第二高度L12以及3.5微米的寬度L13。將深溝槽場絕緣層170制備成具有1.4微米的第一高度L21和第二高度L22以及1.0微米的寬度L23。然后，計算或者模擬器件參數。
[0051]為了模擬，在一般的功率集成器件10和功率集成器件100兩者中，將諸如尺寸、大小、材料或雜質濃度的其它條件設定為相同。一般的功率集成器件10的節距Pl大約是5.95微米，而功率集成器件100的節距P2大約是3.55微米。模擬的結果是，一般的功率集成器件10的漏結擊穿電壓大約是78.1伏特，而功率集成器件100的漏結擊穿電壓大約是79.4伏特。也就是，雖然深溝槽場絕緣層170的寬度L23被調整為比淺溝槽場絕緣層170’的寬度L13更短，但是功率集成器件100的漏結擊穿電壓呈現與一般的功率集成器件10的漏結擊穿電壓非常小的差異或幾乎相等。
[0052]一般的功率集成器件10呈現大約67.8mQ/mm2的導通電阻值，而功率集成器件100呈現大約48.8mQ/mm2的導通電阻值。這可以歸因于功率集成器件100的節距尺寸比一般的功率集成器件10的節距尺寸更短的緣故。相應地，相比于一般的功率集成器件10，功率集成器件100呈現改善的導通電阻特性。
[0053]參見圖2A和2B，功率集成器件100的漂移長度可以大體等于一般的功率集成器件10的漂移長度。因此，功率集成器件100可以呈現與一般的功率集成器件10大體相同的漏結擊穿電壓特性。然而，功率集成器件100沿著平行于漏極電流方向的第一方向測量的節距P2可以比一般的功率集成器件10的節距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件100的導通電阻特性可以改善。也就是，根據一個實施例，功率集成器件100的導通電阻特性可以在沒有漏結擊穿電壓特性上的任何劣化的情況下改善。當在單個襯底中集成多個功率集成器件100時，可以更有效地觀察到功率集成器件100的此優點。
[0054]圖4是示出根據另一實施例的功率集成器件200的立體圖。參見圖4，功率集成器件200可包括具有分段溝道的LDMOS晶體管。P型體區220和N型漂移區230設置在襯底210的上部中。P型體區220和N型漂移區230可在第一方向上排列并且彼此間隔開。P型體區220的側壁以及底表面可以被設置在襯底210中的P型阱區290包圍。P型阱區290可以具有雜質濃度低于P型體區220的雜質濃度。P型阱區290的側壁可以接觸N型漂移區230的側壁。如果襯底210在被用作溝道區時具有P型導電性并且具有適當的表面雜質濃度，則P型阱區290可被省略。盡管在圖4中未示出，但是可以在襯底210中額外設置N型阱區，以包圍P型阱區290和N型漂移區230。
[0055]P型體接觸區222和N型源極區242可設置在P型體區220的上部區域中。P型體接觸區222和N型源極區242可以具有條帶形狀，所述條帶形狀在與第一方向相交叉的第二方向上延伸。P型體接觸區222和N型源極區242可暴露至P型體區220的頂表面。
[0056]P型體區220的位于N型源極區242和P型阱區290之間的上部區域可以作為第一溝道區224，其中在特定條件下形成反型層。類似地，P型阱區290的位于P型體區220和N型漂移區230之間的上部區域可以作為第二溝道區294，其中在特定條件下形成反型層。
[0057]P型體接觸區222和N型源極區242可以具有雜質濃度高于P型體區220的雜質濃度。P型體接觸區222和N型源極區242可被偏置為具有相同的電位。例如，P型體接觸區222和N型源極區242可以連接至地線。N型漏極區244可設置在N型漂移區230的上部區域中，并且可暴露至N型漂移區230的頂表面。N型漏極區244可以具有雜質濃度高于N型漂移區230的雜質濃度。N型漏極區244可設置成具有在第二方向上延伸的條帶形狀。
[0058]柵絕緣層252和柵電極254可以順序地疊層在第一溝道區224和第二溝道區294上。柵絕緣層252和柵電極254可以延伸到N型漂移區230之上。柵絕緣層252和柵電極254也可設置成具有在第二方向上延伸的條帶形狀。
[0059]溝槽隔離層260和深溝槽場絕緣層270可設置在N型漂移區230中。溝槽隔離層260和深溝槽場絕緣層270可暴露至N型漂移區230的頂表面。溝槽隔離層260可設置在N型漏極區244的一側，以具有平行于N型漏極區244的條帶形狀。溝槽隔離層260可以將功率集成器件200與其它器件物理地和電性地隔離。深溝槽場絕緣層270可設置在N型漏極區244的另一側。深溝槽場絕緣層270也可以在第二方向上延伸，以具有平行于N型漏極區244的條帶形狀。
[0060]如圖4中所示，深溝槽場絕緣層270可設置在P型阱區290和N型漏極區244之間的N型漂移區230中，并且柵電極254可以通過深溝槽場絕緣層270與N型漏極區244間隔開。因此，深溝槽場絕緣層270可以抑制發生在柵電極254的與N型漏極區244相鄰的邊緣的場擁擠現象，由此改善功率集成器件200的漏結擊穿電壓特性以及柵極電介質擊穿電壓特性。
[0061]盡管圖4示出深溝槽場絕緣層270和溝槽隔離層260直接接觸N型漏極區244的側邊緣的例子，但是實施例并不限制于此。例如，在另一實施例中，深溝槽場絕緣層270和溝槽隔離層260中的至少一個可設置成與N型漏極區244間隔開。溝槽隔離層260可設置在N型漏極區244的一側。深溝槽場絕緣層270可設置在N型漏極區244的另一側。深溝槽場絕緣層270可設置成與柵絕緣層252的邊緣和柵電極254的邊緣重疊。可替選地，深溝槽場絕緣層270可以與柵絕緣層252和柵電極254間隔開。
[0062]如參考圖2A和2B所示，深溝槽場絕緣層270的兩個相對側壁的第一高度和第二高度可以大于深溝槽場絕緣層270的底表面的寬度。在一個實施例中，深溝槽場絕緣層270的第一高度和第二高度中的每個可以大于深溝槽場絕緣層270的寬度至少1.2倍。也就是，深溝槽場絕緣層270的高度可以大于圖2A中所示的一般的淺溝槽場絕緣層170’的高度。深溝槽場絕緣層270的沿著第一方向測量的寬度可以比圖2A中所示的一般的淺溝槽場絕緣層170’的寬度更短。深溝槽場絕緣層270的第一高度、第二高度以及寬度的總和可以等于圖2A中所示的一般的淺溝槽場絕緣層170’的第一高度L11、第二高度L12以及寬度L13的總和。
[0063]如果P型體接觸區222和N型源極區242接地，并且漏極電壓和柵極電壓(例如超過閾值電壓的柵極電壓)分別施加至N型漏極區244和柵電極254，則可在第一溝道區224和第二溝道區294中形成反型層，并且漏極電流可以流過反型層。也就是，從N型源極區242發射的電子可以借助于在N型源極區242和N型漏極區244之間產生的電場，沿著虛線280所表示的電流路徑，經由第一溝道區224和第二溝道區294中的反型層以及N型漂移區230，朝向N型漏極區244漂移。當從N型源極區242發射的電子朝向N型漏極區244漂移時，電子可以沿著深溝槽場絕緣層270的側壁以及底表面移動。
[0064]功率集成器件200中的電子的漂移長度可以對應于深溝槽場絕緣層270的第一高度、第二高度和寬度的總和。功率集成器件200中的電子的漂移長度可以大體等于在2A中示出的一般的淺溝槽場絕緣層170’的第一高度L11、第二高度L12和寬度L13的總和。因此，功率集成器件200可以呈現與圖2A和圖3中示出的一般的功率集成器件10大體相同的漏結擊穿電壓特性。
[0065]如參考圖3所述，功率集成器件200在第一方向上的節距可以比圖3中示出的一般的功率集成器件10的節距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件200的導通電阻特性可以改善。也就是，根據圖4中所示的實施例，功率集成器件200的導通電阻特性可在沒有漏結擊穿電壓特性的任何劣化的情況下改善。當多個功率集成器件200集成在單個襯底中時，可以更有效地顯示功率集成器件200的此優點。
[0066]圖5是示出根據另一實施例的功率集成器件300的立體圖。參見圖5，功率集成器件300可被配置成包括設置在絕緣體上硅(SOI)襯底上的LDMOS晶體管。SOI襯底可包括支撐襯底312、在支撐襯底312上的掩埋絕緣層314、以及在掩埋絕緣層314上的N型漂移層330。在一個實施例中，掩埋絕緣層314可以是氧化物層。N型漂移層330可以是摻雜N型雜質離子的單晶硅層。N型漂移層330可以通過掩埋絕緣層314與支撐襯底312分開。因此，諸如電子或空穴的載流子可在N型漂移層330中儲存或漂移。也就是，由于掩埋絕緣層314的存在，沒有電流從N型漂移層330流向支撐襯底312。因此，如果在SOI襯底上形成LDMOS晶體管，則LDMOS晶體管的操作速度可以改善。另外，由于N型漂移層330的深度是通過SOI襯底限定的，因此當LDMOS晶體管處于開關操作中時在N型漂移層330中產生的耗盡區的總體積可減小。因此，LDMOS晶體管的開關電壓(即閾值電壓)可降低，并且LDMOS晶體管的開關速度可以改善。
[0067]P型體區320和N型漏極區344可以在N型漂移層330的上部中彼此間隔開地在第一方向上排列。P型體接觸區322和N型源極區342可設置在P型體區320的上部區域中。P型體接觸區322和N型源極區342可以具有條帶形狀，所述條帶形狀在與第一方向相交叉的第二方向上延伸。P型體接觸區322和N型源極區342可暴露至P型體區320的頂表面。P型體區320的位于N型源極區342和N型漂移區330之間的上部區域可以作為溝道區324，其中在特定條件下形成反型層。P型體接觸區322和N型源極區342中的每個可以具有雜質濃度高于P型體區320的雜質濃度。P型體接觸區322和N型源極區342可偏置成具有相同的電位。例如，P型體接觸區322和N型源極區342可以連接至地線。N型漏極區344可暴露至N型漂移區330的頂表面。N型漏極區344可以具有雜質濃度高于N型漂移區330的雜質濃度。N型漏極區344可以具有在第二方向上延伸的條帶形狀。柵絕緣層352和柵電極354可以順序地疊層在溝道區324上。柵絕緣層352和柵電極354還可以延伸到N型漂移區330之上。柵絕緣層352和柵電極354也可具有在第二方向上延伸的條帶形狀。
[0068]溝槽隔離層360和深溝槽場絕緣層370可設置在N型漂移區330中。溝槽隔離層360和深溝槽場絕緣層370可暴露至N型漂移區330的頂表面。溝槽隔離層360可設置在N型漏極區344的一側，并且具有平行于N型漏極區344的條帶形狀。溝槽隔離層360可以將功率集成器件300與其它器件物理地和電性地隔離。深溝槽場絕緣層370可設置在N型漏極區344的另一側。深溝槽場絕緣層370也可以在第二方向上延伸，并且具有平行于N型漏極區344的條帶形狀。如圖5中所示，深溝槽場絕緣層370可設置在P型體區320和N型漏極區344之間的N型漂移區330中，并且柵電極354可以通過深溝槽場絕緣層370與N型漏極區344間隔開。因此，深溝槽場絕緣層370可以抑制發生在柵電極354的與N型漏極區344相鄰的邊緣的場擁擠現象，由此改善功率集成器件300的漏結擊穿電壓特性以及柵極電介質擊穿電壓特性。
[0069]盡管圖5示出深溝槽場絕緣層370和溝槽隔離層360直接接觸N型漏極區344的側邊緣的例子，但是實施例并非限制于此。例如，在另一實施例中，深溝槽場絕緣層370和溝槽隔離層360中的至少一個可與N型漏極區344間隔開。溝槽隔離層360可設置在N型漏極區344的一側，并且深溝槽場絕緣層370可設置在N型漏極區344的另一側。深溝槽場絕緣層370可以與柵絕緣層352的邊緣和柵電極354的邊緣重疊。在另一實施例中，深溝槽場絕緣層370可與柵絕緣層352和柵電極354間隔開。
[0070]如參考圖2B所述，深溝槽場絕緣層370的兩個相對側壁的第一高度和第二高度可以大于深溝槽場絕緣層370的底表面的寬度。在另一實施例中，深溝槽場絕緣層370的第一高度和第二高度可以大于深溝槽場絕緣層370的寬度至少1.2倍。寬度可以是在第一方向上測量的。也就是，深溝槽場絕緣層370的高度可以大于圖2A中所示的一般的淺溝槽場絕緣層170’的高度，并且深溝槽場絕緣層370在第一方向上的寬度可以比圖2A中所示的一般的淺溝槽場絕緣層170’的寬度更短。深溝槽場絕緣層370的第一高度、第二高度和寬度的總和可以等于圖2A中所示的一般的淺溝槽場絕緣層170’的第一高度L11、第二高度L12和寬度L13的總和。
[0071]當P型體接觸區322和N型源極區342接地、并且漏極電壓和柵極電壓(例如超過閾值電壓的柵極電壓)分別施加至N型漏極區344和柵電極354時，在溝道區324中可形成反型層，并且漏極電流可以流過反型層。也就是，從N型源極區342發射的電子可以借助于在N型源極區342和N型漏極區344之間產生的電場，沿著虛線380所表示的電流路徑，經由溝道區324中的反型層和N型漂移區330，朝向N型漏極區344漂移。當從N型源極區342發射的電子朝向N型漏極區344漂移時，電子可以沿著深溝槽場絕緣層370的側壁以及底表面移動。
[0072]電子在功率集成器件300中的漂移長度可以對應于深溝槽場絕緣層370的第一高度、第二高度和寬度的總和。電子在功率集成器件300中的漂移長度可以大體等于圖2A中示出的一般的淺溝槽場絕緣層170’的第一高度L11、第二高度L12和寬度L13的總和。因此，功率集成器件300可以呈現與圖2A和圖3中示出的一般的功率集成器件10大體相同的漏結擊穿電壓特性。
[0073]如參考圖3所述，功率集成器件300在第一方向上的節距可以比圖3中示出的一般的功率集成器件10的節距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件300的導通電阻特性可以改善。也就是，根據一個實施例，功率集成器件300的導通電阻特性可以在沒有漏結擊穿電壓特性的任何劣化的情況下改善。當多個功率集成器件300集成在單個襯底中時，可以更有效地觀察到功率集成器件300的此優點。
[0074]圖6是示出根據另一實施例的功率集成器件400的立體圖。參見圖6，功率集成器件400可被配置成包括N型阱區412。N型阱區412可設置在P型襯底410的上部區域中。N型阱區412可以作為第一漂移區。在N型阱區412的上部區域中，P型體區420和N型漂移區430可設置成彼此間隔開。P型體區420和N型漂移區430可在第一方向上排列。N型漂移區430可以作為第二漂移區。
[0075]N型阱區412可以具有雜質濃度低于圖1、圖4和圖5中所示的結構的N型漂移區130,230和330的雜質濃度。N型阱區412可以具有對應于功率集成器件400的漏極體區的雜質濃度。因此，當反向偏壓(即漏極電壓)施加在P型體區420和N型阱區412之間時在N型阱區412中產生的耗盡區的寬度，可以大于圖1、圖4和圖5中分別所示的當漏極電壓施加至功率集成器件100、200和300時在N型漂移區130、230和330中產生的耗盡區的寬度。因此，包括N型阱區412的功率集成器件400可以呈現漏結擊穿電壓高于功率集成器件100、200和300的漏結擊穿電壓。
[0076]N型漂移區430可以具有雜質濃度高于N型阱區412的雜質濃度。也就是，N型漂移區430可以具有導電率高于N型阱區412的導電率。也就是，N型漂移區430可以補償功率集成器件400的導通電阻特性的劣化。可通過選擇性地擴散P型雜質到N型阱區412的一部分中來形成P型體區420，并且可通過選擇性地擴散N型雜質到N型阱區412的另一部分中來形成N型漂移區430。
[0077]P型體接觸區422和N型源極區442可設置在P型體區420的上部區域中。P型體接觸區422和N型源極區442可設置成具有條帶形狀，所述條帶形狀在與第一方向相交叉的第二方向上延伸。P型體接觸區422和N型源極區442可暴露至P型體區420的頂表面。
[0078]P型體區420的位于N型源極區442和N型阱區412之間的上部區域可以作為溝道區424，其中可在特定條件下形成反型層。P型體接觸區422和N型源極區442可以具有雜質濃度高于P型體區420的雜質濃度。P型體接觸區422和N型源極區442可被偏置為具有相同的電位。例如，P型體接觸區422和N型源極區442可以連接至地線。
[0079]N型漏極區444可設置在N型漂移區430的上部區域中。N型漏極區444可以具有雜質濃度高于N型漂移區430的雜質濃度。N型漏極區444可設置成具有在第二方向上延伸的條帶形狀。柵絕緣層452和柵電極454可以順序地疊層在溝道區424上。柵絕緣層452和柵電極454還可以延伸到N型阱區412之上。柵絕緣層452和柵電極454也可設置成具有在第二方向上延伸的條帶形狀。
[0080]溝槽隔離層460和深溝槽場絕緣層470可設置在N型阱區412的上部區域中。溝槽隔離層460和深溝槽場絕緣層470可暴露至N型阱區412的頂表面。溝槽隔離層460的深度可以比N型漂移區430的深度更淺。深溝槽場絕緣層470的深度可以比N型漂移區430的深度更深。因此，深溝槽場絕緣層470的底表面可以位于比N型漂移區430的底表面更低的水平高度處，并且溝槽隔離層460的底表面可以位于比N型漂移區430的底表面更高的水平高度處。
[0081]溝槽隔離層460可設置在N型漏極區444的一側，并且具有平行于N型漏極區444的條帶形狀。溝槽隔離層460可以將功率集成器件400與其它器件物理地和電性地隔離。深溝槽場絕緣層470可設置在N型漏極區444的一側。深溝槽場絕緣層470也可以在第二方向上延伸，以具有平行于N型漏極區444的條帶形狀。
[0082]如圖6中所示，深溝槽場絕緣層470可設置在P型體區420和N型漏極區444之間的N型阱區412中。柵電極454可以通過深溝槽場絕緣層470與N型漏極區444間隔開。因此，深溝槽場絕緣層470可以抑制發生在柵電極454的與N型漏極區444相鄰的邊緣的場擁擠現象，由此改善功率集成器件400的漏結擊穿電壓特性以及柵極電介質擊穿電壓特性。
[0083]盡管圖6示出深溝槽場絕緣層470和溝槽隔離層460直接接觸N型漏極區444的側邊緣的例子，但是實施例并非限制于此。例如，在另一實施例中，深溝槽場絕緣層470和溝槽隔離層460中的至少一個可設置成與N型漏極區444間隔開。溝槽隔離層460可設置在N型漏極區444的一側，并且深溝槽場絕緣層470可設置在N型漏極區444的另一側。深溝槽場絕緣層470可以與柵絕緣層452的邊緣和柵電極454的邊緣重疊。在另一實施例中，深溝槽場絕緣層470可以與柵絕緣層452和柵電極454間隔開。
[0084]如上所述，N型漂移區430可以比深溝槽場絕緣層470和N型阱區412更淺。因此，N型阱區412的結擊穿電壓可以增大。在此結構下，當從N型源極區442發射的電子經由溝道區424、N型阱區412和N型漂移區430而朝向N型漏極區444漂移時，功率集成器件400的導通電阻特性可能由于N型阱區412的低雜質濃度而劣化。
[0085]然而，可設置N型雜質區490以包圍深溝槽場絕緣層470的兩個側壁以及底表面。N型雜質區490可以具有雜質濃度高于N型阱區412的雜質濃度。在一個實施例中，N型雜質區490可以具有雜質濃度大體等于N型漂移區430的雜質濃度。因此，N型雜質區490可以補償功率集成器件400的導通電阻特性的劣化。
[0086]如參考圖2B所示，深溝槽場絕緣層470的兩個相對側壁的第一高度和第二高度可以大于深溝槽場絕緣層470的底表面的寬度。寬度是沿著第一方向測量的。在另一實施例中，深溝槽場絕緣層470的第一高度和第二高度可以大于深溝槽場絕緣層470的寬度至少1.2倍。也就是，深溝槽場絕緣層470的高度(即深度)可以大于圖2A中所示的一般的淺溝槽場絕緣層170’的高度(即深度)，并且深溝槽場絕緣層470在第一方向上的寬度可以比圖2A中所示的一般的淺溝槽場絕緣層170’的寬度更短。深溝槽場絕緣層470的第一高度、第二高度和寬度的總和可以等于圖2A中所示的一般的淺溝槽場絕緣層170’的第一高度L11、第二高度L12和寬度L13的總和。
[0087]當P型體接觸區422和N型源極區442接地、并且漏極電壓和柵極電壓(例如超過閾值電壓的柵極電壓)分別施加至N型漏極區444和柵電極454時，在溝道區424中可形成反型層，并且漏極電流可以流過反型層。也就是，從N型源極區442發射的電子可以由于在N型源極區442和N型漏極區444之間產生的電場，經由溝道區424 (即反型層)、N型阱區412或第一漂移區、以及N型漂移區430或第二漂移區，沿著虛線480所表示的電流路徑，而朝向N型漏極區444漂移。當從N型源極區442發射的電子朝向N型漏極區444漂移時，電子可以沿著深溝槽場絕緣層470的側壁以及底表面移動。
[0088]電子在功率集成器件400中的漂移長度可以對應于深溝槽場絕緣層470的第一高度、第二高度和寬度的總和。電子在功率集成器件400中的漂移長度可以大體等于圖2A中示出的一般的淺溝槽場絕緣層170’的第一高度L11、第二高度L12和寬度L13的總和。因此，功率集成器件400可以呈現與圖2A中示出的一般的功率集成器件10大體相同的漏結擊穿電壓。
[0089]如參考圖3所示，功率集成器件400沿著第一方向測量的節距可以比圖3中示出的一般的功率集成器件10的節距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件400的導通電阻特性可以改善。也就是，根據本實施例，功率集成器件400的導通電阻特性可以在沒有漏結擊穿電壓特性的任何劣化的情況下改善。當多個功率集成器件400集成在單個襯底中時，可以更有效地觀察到功率集成器件400的此優點。
[0090]圖7是示出根據另一實施例的功率集成器件500的立體圖。參見圖7，功率集成器件500可被配置成包括掩埋層512，例如掩埋接合層。掩埋層512可設置在襯底510與形成有LDMOS晶體管的有源層之間。掩埋層512可以防止襯底510影響到形成在有源層中的LDMOS晶體管的操作。N型下沉(sink)區518可以穿過有源層的一部分并且接觸掩埋層512。N型接觸區546可設置在N型下沉區518上。因此，如果在N型下沉區518和掩埋層512包圍的有源層中形成LDMOS晶體管，則N型下沉區518和掩埋層512可以將LDMOS晶體管與集成在襯底510上的其它器件隔離。接地電壓可以經由N型接觸區546來施加至N型下沉區518和掩埋層512。
[0091]掩埋層512和有源層514(例如P型外延層514)可以順序地疊層在襯底510上。N型阱區516可設置在P型外延層514的上部區域中。N型阱區516可以作為第一漂移區。P型體區520和N型漂移區530可以彼此間隔開，并且設置在N型阱區516的上部區域中。P型體區520和N型漂移區530可在第一方向上排列。N型漂移區530可以作為第二漂移區。
[0092]N型阱區516可以具有雜質濃度低于圖1、圖4和圖5中所示的N型漂移區130、230和330的雜質濃度，并且可以對應于功率集成器件500的漏極體區。因此，當反相偏壓(即漏極電壓)施加至P型體區520和N型阱區516之間時在N型阱區516中產生的耗盡區的寬度，可以大于當漏極電壓施加至圖1、圖4和圖5中分別所示的功率集成器件100、200和300時在N型漂移區130、230和330中產生的耗盡區的寬度。因此，相比于功率集成器件100、200和300，包括N型阱區512的功率集成器件500可以呈現改善的漏結擊穿電壓特性。N型漂移區530可以具有雜質濃度高于N型阱區516的雜質濃度。也就是，N型漂移區530可以具有導電性高于N型阱區516的導電性。因此，N型漂移區530可以補償功率集成器件500的導通電阻特性的劣化。
[0093]P型體區520可通過選擇性地擴散P型雜質到N型阱區516的一部分中來形成，并且N型漂移區530可通過選擇性地擴散N型雜質到N型阱區516的另一部分中來形成。
[0094]P型體接觸區522和N型源極區542可設置在P型體區520的上部區域中。P型體接觸區522和N型源極區542可設置成具有條帶形狀，所述條帶形狀在與第一方向相交叉的第二方向上延伸。P型體接觸區522和N型源極區542可暴露至P型體區520的頂表面。P型體區520的位于N型源極區542和N型阱區516之間的上部區域可以作為溝道區524，其中在特定條件下形成反型層。
[0095]P型體接觸區522和N型源極區542可以具有雜質濃度高于P型體區520的雜質濃度。P型體接觸區522和N型源極區542可被偏置成具有相同的電位。例如，P型體接觸區522和N型源極區542可以連接至地線。N型漏極區544可設置在N型漂移區530的上部區域中。N型漏極區544可以具有雜質濃度高于N型漂移區530的雜質濃度。N型漏極區544可設置成具有在第二方向上延伸的條帶形狀。柵絕緣層552和柵電極554可以順序地疊層在溝道區524上。柵絕緣層552和柵電極554還可以延伸到N型阱區516之上。柵絕緣層552和柵電極554也可設置成具有在第二方向上延伸的條帶形狀。
[0096]溝槽隔離層560和深溝槽場絕緣層570可設置在N型阱區516的上部區域中。溝槽隔離層560和深溝槽場絕緣層570可暴露至N型阱區516的頂表面。溝槽隔離層560的深度可以比N型漂移區530的深度更淺，而深溝槽場絕緣層570的深度可以大于N型漂移區530的深度。因此，深溝槽場絕緣層570的底表面可以位于比N型漂移區530的底表面更低的水平高度處，并且溝槽隔離層560的底表面可以位于比N型漂移區530的底表面更高的水平高度處。
[0097]溝槽隔離層560可設置在N型漏極區544的一側，并且具有平行于N型漏極區544的條帶形狀。溝槽隔離層560可以將功率集成器件500與其它器件物理地和電性地隔離。深溝槽場絕緣層570可設置在N型漏極區544的另一側。深溝槽場絕緣層570也可以在第二方向上延伸，并且具有平行于N型漏極區544的條帶形狀。
[0098]如同在圖7中所示，深溝槽場絕緣層570可設置在P型體區520和N型漏極區544之間的N型阱區516中。柵電極554可以通過深溝槽場絕緣層570與N型漏極區544間隔開。因此，深溝槽場絕緣層570可以抑制發生在柵電極554的與N型漏極區544相鄰的邊緣的場擁擠現象，由此改善功率集成器件500的漏結擊穿電壓特性以及柵極電介質擊穿電壓特性。
[0099]盡管圖7示出深溝槽場絕緣層570和溝槽隔離層560直接接觸N型漏極區544的兩個邊緣的例子，但是實施例并非限制于此。例如，在另一實施例中，深溝槽場絕緣層570和溝槽隔離層560中的至少一個可與N型漏極區544間隔開。溝槽隔離層560可設置在N型漏極區544的一側，并且深溝槽場絕緣層570可設置在N型漏極區544的另一側。
[0100]深溝槽場絕緣層570可設置成與柵絕緣層552的邊緣和柵電極554的邊緣重疊。在另一實施例中，深溝槽場絕緣層570可以與柵絕緣層552和柵電極554間隔開。
[0101]如上所述，N型漂移區530可以比深溝槽場絕緣層570和N型阱區516更淺。因此，N型阱區516的結擊穿電壓可以增大。因此，當從N型源極區542發射的電子經由溝道區524、N型阱區516和N型漂移區530朝向N型漏極區544漂移時，功率集成器件500的導通電阻特性可能會由于N型阱區516的低雜質濃度而劣化。
[0102]然而，根據一個實施例，N型雜質區590可以包圍深溝槽場絕緣層570的兩個側壁以及底表面。N型雜質區590可以具有雜質濃度高于N型阱區516的雜質濃度。在一個實施例中，N型雜質區590可以具有雜質濃度大體等于N型漂移區530的雜質濃度。因此，N型雜質區590可以補償功率集成器件500的導通電阻特性的劣化。
[0103]與圖2B中所示的結構相似，深溝槽場絕緣層570的兩個相對側壁的第一高度和第二高度中的每個可以大于深溝槽場絕緣層570的底表面的寬度。在另一實施例中，深溝槽場絕緣層570的第一高度和第二高度中的每個可以大于深溝槽場絕緣層570的寬度的至少1.2倍。深溝槽場絕緣層570的高度(即深度)可以大于圖2A中所示的一般的淺溝槽場絕緣層170’的高度(即深度)，并且深溝槽場絕緣層570沿著第一方向測量的寬度可以小于圖2A中所示的一般的淺溝槽場絕緣層170’的寬度。深溝槽場絕緣層570的第一高度、第二高度和寬度的總和可以等于圖2A中所示的一般的淺溝槽場絕緣層170’的第一高度L11、第二高度L12和寬度L13的總和。
[0104]當P型體接觸區522和N型源極區542接地、并且漏極電壓和柵極電壓(例如超過閾值電壓的柵極電壓)分別施加至N型漏極區544和柵電極554時，在溝道區524中可形成反型層，并且漏極電流可以流過反型層。也就是，從N型源極區542發射的電子可以借助于在N型源極區542和N型漏極區544之間產生的電場，沿著虛線580所表示的電流路徑，經由溝道區524 (即反型層)、N型阱區516 (即第一漂移區)和N型漂移區530 (即第二漂移區)朝向N型漏極區544漂移。當從N型源極區542發射的電子朝向N型漏極區544漂移時，電子可以沿著深溝槽場絕緣層570的側壁和底表面移動。
[0105]電子在功率集成器件500中的漂移長度可以對應于深溝槽場絕緣層570的第一高度、第二高度和寬度的總和。電子在功率集成器件500中的漂移長度可以大體等于圖2A中示出的一般的淺溝槽場絕緣層170’的第一高度L11、第二高度L12和寬度L13的總和。因此，功率集成器件500可以呈現與圖2A和圖3中示出的一般的功率集成器件10大體相同的漏結擊穿電壓。
[0106]如參考圖3所述，功率集成器件500沿著第一方向測量的節距可以比圖3中示出的一般的功率集成器件10的節距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件500的導通電阻特性可以改善。也就是，根據一個實施例，功率集成器件500的導通電阻特性可以在沒有漏結擊穿電壓特性的任何劣化的情況下改善。當多個功率集成器件500集成在單個襯底中時，可以更有效地觀察到功率集成器件500的此優點。
[0107]圖8是示出根據另一實施例的功率集成器件600的立體圖。參見圖8，功率集成器件600可包括共用共同的源極區的第一 LDMOS晶體管600A和第二 LDMOS晶體管600B。也就是，第一 LDMOS晶體管600A和第二 LDMOS晶體管600B可以串聯電連接，使得第一 LDMOS晶體管600A的源極端子電連接至第二 LDMOS晶體管600B的源極。
[0108]具體地，在襯底610上可設置P型半導體層612。在一個實施例中，P型半導體層612可以是摻雜P型雜質的單晶硅外延層。可替選地，P型半導體層612可以是P型阱區，其通過將P型雜質注入和擴散到襯底610的上部區域中而形成。如果襯底610是摻雜P型雜質的單晶硅襯底，則可省略P型半導體層612。N型阱區614可設置在P型半導體層612的上部區域中，使得N型阱區614的側壁和底表面被P型半導體層612包圍。
[0109]P型體區620、第一 N型漂移區630a和第二 N型漂移區630b可設置在N型阱區614的上部區域中。P型體區620可設置在第一 N型漂移區630a和第二 N型漂移區630b之間，并且可以與第一 N型漂移區630a和第二 N型漂移區630b間隔開。第一 LDMOS晶體管600A可以與第二 LDMOS晶體管600B共用P型體區620。第一 N型漂移區630a可以被包括在第一 LDMOS晶體管600A中，并且第二 N型漂移區630b可以被包括在第二 LDMOS晶體管600B中。第一 N型漂移區630a和第二 N型漂移區630b中的每個可以具有雜質濃度高于N型阱區614的雜質濃度。第一 N型漂移區630a和第二 N型漂移區630b可以利用離子注入工藝和擴散工藝而被摻雜相同的雜質離子。也就是，第一 N型漂移區630a和第二 N型漂移區630b可以利用單步注入工藝以及單步擴散工藝來同時形成。因此，第一 N型漂移區630a和第二 N型漂移區630b可以具有大體相同的雜質濃度。
[0110]P型體接觸區622、第一 N型源極區642a和第二 N型源極區642b可在第一方向上排列，并且設置在P型體區620的上部區域中。P型體接觸區622可設置成具有條帶形狀，所述條帶形狀在與第一方向相交叉的第二方向上延伸。第一 N型源極區642a可以接觸P型體接觸區622的一側，并且具有在第二方向上延伸的條帶形狀。第二 N型源極區642a可以接觸P型體接觸區622的另一側，并且具有在第二方向上延伸的條帶形狀。
[0111]P型體區620的位于第一 N型源極區642a和N型阱區614之間的上部區域可以作為第一 LDMOS晶體管600A的溝道區624a，其中在特定條件下形成反型層。P型體區620的位于第二 N型源極區642b和N型阱區614之間的上部區域可以作為第二 LDMOS晶體管600B的溝道區624b，其中在特定條件下形成反型層。
[0112]P型體接觸區622、第一 N型源極區642a和第二 N型源極區642b可被偏置成具有相同的電位。因此，第一 N型源極區642a和第二 N型源極區642b可以構成第一 LDMOS晶體管600A和第二 LDMOS晶體管600B的共同的源極區。在一個實施例中，P型體接觸區622以及第一 N型源極區642a和第二 N型源極區642b可以連接至地線。
[0113]第一 N型漏極區644a可設置在第一 N型漂移區630a的上部區域中。第一 N型漏極區644a可以具有雜質濃度高于第一 N型漂移區630a的雜質濃度。第一 N型漏極區644a可設置成具有在第二方向上延伸的條帶形狀。第二 N型漏極區644b可設置在第二 N型漂移區630b的上部區域中。第二 N型漏極區644b可以具有雜質濃度高于第二 N型漂移區630b的雜質濃度。第二 N型漏極區644b可設置成具有在第二方向上延伸的條帶形狀。第一N型漏極區644a可以作為第一 LDMOS晶體管600A的漏極區，并且第二 N型漏極區644b可以作為第二 LDMOS晶體管600B的漏極區。
[0114]第一柵絕緣層652a和第一柵電極654a可以順序地疊層在溝道區624a上。第一柵絕緣層652a和第一柵電極654a可以分別作為第一 LDMOS晶體管600A的柵絕緣層和柵電極。第一柵絕緣層652a和第一柵電極654a可以在第二方向上延伸以具有條帶形狀。第一柵絕緣層652a和第一柵電極654a還可以延伸到與溝道區624a相鄰的N型阱區614之上。第二柵絕緣層652b和第二柵電極654b可以順序地疊層在溝道區624b上。第二柵絕緣層652b和第二柵電極654b可以分別作為第二 LDMOS晶體管600B的柵絕緣層和柵電極。第二柵絕緣層652b和第二柵電極654b可以在第二方向上延伸以具有條帶形狀。第二柵絕緣層652b和第二柵電極654b還可以延伸到與溝道區624b相鄰的N型阱區614之上。
[0115]第一溝槽隔離層660a可設置在N型阱區614的與第一 N型漏極區644a的一側相鄰的上部區域中。第一深溝槽場絕緣層670a可設置在N型阱區614的與第一 N型漏極區644a的另一側相鄰的上部區域中。第二溝槽隔離層660b可設置在N型阱區614的與第二N型漏極區644b的一側相鄰的上部區域中。第二深溝槽場絕緣層670b可設置在N型阱區614的與第二 N型漏極區644b的另一側相鄰的上部區域中。在一個實施例中，第一溝槽隔離層660a可以具有與第二溝槽隔離層660b相同的寬度和深度。
[0116]第一溝槽隔離層660a的深度可以比第一 N型漂移區630a的深度更淺，第一深溝槽場絕緣層670a的深度可以大于第一 N型漂移區630a的深度。因此，第一深溝槽場絕緣層670a的底表面可以位于比第一 N型漂移區630a的底表面更低的水平高度處。第一溝槽隔離層660a的底表面可以位于比第一 N型漂移區630a的底表面更高的水平高度處。第二溝槽隔離層660b的深度可以比第二 N型漂移區630b的深度更淺，而第二深溝槽場絕緣層670b的深度可以大于第二 N型漂移區630b的深度。因此，第二深溝槽場絕緣層670b的底表面可以位于比第二 N型漂移區630b的底表面更低的水平高度處。第二溝槽隔離層660b的底表面可以位于第二 N型漂移區630b的底表面更高的水平高度處。
[0117]第一溝槽隔離層660a可設置在第一 N型漏極區644a的一側，并且具有平行于第一N型漏極區644a的條帶形狀。第一深溝槽場絕緣層670a可設置在第一 N型漏極區644a的另一側。第一深溝槽場絕緣層670a還可以在第二方向上延伸，并且具有平行于第一 N型漏極區644a的條帶形狀。
[0118]第二溝槽隔離層660b可設置在第二 N型漏極區644b的一側，并且具有平行于第二N型漏極區644b的條帶形狀。第二深溝槽場絕緣層670b可設置在第二 N型漏極區644b的另一側。第二深溝槽場絕緣層670b還可以在第二方向上延伸，并且具有平行于第二 N型漏極區644b的條帶形狀。第一溝槽隔離層660a和第二溝槽隔離層660b可以將功率集成器件600與其它器件物理地和電性地隔離。
[0119]如圖8所示，第一深溝槽場絕緣層670a可設置在P型體區620和第一 N型漏極區644a之間的N型阱區614中，并且第一柵電極654a可以通過第一深溝槽場絕緣層670a與第一 N型漏極區644a間隔開。因此，第一深溝槽場絕緣層670a可以抑制發生在第一柵電極654a的與第一 N型漏極區644a相鄰的邊緣的場擁擠現象，由此改善第一 LDMOS晶體管600A的漏結擊穿電壓特性以及柵極電介質擊穿電壓特性。
[0120]類似地，第二深溝槽場絕緣層670b可設置在P型體區620和第二 N型漏極區644b之間的N型阱區614中，并且第二柵電極654b可以通過第二深溝槽場絕緣層670b與第二 N型漏極區644b間隔開。因此，第二深溝槽場絕緣層670b可以抑制發生在第二柵電極654b的與第二 N型漏極區644b相鄰的邊緣的場擁擠現象，由此改善第二 LDMOS晶體管600B的漏結擊穿電壓特性和柵極電介質擊穿電壓特性。
[0121]盡管圖8示出第一深溝槽場絕緣層670a和第一溝槽隔離層660a直接接觸第一 N型漏極區644a的側邊緣、并且第二深溝槽場絕緣層670b和第二溝槽隔離層660b直接接觸第二 N型漏極區644b的側邊緣的例子，但是實施例并非限制于此。例如，在另一實施例中，第一深溝槽場絕緣層670a和第一溝槽隔離層660a中的至少一個可以與第一 N型漏極區644a間隔開，并且第二深溝槽場絕緣層670b和第二溝槽隔離層660b中的至少一個可以與第二 N型漏極區644b間隔開。
[0122]第一溝槽隔離層660a可設置在第一 N型漏極區644a的一側，并且第一深溝槽場絕緣層670a可設置在第一 N型漏極區644a的另一側。第二溝槽隔離層660b可設置在第二N型漏極區644b的一側，并且第二深溝槽場絕緣層670b可設置在第二 N型漏極區644b的另一側。
[0123]第一深溝槽場絕緣層670a可設置成與第一柵絕緣層652a的邊緣和第一柵電極654a的邊緣重疊。在另一實施例中，第一深溝槽場絕緣層670a可以與第一柵絕緣層652a和第一柵電極654a間隔開。
[0124]第二深溝槽場絕緣層670b可以與第二柵絕緣層652b的邊緣和第二柵電極654b的邊緣重疊。在另一實施例中，第二深溝槽場絕緣層670b可以與第二柵絕緣層652b和第二柵電極654b間隔開。
[0125]如上所述，第一 N型漂移區630a和第二 N型漂移區630b可以比第一深溝槽場絕緣層670a和第二深溝槽場絕緣層670b以及N型阱區614更淺。因此，N型阱區614的結擊穿電壓可以增大。因此，當從第一 N型源極區642a發射的電子經由N型阱區614和第一N型漂移區630a朝向第一 N型漏極區644a漂移、并且從第二 N型源極區642b發射的電子經由N型阱區614和第二 N型漂移區630b朝向第二 N型漏極區644b漂移時，功率集成器件600的導通電阻特性可能由于N型阱區614的低雜質濃度而劣化。
[0126]然而，根據一個實施例，第一 N型雜質區690a可以包圍第一深溝槽場絕緣層670a的兩個側壁以及底表面，并且第二 N型雜質區690b可以包圍第二深溝槽場絕緣層670b的兩個側壁以及底表面。第一 N型雜質區690a和第二 N型雜質區690b中的每個可以具有雜質濃度高于N型阱區614的雜質濃度。在一個實施例中，第一 N型雜質區690a和第二 N型雜質區690b可以具有雜質濃度分別大體等于第一 N型漂移區630a和第二 N型漂移區630b的雜質濃度。因此，第一 N型雜質區690a和第二 N型雜質區690b可以補償功率集成器件600的導通電阻特性的劣化。
[0127]與圖2B中所示的相似，第一深溝槽場絕緣層670a的兩個相對側壁的第一高度和第二高度可以大于第一深溝槽場絕緣層670a的底表面的寬度，并且第二深溝槽場絕緣層670b的兩個相對側壁的第一高度和第二高度可以大于第二深溝槽場絕緣層670b的底表面的寬度。在一個實施例中，第一深溝槽場絕緣層670a和第二深溝槽場絕緣層670b中的每個的第一高度和第二高度可以比第一深溝槽場絕緣層670a和第二深溝槽場絕緣層670b中的每個的寬度大至少1.2倍。
[0128]第一深溝槽場絕緣層670a和第二深溝槽場絕緣層670b的高度(即深度)可以大于圖2A中所示的一般的淺溝槽場絕緣層170’的高度(即深度)，并且第一深溝槽場絕緣層670a和第二深溝槽場絕緣層670b沿著第一方向測量的寬度可以比圖2A中所示的一般的淺溝槽場絕緣層170’的寬度更短。第一深溝槽場絕緣層670a和第二深溝槽場絕緣層670b中的每個的第一高度、第二高度以及寬度的總和可以等于圖2A中所示的一般的淺溝槽場絕緣層170’的第一高度LI 1、第二高度L12以及寬度L13的總和。
[0129]當P型體接觸區622以及第一 N型源極區642a和第二 N型源極區642b接地、并且漏極電壓和柵極電壓(例如超過閾值電壓的柵極電壓)分別施加至第一 N型漏極區644a和第二 N型漏極區644b以及第一柵電極654a和第二柵電極654b時，可在溝道區624a和624b的每個中形成反型層，并且漏極電流可以流過反型層。也就是，從第一 N型源極區642a發射的電子可以由于在第一 N型源極區642a和第一 N型漏極區644a之間產生的電場，經由溝道區624a(即反型層)、N型阱區614以及第一 N型漂移區630a朝向第一 N型漏極區644a漂移。
[0130]類似地，從第二 N型源極區642b發射的電子可以通過在第二 N型源極區642b和第二 N型漏極區644b之間產生的電場，經由溝道區624b (即反型層)、N型阱區614以及第二N型漂移區630b朝向第二 N型漏極區644b漂移。當從第一 N型源極區642a和第二 N型源極區642b發射的電子朝向第一 N型漏極區644a和第二 N型漏極區644b漂移時，電子可以沿著第一深溝槽場絕緣層670a和第二深溝槽場絕緣層670b的側壁和底表面移動。
[0131]電子在第一 LDMOS晶體管600A中的漂移長度可以對應于第一深溝槽場絕緣層670a的第一高度、第二高度以及寬度的總和。電子在第二 LDMOS晶體管600B中的漂移長度可以對應于第二深溝槽場絕緣層670b的第一高度、第二高度以及寬度的總和。第一 LDMOS晶體管600A和第二 LDMOS晶體管600B的每個的漂移長度可以大體等于圖2A中示出的一般的淺溝槽場絕緣層170’的第一高度L11、第二高度L12以及寬度L13的總和。因此，功率集成器件600可以呈現與圖2A中示出的一般的功率集成器件10大體相同的漏結擊穿電壓。
[0132]與圖3所示相似，第一 LDMOS晶體管600A和第二 LDMOS晶體管600B的每個在第一方向上的節距可以比圖3中示出的一般的功率集成器件10的節距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件600的導通電阻特性可以改善。也就是，根據一個實施例，功率集成器件600的導通電阻特性可以在沒有漏結擊穿電壓特性的任何劣化的情況下改善。當多個功率集成器件600集成在單個襯底中時，可以更有效地觀察到功率集成器件600的此優點。
[0133]圖9是示出采用根據一個實施例的功率集成器件720的電子器件700的示意圖。參見圖9，電子器件700可包括作為驅動器電路的高電壓集成電路(HVIC)710以及作為開關器件的功率集成器件720。此電子器件700可以形成單相逆變器。HVIC 710可以具有電源電壓端子VCC、輸入端子IN以及輸出端子O。HVIC 710可以經由電源電壓端子VCC來接收電源電壓信號以驅動其內部電路。此外，HVIC 710可以經由輸入端子IN來接收輸入信號以產生輸出信號。輸出信號可以經由輸出端子O被輸出。輸出端子O可以連接至功率集成器件720的柵極端子G。
[0134]功率集成器件720可包括如圖1至圖8中所示的任何LDMOS晶體管。因此，功率集成器件720可包括具有大于寬度的深度的深溝槽場絕緣層。如參考圖2B所述，沿著功率集成器件720中采用的深溝槽場絕緣層的側壁和底表面的漂移長度可以大體等于沿著一般的功率集成器件中采用的淺溝槽場絕緣層170’的側壁和底表面的漂移長度。因此，功率集成器件720可以呈現與一般的功率集成器件大體相同的漏結擊穿電壓特性。
[0135]功率集成器件720在從源極區朝向漏極區的方向上的節距尺寸可減小至比圖3中所示的一般的功率集成器件10在圖3中所示的節距尺寸Pl更短。這是由于在功率集成器件720中采用的深溝槽場絕緣層的寬度小于在一般的功率集成器件10中采用的淺溝槽場絕緣層170’的寬度。因此，相比于一般的功率集成器件10，功率集成器件720可以呈現改善的導通電阻特性。
[0136]功率集成器件720可包括連接至電源端子P的漏極端子D，電源電壓施加至所述電源端子P。另外，功率集成器件720可包括連接至輸出端子OUT的源極端子S。續流二極管730可以耦接在功率集成器件720的漏極端子D與源極端子S之間。HVIC 710的輸出信號可以施加至功率集成器件720的柵極端子G以導通或關斷功率集成器件720。如果電子器件700是多相逆變器，則電子器件700可被配置為包括多個HVIC 710以及多個功率集成器件720。因此，HVIC 710的數量以及功率集成器件720的數量可以等于相的數量。
[0137]圖10是示出采用根據一個實施例的功率集成器件的電子系統800的框圖。參見圖10，電子系統800可以是移動系統，并且可包括移動站調制解調器(MSM)810、射頻(RF)子系統820、電源管理集成電路(PMIC)830、諸如液晶顯示器(IXD)的顯示器840、以及存儲器850。MSM 810可包括用于控制電子系統800的整體操作的處理器、用于處理音頻信號和視頻信號的數字信號處理器(DSP)、用于通信的調制解調器、以及驅動器。RF子系統820可用來穩定地設定電子系統800可用的頻帶，并且可用來轉換模擬信號成為數字信號，或反之亦然。顯示器840可用作電子系統800的輸出單元。存儲器850可包括移動動態隨機存取存儲器(DRAM)和NAND快閃存儲器，其儲存在電子系統800的操作中使用的數據。存儲器850可以經由雙向總線與MSM 810通信。
[0138]電子系統800還可以包括照相機、揚聲器以及天線860。照相機和揚聲器可以受到MSM 810控制。通過照相機捕捉的圖像可以儲存在存儲器850中，并且儲存在存儲器850中的圖像數據可以經由顯示器840輸出。RF子系統820可以轉換經由天線860所接收到的信號成為模擬信號或數字信號。經由天線860所接收到的音頻信號可以經由揚聲器輸出。
[0139]PMIC 830可以從外部設備或者電池來接收電源，并且傳送電源至電子系統800的各種內部元件。因此，PMIC 830可包括電源管理電路，其利用根據一個實施例的功率集成器件作為開關器件。在一個實施例中，電源管理電路可被配置為包括調節器、逆變器、轉換器、或者驅動器。
[0140]通過以上實施例可以看出，本申請提供了以下的技術方案。
[0141]技術方案1.一種功率集成器件，包括:
[0142]溝道區，設置在襯底的第一區域中；
[0143]漂移區，設置在所述襯底的第二區域中并且與所述溝道區相鄰；
[0144]源極區，設置在所述襯底的第三區域中并且耦接至所述溝道區；
[0145]漏極區，設置在所述漂移區的第一區域中；
[0146]疊層，包括柵絕緣層和柵電極，并且從所述溝道區之上延伸至所述漂移區之上；
[0147]溝槽隔離層，設置在所述漂移區的第二區域中并且與所述漏極區的第一側相鄰；以及
[0148]深溝槽場絕緣層，設置在所述漂移區的第三區域中并且與所述漏極區的第二側相鄰，
[0149]其中所述漂移區具有與所述溝道區相反的導電性，以及
[0150]其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的寬度。
[0151]技術方案2.如技術方案I所述的功率集成器件，其中所述深溝槽場絕緣層設置在所述溝道區與所述漏極區之間的所述漂移區中。
[0152]技術方案3.如技術方案2所述的功率集成器件，其中所述漏極區設置在所述溝槽隔離層與所述深溝槽場絕緣層之間，以及
[0153]其中所述漏極區接觸所述溝槽隔離層和所述深溝槽場絕緣層。
[0154]技術方案4.如技術方案2所述的功率集成器件，其中所述深溝槽場絕緣層與包括所述柵絕緣層和所述柵電極的所述疊層重疊。
[0155]技術方案5.如技術方案I所述的功率集成器件，其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的底表面的寬度至少1.2倍。
[0156]技術方案6.如技術方案I所述的功率集成器件，其中所述溝槽隔離層、所述深溝槽場絕緣層、所述源極區、所述漏極區、所述柵絕緣層、以及所述柵電極中的每個在第一方向上延伸并且具有條帶形狀。
[0157]技術方案7.如技術方案I所述的功率集成器件，還包括體區，其設置在所述襯底中并且包圍所述源極區的側壁和底表面，
[0158]其中所述溝道區設置在所述體區的位于所述源極區與所述漂移區之間的上表面區域中。
[0159]技術方案8.如技術方案I所述的功率集成器件，其中所述溝道區包括接觸所述源極區的第一溝道區以及接觸所述漂移區的第二溝道區。
[0160]技術方案9.如技術方案8所述的功率集成器件，還包括:
[0161]體區，其設置在所述襯底中并且包圍所述源極區的側壁和底表面；以及
[0162]阱區，其設置在所述襯底中，包圍所述體區的側壁和底表面，并且接觸所述漂移區的側壁，
[0163]其中所述第一溝道區設置在所述體區的上表面區域中，并且所述第二溝道區設置在所述阱區的上表面區域中。
[0164]技術方案10.如技術方案9所述的功率集成器件，
[0165]其中所述體區和所述阱區具有相同的導電類型；以及
[0166]其中所述阱區的雜質濃度低于所述體區的雜質濃度。
[0167]技術方案11.一種功率集成器件，包括:
[0168]支撐襯底；
[0169]掩埋絕緣層，在所述支撐襯底之上；
[0170]漂移層，在所述掩埋絕緣層之上；
[0171]體區，設置在所述漂移層中；
[0172]源極區，設置在所述體區中；
[0173]漏極區，設置在所述漂移層中并且與所述體區間隔開；
[0174]疊層，包括柵絕緣層和柵電極，并且從所述源極區與所述漂移層之間的所述體區之上延伸到所述漂移層之上；
[0175]溝槽隔離層，設置在所述漂移層中并且與所述漏極區的第一側相鄰；以及
[0176]深溝槽場絕緣層，設置在所述漂移層中并且與所述漏極區的第二側相鄰，
[0177]其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的寬度。
[0178]技術方案12.—種功率集成器件，包括:
[0179]阱區，具有第一導電性并且設置在襯底中；
[0180]體區，具有第二導電性并且設置在所述阱區的第一區域中；
[0181]漂移區，具有所述第一導電性，設置在所述阱區的第二區域中，并且與所述體區間隔開；
[0182]源極區，具有所述第一導電性并且設置在所述體區中；
[0183]漏極區，具有所述第一導電性并且設置在所述漂移區中；
[0184]疊層，包括柵絕緣層和柵電極，并且從所述源極區與所述阱區之間的所述體區之上延伸到所述阱區之上；
[0185]溝槽隔離層，設置在所述阱區的第三區域中并且與所述漏極區的第一側相鄰；以及
[0186]深溝槽場絕緣層，設置在所述阱區的第四區域中并且與所述漏極區的第二側相鄰，
[0187]其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的寬度。
[0188]技術方案13.如技術方案12所述的功率集成器件，還包括雜質區，其具有所述第一導電性，設置在所述阱區中，并且包圍所述深溝槽場絕緣層的側壁和底表面。
[0189]技術方案14.如技術方案13所述的功率集成器件，其中所述雜質區的雜質濃度高于所述阱區的雜質濃度。
[0190]技術方案15.如技術方案13所述的功率集成器件，
[0191]其中所述漂移區的雜質濃度高于所述阱區的雜質濃度；以及
[0192]其中所述雜質區的雜質濃度大體等于所述漂移區的雜質濃度。
[0193]技術方案16.如技術方案12所述的功率集成器件，其中所述深溝槽場絕緣層設置在所述體區與所述漏極區之間的所述阱區中。
[0194]技術方案17.如技術方案16所述的功率集成器件，其中所述溝槽隔離層接觸所述漏極區。
[0195]技術方案18.如技術方案16所述的功率集成器件，其中所述深溝槽場絕緣層與包括所述柵絕緣層和所述柵電極的所述疊層重疊。
[0196]技術方案19.如技術方案12所述的功率集成器件，其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的寬度至少1.2倍。
[0197]技術方案20.—種功率集成器件，包括:
[0198]襯底；
[0199]掩埋層，具有第一導電性并且設置在所述襯底之上；
[0200]有源層，具有第二導電性并且設置在所述掩埋層之上；
[0201]阱區，具有所述第一導電性并且設置在所述有源層的第一區域中；
[0202]體區，具有所述第二導電性并且設置在所述阱區的第一區域中；
[0203]漂移區，具有所述第一導電性，設置在所述阱區的第二區域中，并且與所述體區間隔開；
[0204]源極區，具有所述第一導電性并且設置在所述體區中；
[0205]漏極區，具有所述第一導電性并且設置在所述漂移區中；
[0206]疊層，包括柵絕緣層和柵電極，并且從所述源極區與所述阱區之間的所述體區之上延伸到所述阱區之上；
[0207]溝槽隔離層，設置在所述阱區的第三區域并且與所述漏極區的第一側相鄰；
[0208]深溝槽場絕緣層，設置在所述阱區的第四區域中并且與所述漏極區的第二側相鄰;
[0209]接觸區，具有所述第一導電性，設置在所述有源層的第二區域中，并且與所述阱區間隔開；以及
[0210]下沉區，具有所述第一導電性，垂直地穿過所述有源層，將所述接觸區連接至所述掩埋層，
[0211]其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的寬度。
【主權項】
1.一種功率集成器件，包括:溝道區，設置在襯底的第一區域中；漂移區，設置在所述襯底的第二區域中并且與所述溝道區相鄰；源極區，設置在所述襯底的第三區域中并且耦接至所述溝道區；漏極區，設置在所述漂移區的第一區域中；疊層，包括柵絕緣層和柵電極，并且從所述溝道區之上延伸至所述漂移區之上；溝槽隔離層，設置在所述漂移區的第二區域中并且與所述漏極區的第一側相鄰；以及 深溝槽場絕緣層，設置在所述漂移區的第三區域中并且與所述漏極區的第二側相鄰， 其中所述漂移區具有與所述溝道區相反的導電性，以及 其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的寬度。2.如權利要求1所述的功率集成器件，其中所述深溝槽場絕緣層設置在所述溝道區與 所述漏極區之間的所述漂移區中。3.如權利要求2所述的功率集成器件，其中所述漏極區設置在所述溝槽隔離層與所述 深溝槽場絕緣層之間，以及其中所述漏極區接觸所述溝槽隔離層和所述深溝槽場絕緣層。4.如權利要求2所述的功率集成器件，其中所述深溝槽場絕緣層與包括所述柵絕緣層 和所述柵電極的所述疊層重疊。5.如權利要求1所述的功率集成器件，其中所述深溝槽場絕緣層的高度大于所述深溝 槽場絕緣層的底表面的寬度至少1.2倍。6.如權利要求1所述的功率集成器件，其中所述溝槽隔離層、所述深溝槽場絕緣層、所 述源極區、所述漏極區、所述柵絕緣層、以及所述柵電極中的每個在第一方向上延伸并且具 有條帶形狀。7.如權利要求1所述的功率集成器件，還包括體區，其設置在所述襯底中并且包圍所 述源極區的側壁和底表面，其中所述溝道區設置在所述體區的位于所述源極區與所述漂移區之間的上表面區域 中。8.—種功率集成器件，包括:支撐襯底；掩埋絕緣層，在所述支撐襯底之上；漂移層，在所述掩埋絕緣層之上；體區，設置在所述漂移層中；源極區，設置在所述體區中；漏極區，設置在所述漂移層中并且與所述體區間隔開；疊層，包括柵絕緣層和柵電極，并且從所述源極區與所述漂移層之間的所述體區之上 延伸到所述漂移層之上；溝槽隔離層，設置在所述漂移層中并且與所述漏極區的第一側相鄰；以及 深溝槽場絕緣層，設置在所述漂移層中并且與所述漏極區的第二側相鄰，其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的寬度。9.一種功率集成器件，包括: 阱區，具有第一導電性并且設置在襯底中； 體區，具有第二導電性并且設置在所述阱區的第一區域中； 漂移區，具有所述第一導電性，設置在所述阱區的第二區域中，并且與所述體區間隔開； 源極區，具有所述第一導電性并且設置在所述體區中； 漏極區，具有所述第一導電性并且設置在所述漂移區中； 疊層，包括柵絕緣層和柵電極，并且從所述源極區與所述阱區之間的所述體區之上延伸到所述阱區之上； 溝槽隔離層，設置在所述阱區的第三區域中并且與所述漏極區的第一側相鄰；以及 深溝槽場絕緣層，設置在所述阱區的第四區域中并且與所述漏極區的第二側相鄰， 其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的寬度。10.一種功率集成器件，包括: 襯底； 掩埋層，具有第一導電性并且設置在所述襯底之上； 有源層，具有第二導電性并且設置在所述掩埋層之上； 阱區，具有所述第一導電性并且設置在所述有源層的第一區域中； 體區，具有所述第二導電性并且設置在所述阱區的第一區域中； 漂移區，具有所述第一導電性，設置在所述阱區的第二區域中，并且與所述體區間隔開； 源極區，具有所述第一導電性并且設置在所述體區中； 漏極區，具有所述第一導電性并且設置在所述漂移區中； 疊層，包括柵絕緣層和柵電極，并且從所述源極區與所述阱區之間的所述體區之上延伸到所述阱區之上； 溝槽隔離層，設置在所述阱區的第三區域并且與所述漏極區的第一側相鄰； 深溝槽場絕緣層，設置在所述阱區的第四區域中并且與所述漏極區的第二側相鄰；接觸區，具有所述第一導電性，設置在所述有源層的第二區域中，并且與所述阱區間隔開；以及 下沉區，具有所述第一導電性，垂直地穿過所述有源層，將所述接觸區連接至所述掩埋層， 其中所述深溝槽場絕緣層的高度大于所述深溝槽場絕緣層的寬度。
【文檔編號】H01L29/78GK106033775SQ201510115565
【公開日】2016年10月19日
【申請日】2015年3月17日
【發明人】樸柱元, 李相賢
【申請人】愛思開海力士有限公司